JPH09265787A

JPH09265787A - 不揮発性半導体記憶装置

Info

Publication number: JPH09265787A
Application number: JP7450496A
Authority: JP
Inventors: Mariko Takahashi; 真理子高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-03-28
Filing date: 1996-03-28
Publication date: 1997-10-07
Anticipated expiration: 2016-03-28
Also published as: JP2924774B2

Abstract

(57)【要約】【課題】書込み動作時、温度変化に対する書込み時間，
書込み速度の変化量を低減して安定した書込み特性が得
られるようにする。【解決手段】書込み用ドレイン電圧発生回路７の基準電
圧発生部７１を、抵抗Ｒ１の活性化エネルギーＥｏを
０．２ｅＶ、抵抗Ｒ２を０．１ｅＶとして温度変化に対
して正の温度特性をもつ基準電圧Ｖｒａを発生する回路
とする。この基準電圧Ｖｒａと対応する電圧レベルの書
込み用ドレイン電圧パルス信号Ｐｖｄを選択されたメモ
リセルトランジスタのドレインに印加する。メモリセル
トランジスタに供給される高温時のドレイン電流を増大
させ、書込み時間の温度変化に対する変化量を低減す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に、電気的に書込み，書換え，消去可能
な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】電気的にデータの書込みあるいは書換え
（以下、単に書込みという）及び消去が可能な不揮発性
半導体記憶装置においては、通常、メモリセルを形成す
る電界効果トランジスタ（以下、メモリセルトランジス
タという）のしきい値電圧を電気的に変化させて、デー
タの書込み，消去を行う。このようなメモリセルトラン
ジスタの代表的な例として、フローティングゲートを有
する電界効果トランジスタが上げられる。

【０００３】フローティングゲートを有する電界効果ト
ランジスタをメモリセルトランジスタとする一般的な不
揮発性半導体記憶装置の一例を図７に示す。なお、図７
には、データの読出しに関す回路は省略されており、以
下、データの書込み，消去を主体に説明する。

【０００４】この不揮発性半導体記憶装置は、メモリセ
ルトランジスタを複数のブロックに分割し、この分割さ
れたブロック単位でそのブロック内のメモリセルトラン
ジスタのデータを一括消去するように構成されている。

【０００５】各ブロックには、メモリセルトランジスタ
Ｍ１１〜Ｍｍｎを複数行（ｍ行），複数列（ｎ列）に配
置したメモリセルアレイ１と、メモリセルトランジスタ
の複数行それぞれと対応して設けられ対応する行のメモ
リセルトランジスタのコントロールゲートと接続する複
数のワード線ＷＬ１〜ＷＬｍと、メモリセルトランジス
タの複数列それぞれと対応して設けられ対応する列のメ
モリセルトランジスタのドレインと接続する複数のディ
ジット線ＤＬ１〜ＤＬｎと、書込み制御信号ＷＥが活性
レベルの書込み動作時には行アドレス信号ＡＤｒに従っ
て複数のワード線ＷＬ１〜ＷＬｍのうちの１本を選択し
て書込み用の電圧を供給し消去制御信号ＥＲが活性レベ
ルの消去動作時には複数のワード線ＷＬ１〜ＷＬｍ全て
を接地電位レベルとする行選択回路２と、消去動作時に
は複数のディジット線ＤＬ１〜ＤＬｎ全てを解放状態と
して消去動作時以外（書込み動作時，読出し動作時等）
には列アドレス信号ＡＤｃに従って複数のディジット線
ＤＬ１〜ＤＬｎのうちの１本を選択する列デコーダ３及
び列選択回路４と、消去動作時（ＥＲａが活性レベル）
のブロック選択信号（ＢＳ１等）が活性化レベルのとき
にはメモリセルトランジスタＭ１１〜Ｍｍｎ全てのソー
スに消去用ソース電圧Ｖｓｘを供給し消去動作時以外で
はメモリセルトランジスタＭ１１〜Ｍｍｎ全てのソース
を接地電位レベル（０Ｖ）とする消去用ソース電圧生成
回路９ｘとが含まれている。

【０００６】この不揮発性半導体記憶装置のこれらブロ
ック以外の部分は、書込み動作時に活性レベルとなる書
込み制御信号ＷＥａ〜ＷＥｃに従って書込み用ドレイン
電圧ＶＤｘを生成する書込み用ドレイン電圧生成回路７
ｘと、書込み用ドレイン電圧ＶＤｘを書込みデータ信号
ＷＤＳのレベルに応じて加工し書込み用ドレイン電圧パ
ルス信号Ｐｖｄｘとして出力する書込み回路８と、ブロ
ックアドレス信号ＡＤｂに従って複数のブロックのうち
の１つを選択し、選択されたブロックの列デコーダ３及
び列選択回路４で選択されたディジット線に書込み回路
８で加工された書込み用ドレイン電圧パルス信号Ｐｘｄ
ｘを供給するブロックデコーダ５及びブロック選択回路
６とを含む構成となっている。

【０００７】次に、この不揮発性半導体記憶装置の各部
の詳細な回路構成等について説明する。

【０００８】メモリセルトランジスタＭ１１〜Ｍｍｎ
は、例えば図８に示すように、Ｐ型シリコンの基板１０
にソース１１及びドレインが形成され、これらソース１
１及びドレイン間のチャネル上に、絶縁膜１５を介し
て、フローティングゲート１４及びコントロールゲート
１３が順次形成されたスタックゲート型となっている。

【０００９】書込み動作時には、コントロールゲート１
３に書込み・消去用電源電圧Ｖｐｐ（例えば１２Ｖ程
度）を、ドレイン１２に書込み用ドレイン電圧（例えば
６〜７Ｖ程度）をそれぞれ印加し、ソース１１を接地電
位（０Ｖ）としてソース・ドレイン間の高電界によって
ドレイン１２近傍のチャネル部分にホットエレクトロン
を発生させ、このホットエレクトロンをコントロールゲ
ート１３に印加された高電圧によってフローティングゲ
ート１４に注入する。この結果、メモリセルトランジス
タのしきい値電圧は上昇する。このときのしきい値電圧
を読出し動作時のコントロールゲート１３の電圧（例え
ば５Ｖ）より高くしておけば（例えば７Ｖ）、読出し動
作時、メモリセルトランジスタは非導通状態となり、一
方書込み前や初期状態、消去状態では、しきい値電圧が
低い（例えば３Ｖ）ため導通状態にあり、これらを区別
することができる。

【００１０】また、消去動作時には、コントロールゲー
ト１３を接地電位とし、ドレイン１２を開放状態とし、
ソース１１に書込み・消去用電源電圧Ｖｐｐとほぼ同一
レベルのソース電圧Ｖｓｘを印加してコントロールゲー
ト・ソース間に高電界を発生させ、フローティングゲー
ト１４に蓄積されていた電子をソース１１に引き抜き
（Ｆ−Ｎトンネリング現象）、しきい値電圧を低くする
（例えば３Ｖ程度に）。

【００１１】書込み用ドレイン電圧生成回路７ｘは、一
端に書込み・消去用電源電圧Ｖｐｐを受け多結晶シリコ
ンで形成された抵抗Ｒ１ｘ、及び一端をこの抵抗Ｒ１ｘ
の他端と接続し他端を接地電位点と接続し多結晶シリコ
ンで形成された抵抗Ｒ２ｘから成りこれら抵抗Ｒ１ｘ，
Ｒ２ｘの接続点から基準電圧Ｖｒｘを出力する基準電圧
発生部７１ｘと、ソースに書込み・消去用電源電圧Ｖｐ
ｐを受けゲートに書込み制御信号ＷＥａを受けるＰチャ
ネル型のトランジスタＱ７１と、ドレインをこのトラン
ジスタＱ７１のドレインと接続しゲートに基準電圧Ｖｒ
ｘを受けるＮチャネル型のトランジスタＱ７２と、ドレ
インをトランジスタＱ７２のソースと接続しゲートに書
込み制御信号ＷＥｂを受けソースを接地電位点と接続す
るＮチャネル型のトランジスタＱ７３と、ドレインに電
源電位Ｖｃｃを受けゲートに書込み制御信号ＷＥｃを受
けソースをトランジスタＱ７２，Ｑ７３の接続点と接続
してこのソースから書込み用ドレイン電圧ＶＤｘを出力
するＮチャネルディプレッション型のトランジスタＱ７
４とを備えた構成となっている。

【００１２】ここで、抵抗Ｒ１ｘ，Ｒ２ｘは同一の温度
係数をもつように形成され、従って基準電圧Ｖｒｘは温
度変化に対して一定の電圧となっている。

【００１３】書込み回路８は、ソースを接地電位点と接
続しゲートに、書込みデータのレベルに応じて活性レベ
ルとなりかつこの活性レベルの期間により書込み時間を
設定する書込みデータ信号ＷＤＳをＮチャネルディプレ
ッション型のトランジスタＱ８５を通して受けるＮチャ
ネル型のトランジスタＱ８１と、ソースに書込み用ドレ
イン電圧ＶＤｘを受けゲートに書込みデータ信号ＷＤＳ
をトランジスタＱ８５を通して受けドレインをトランジ
スタＱ８１のドレインと接続するＰチャネル型のトラン
ジスタＱ８２と、ソースに書込み用ドレイン電圧ＶＤｘ
を受けゲートをトランジスタＱ８１，Ｑ８２のドレイン
と接続しドレインをトランジスタＱ８１，Ｑ８２のゲー
トと接続するＰチャネル型のトランジスタＱ８３と、ド
レインに書込み・消去用電源電圧Ｖｐｐを受けゲートに
書込みデータ信号ＷＤＳを受けソースから書込み用ドレ
イン電圧パルス信号Ｐｘｄｘを出力するＮチャネル型の
トランジスタＱ８４とを備えた構成となっている。

【００１４】ブロック選択回路６は、複数のブロックそ
れぞれと対応して設けられ、ゲートにブロックデコーダ
５からの対応するブロック選択信号（Ｂ１〜Ｂｋ）を受
け各ブロックの列選択回路４と書込み回路８との間を選
択，接続制御するＮチャネル型のトランジスタＱ６１〜
Ｑ６ｋを含んで構成され、列選択回路４は、ディジット
線ＤＬ１〜ＤＬｎそれぞれと対応して設けられ、ゲート
に列デコーダ３からの対応する列選択信号（Ｙ１〜Ｙ
ｎ）を受けるＮチャネル型のトランジスタＱ４１〜Ｑ４
ｎを備え、列選択信号Ｙ１〜Ｙｎに従って１本のディジ
ット線を選択しブロック選択回路６の対応するトランジ
スタ（例えばＱ６１）に接続する。

【００１５】消去用ソース電圧生成回路９ｘは、消去制
御信号ＥＲａとブロック選択信号ＢＳ１とのＡＮＤ処理
を行うＡＮＤ回路Ｇ９１と、このＡＮＤ回路Ｇ９１の出
力信号をレベル反転するインバータＩＶ９１と、ソー
ス，ドレインのうちの一方にＡＮＤ回路Ｇ９１の出力信
号を受けゲートを接地電位点と接続するＮチャネルディ
プレッション型のトランジスタＱ９１と、ソースを接地
電位点と接続しゲートをトランジスタＱ９１のソース，
ドレインのうちの他方と接続するＮチャネル型のトラン
ジスタＱ９２と、ソースに書込み・消去用電源電圧Ｖｐ
ｐを受けゲートをトランジスタＱ９２のゲートと接続し
ドレインをトランジスタＱ９２のドレインと接続するＰ
チャネル型のトランジスタＱ９３と、ソースに書込み・
消去用電源電圧Ｖｐｐを受けゲートをトランジスタＱ９
２，Ｑ９３のドレインと接続しドレインをトラジスタＱ
９２，Ｑ９３のゲートと接続するＰチャネル型のトラン
ジスタＱ９４と、ソースを接地電位点と接続しゲートに
インバータＩＶ９１の出力信号を受けドレインをメモリ
セルトランジスタＭ１１〜Ｍｍｎのソースと接続するＮ
チャネル型のトランジスタＱ９５と、ソースに書込み・
消去用電源電圧Ｖｐｐを受けゲートをトランジスタＱ９
２，Ｑ９３のドレインと接続しドレインをトランジスタ
Ｑ９５のドレインと接続するＰチャネル型のトランジス
タＱ９６とを備えた構成となっている。

【００１６】次に、この不揮発性半導体記憶装置の動作
について説明する。

【００１７】まず、書込み動作について説明する。この
場合、書込み制御信号ＷＥ，ＷＥａ〜ＷＥｃは活性レベ
ル、消去制御信号ＥＲ，ＥＲａは非活性レベル、書込み
データ信号ＷＤＳは通常の低レベルから、書込みデータ
のレベルに応じて所定の期間だけ高レベルとなり、ま
た、ブロックデコーダ５によってブロック選択回路６の
トランジスタＱ６１が導通しているものとする（このと
きブロック選択信号ＢＳ１も活性レベルとなる）。

【００１８】書込み制御信号ＷＥａ〜ＷＥｃの活性レベ
ルは、ＷＥａ，ＷＥｃが低レベル、ＷＥｂが高レベルで
あり、従ってトランジスタＱ７１，Ｑ７３，Ｑ７４は導
通状態となり、トランジスタＱ７２はそのソースがトラ
ンジスタＱ７３によって接地電位方向に引っぱられるの
で、このトランジスタＱ７２も導通状態となる。ただ
し、トランジスタＱ７３の導通抵抗は極めて大きく設定
されており、書込み用ドレイン電圧ＶＤｘはＶＤｘ＝Ｖｒｘ−Ｖｔ７２に設定される。ここでＶｔ７２は、トランジスタＱ７２
のバックゲートバイアス効果を加味したしきい値電圧で
ある（以下、同様に表示する）。なお、基準電圧Ｖｒｘ
は、抵抗Ｒ１ｘ，Ｒ２ｘの抵抗値を記号と同じＲ１ｘ，
Ｒ２ｘとすると、Ｖｒｘ＝Ｖｐｐ・Ｒ２ｘ／（Ｒ１ｘ＋Ｒ２ｘ）である。

【００１９】この書込み用ドレイン電圧ＶＤｘは書込み
回路８に供給され、書込みデータ信号ＷＤＳが低レベル
の期間ではトランジスタＱ８１，Ｑ８３，Ｑ８４が非道
通となるので書込み用ドレイン電圧ＶＤｘの伝達が抑え
られ、高レベルの期間だけトランジスタＱ８１，Ｑ８
３，Ｑ８４が導通し、かつトランジスタＱ８４のゲート
にはトランジスタＱ８３を通して書込み用ドレイン電圧
ＶＤｘが供給されるので、そのソースから、（ＶＤｘ−
Ｖｔ８４）のレベルの書込み用ドレイン電圧パルス信号
Ｐｖｄｘが出力される。

【００２０】この書込み用ドレイン電圧パルス信号Ｐｘ
ｄｘは、ブロック選択回路６のトランジスタＱ６１を通
り、列デコーダ５によって導通状態となっている列選択
回路４のトランジスタ（例えばＱ４１）を通って１本の
ディジット線（例えばＤＬ１）に供給される。

【００２１】一方、行選択回路２は、行アドレス信号Ａ
Ｄｒに従って１本のワード線（例えばＷＬ１）を選択し
て書込み用のワード線の電圧、例えば書込み・消去用電
源電圧Ｖｐｐを供給する。

【００２２】また、消去用ソース電圧生成回路９ｘは、
消去制御信号ＥＲａが非活性レベル（低レベル）である
ので、ＡＮＤ回路Ｇ９１の出力は低レベル、インバータ
ＩＶ９１の出力は高レベルとなって、トランジスタＱ９
３，Ｑ９５を導通させ、トランジスタＱ９２，Ｑ９４，
Ｑ９６を非導通としてメモリセルトランジスタＭ１１〜
Ｍｍｎのソースを接地電位とする。

【００２３】こうして１つのメモリセルトランジスタ
（Ｍ１１）が選択されてそのコントロールゲートに書込
み・消去用電源電圧Ｖｐｐが、ドレインには書込み用ド
レイン電圧パルス信号Ｐｘｄｘがそれぞれ印加され、ま
たソースは接地されてこのメモリセルトランジスタ（Ｍ
１１）に対するデータの書込みが行なわれる。このメモ
リセルトランジスタ（Ｍ１１）に対するデータの書込み
時間は書込み用ドレイン電圧パルス信号Ｐｘｄｘのパル
ス幅により決まり、そのパルス幅は、メモリセルトラン
ジスタのしきい値電圧が、初期状態，消去状態の値（読
出し動作時に導通状態の例えば３Ｖ）から書込み状態の
値（読出し動作時に非導通状態の例えば７Ｖ）へと変化
するまでの時間に設定される。またこのときの書込み用
ドレイン電圧パルス信号Ｐｖｄｘの電圧Ｖｐｄｘは、こ
れまでの説明からＶｐｄｘ＝Ｖｐｐ・Ｒ２ｘ／（Ｒ１ｘ＋Ｒ２ｘ）−Ｖｔ
７２−Ｖｔ８４となる。なお、この電圧Ｖｐｄｘが選択されたメモリセ
ルトランジスタのドレインに供給されるまでの経路に
は、多少の回路抵抗も含まれるので、このドレインに印
加される実際の電圧は上記電圧Ｖｐｄｘより多少低くな
る。

【００２４】次に消去動作について説明する。

【００２５】この場合、消去制御信号ＥＲが活性レベル
となり、列デコーダ３によって列選択回路４のトランジ
スタＱ４１〜Ｑ４ｎ全てを非導通としてメモリセルトラ
ンジスタＭ１１〜Ｍｍｎ全てのドレインを開放状態と
し、行選択回路２によってメモリセルトランジスタＭ１
１〜Ｍｍｎ全てのコントロールゲートを接地電位レベル
とする。また、消去単位の各ブロックのうちの選択され
たブロックと対応するブロック選択信号（例えばＢＳ
１）及び消去制御信号ＥＲａが活性レベル（高レベル）
となり、ＡＮＤ回路Ｇ９１の出力は高レベル、インバー
タＩＶ９１の出力は低レベルとなるので、トランジスタ
Ｑ９２，Ｑ９４，Ｑ９６が導通し、トランジスタＱ９
３，Ｑ９５が非導通となり、メモリセルトランジスタＭ
１１〜Ｍｍｎ全てのソースに書込み・消去用電源電圧Ｖ
ｐｐのレベルの消去用ソース電圧Ｖｓｘが供給される。

【００２６】こうして、メモリセルトランジスタＭ１１
〜Ｍｍｎ全てのソース・コントロールゲート間に高電圧
が印加され、フローティングゲートの電子が引き抜かれ
てそのしきい値電圧が低下する。メモリセルトランジス
タＭ１１〜ＭｍｎにＶｐｐレベルの消去用ソース電圧Ｖ
ｓｘが印加されている時間は、消去制御信号ＥＲａが活
性レベルにある期間で決まり、その期間は、メモリセル
トランジスタのしきい値電圧が、書込み状態の値（例え
ば７Ｖ）から初期状態，消去状態の値（例えば３Ｖ）へ
と変化するまでの時間に設定される。

【００２７】なお、消去動作時には当然書込み制御信号
ＷＥ，ＷＥａ〜ＷＥｃ等は非活性レベル、書込みデータ
信号ＷＤＳは常に低レベルとなっており、書込み用ドレ
イン電圧ＶＤｘは電源電圧Ｖｃｃレベル、トランジスタ
Ｑ８４は非導通となっている。

【００２８】

【発明が解決しようとする課題】この従来の不揮発性半
導体記憶装置では、書込み動作時、基準電圧発生部７１
ｘで発生した温度変化に対して一定レベルの基準電圧Ｖ
ｒｘから、トランジスタＱ７２のしきい値電圧Ｖｔ７２
だけ低い書込み用ドレイン電圧ＶＤｘを生成し、この書
込み用ドレイン電圧ＶＤｘを書込みデータ信号ＷＤＳに
よって加工すると共にその電圧レベルを更にトランジス
タＱ８４のしきい値電圧Ｖｔ８４だけ低くした書込み用
ドレイン電圧パルス信号Ｐｖｄｘとしてブロック選択回
路６及び列選択回路４のトランジスタ（Ｑ６１，Ｑ４１
等）を通してメモリセルトランジスタのドレインに印加
する構成となっており、トランジスタＱ７２，Ｑ８４の
しきい値電圧Ｖｔ７２，Ｖｔ８４は温度変化に対して殆
んど変化ないため、メモリセルトランジスタのドレイン
に印加される電圧Ｖｐｄｘは温度変化に対してほぼ一定
となるものの、高温になるに従ってメモリセルトランジ
スタと直列接続しているトランジスタ（Ｑ８４，Ｑ６１
〜Ｑ６ｋ，Ｑ４１〜Ｑ４ｎ）の伝達コンダクタンスが低
下し、書込み用ドレイン電圧パルス信号Ｐｖｄｘによる
メモリセルトランジスタのドレインから流れ込む電流量
が減少し、メモリセルトランジスタのしきい値電圧を初
期状態，消去状態の値から書込み状態の値へと変化させ
る時間が長くなり、すなわち書込み速度が遅くなり、書
込み用ドレイン電圧パルス信号Ｐｖｄｘのパルス幅の期
間内に書込み状態のしきい値電圧まで到達しないことも
あり、これを解決するためにパルス幅を広げると書込み
動作速度が低下するという問題点がある。この書込み時
間の温度に対する変化は、図９に示すように、温度０℃
から１００℃の間で、３．５倍程度になる例もある。

【００２９】また、消去動作時には、温度変化に対して
一定の書込み・消去用電源電圧Ｖｐｐが所定の期間、メ
モリセルトラジスタのソースに消去用ソース電圧Ｖｓｘ
として印加される構成となっており、この消去動作時に
はメモリセルトランジスタに、高温になるに従って、書
込み状態のしきい値電圧の値から初期状態，消去状態の
しきい値電圧の値へと変化させる消去時間が短かくな
り、すなわち消去速度が速くなり、過剰消去状態のもの
が発生する危険性があり、これを解消しようとして消去
用ソース電圧Ｖｓｘの印加期間を短かくすると低温にお
いて消去不足が発生するという問題点があった。この消
去時間の温度に対する変化は、図１０に示すように、温
度０℃から１００℃の間で２倍程度である。

【００３０】本発明の目的は、書込み動作時、書込み動
作速度を低下させることなく温度変化に対する書込み時
間，書込み速度の変化量を抑えて安定した書込み特性を
得ることができ、また、消去動作時、温度変化に対する
消去時間，消去速度の変化量を抑えて安定した消去特性
を得ることができ不揮発性半導体記憶装置を提供するこ
とにある、

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、電気的にしきい値電圧を変化させてデータ
の書込み，消去を行うメモリセルトランジスタを複数
行，複数列に配置したメモリセルアレイと、前記メモリ
セルトランジスタの複数列それぞれと対応して設けられ
対応する列のメモリセルトランジスタのドレインと接続
する複数のディジット線と、書込み動作時に前記複数の
ディジット線のうちの所定のディジット線を選択する列
選択手段と、所定のレベルの電源電圧から基準電圧を発
生する基準電圧発生部を含み前記基準電圧と対応する電
圧レベルで所定のパルス幅をもつ書込み用ドレイン電圧
パルス信号を発生して前記列選択手段で選択されたディ
ジット線に供給する書込み用ドレイン電圧供給手段と、
消去動作時に消去用ソース電圧を発生して前記メモリセ
ルアレイの全てのメモリセルトランジスタのソースに供
給する消去用ソース電圧発生手段とを有する不揮発性半
導体記憶装置において、前記書込み用ドレイン電圧供給
手段を、書込み動作時に所定の温度特性をもつ電圧レベ
ルの前記書込み用ドレイン電圧パルス信号を発生する回
路とし、書込み動作時の前記メモリセルトランジスタの
初期状態，消去状態のときのしきい値電圧から書込み状
態のときのしきい値電圧へと変化するまでの時間の温度
変化に対する変化量を低減するようにして構成される。
また、書込み用ドレイン電圧パルス信号の電圧レベルの
温度特性を、温度変化に対して正の温度係数をもつよう
にして構成される。

【００３１】また、書込み用ドレイン電圧供給手段に含
まれる基準電圧発生部を、一端に所定のレベルの電源電
圧を受け第１の温度特性をもつ第１の抵抗値の第１の抵
抗と、一端をこの第１の抵抗の他端と接続し他端を接地
電位点と接続し前記第１の温度特性とは異なる第２の温
度特性をもつ第２の抵抗値の第２の抵抗とを備え、前記
第１及び第２の抵抗の接続点から所定の温度特性をもつ
基準電圧を発生する回路として構成され、更に、基準電
圧発生部の第１及び第２の抵抗を、互いに異なる活性化
エネルギーをもちかつ所定の抵抗値をもつように形成
し、互いに異なる温度特性及び所定の抵抗値をもつ抵抗
として構成される。

【００３２】また、消去用ソース電圧発生手段を、消去
動作時に所定の温度特性をもつ電圧レベルの消去用ソー
ス電圧を発生する回路とし、消去動作時のメモリセルト
ランジスタの書込み状態のときのしきい値電圧から初期
状態，消去状態のときのしきい値電圧へと変化するまで
の時間の温度変化に対する変化量を低減するようにして
構成され、更に、消去用ソース電圧の電圧レベルの温度
特性を、温度変化に対して負の温度係数をもつようにし
て構成される。

【００３３】また、消去用ソース電圧発生手段に、一端
に所定のレベルの電源電圧を受け第３の温度特性をもつ
第３の抵抗と、一端をこの第３の抵抗の他端と接続し他
端を接地電位点と接続し前記第３の温度特性とは異なる
第４の温度特性をもつ第４の抵抗値の第４の抵抗とを備
え、前記第３及び第４の抵抗の接続点から消去用の基準
電圧を発生する消去用基準電位発生部を設け、前記消去
用の基準電圧と対応する電圧レベルの消去用ソース電圧
を発生するようにして構成され、更に、消去用基準電圧
発生部の第３及び第４の抵抗を、互いに異なる活性化エ
ネルギーをもちかつ所定の抵抗値をもつように形成し、
互いに異なる温度特性及び所定の抵抗値をもつ抵抗とし
て構成される。

【００３４】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００３５】図１は本発明の第１の実施の形態を示す回
路図である。

【００３６】この実施の形態が図７に示された従来の不
揮発性半導体記憶装置と相違する点は、書込み用ドレイ
ン電圧生成回路７ｘを、その内部の基準電圧発生部７１
ｘに代えて、一端に書込み・消去用電源電圧Ｖｐｐを受
け第１の温度特性をもつ第１の抵抗値の第１の抵抗Ｒ１
と、一端をこの抵抗Ｒ１の他端と接続し他端を接地電位
点と接続し第１の温度特性とは異なる第２の温度特性を
もつ第２の抵抗Ｒ２とを備え、これら抵抗Ｒ１，Ｒ２の
接続点から温度変化に対して正の温度係数をもつ基準電
圧Ｖｒａを発生する基準電圧発生部７１を設けて書込み
用ドレイン電圧生成回路７とし、書込み動作時のメモリ
セルトランジスタ（Ｍ１１〜Ｍｍｎ）の初期状態，消去
状態のときのしきい値電圧から書込み状態のときのしき
い値電圧へと変化するまでの書込み時間（以下、単に書
込み時間という）の温度変化に対する変化量を低減する
（抑える）ようにした点にある。

【００３７】抵抗Ｒ１，Ｒ２の温度特性及び抵抗値は、
図２に示すように、温度特性が共に負の係数でかつ抵抗
Ｒ１の方が抵抗Ｒ２に比べて大きく変化し、抵抗値は、
２５℃で抵抗Ｒ１が６．５ＭΩ、Ｒ２が８．０ＭΩに設
定されている。このように抵抗Ｒ１，Ｒ２の温度特性及
び抵抗値を設定することにより、図３（Ａ）に示すよう
な正の温度係数をもつ基準電圧Ｖｒａを発生することが
でき、この基準電圧Ｖｒａと対応した電圧レベルの書込
み用ドレイン電圧ＶＤがトランジスタＱ８４のゲートに
印加されるので、温度上昇に伴って伝達コンダクタンス
が小さくなる特性をもつトランジスタＱ８４に流れる電
流を増大させ、かつそのゲート電圧上昇することによっ
てそのソース電圧、すなわち書込み用ドレイン電圧パル
ス信号Ｐｖｄの電圧レベルも上昇する。

【００３８】従って、選択されたメモリセルトランジス
タ（例えばＭ１１）と直列接続するブロック選択回路６
及び列選択回路４のトランジスタ（Ｑ６１，Ｑ４１）の
伝達コンダクタンスが小さくなっても、これらトランジ
スタに流れる電流を書込みドレイン電圧パルス信号Ｐｖ
ｄの電圧レベル上昇分だけ増加させることができ、かつ
選択されたメモリセルトランジスタ（Ｍ１１）のドレイ
ンに印加される電圧レベルも上昇するので、このメモリ
セルトランジスタ（Ｍ１１）のドレインに流れ込む電流
量を従来例より増大させることができ、図３（Ｂ）に示
すように、書込み時間の温度変化に対する変化量を、従
来例では０℃から１００℃の間で３．５倍あったもの
を、１．５倍程度に低減することができる。

【００３９】この第１の実施の形態において、抵抗Ｒ
１，Ｒ２に図２に示されたような温度特性を持たせるに
は、これら抵抗Ｒ１，Ｒ２を多結晶シリコンで形成し、
この多結晶シリコンで形成された抵抗が次のような性質
を持つことを利用する。

【００４０】（ａ）．抵抗Ｒの温度特性はＲ＝Ｒｏｅｘ
ｐ（Ｅｏ／ｋＴ）で表わされる。ここでＲｏは定数、Ｅ
ｏは活性化エネルギー、ｋはボルツマン定数、Ｔは温度
である。

【００４１】（ｂ）．（ａ）項で示されたＲｏ，Ｅｏは
多結晶シリコンの構造で決まり、ドープする不純物濃度
で制御できる。活性化エネルギーＥｏ及び抵抗率（Ｒｏ
／長さ）はドープする不純物濃度を上げることによりそ
の値を大きくすることができる。

【００４２】上述の（ａ）項より、活性化エネルギーを
大きくすると抵抗Ｒの温度依存性を大きくすることがで
きることが分る。また、（ｂ）項により、活性化エネル
ギーＥｏはドープする不純物濃度によって制御できる。
この第１の実施の形態では、基準電圧Ｖｒａに図３
（Ａ）に示すような温度特性を持たせるために、抵抗Ｒ
１の温度依存性を抵抗Ｒ２より大きくすることによって
実現している。具体的には、抵抗Ｒ２の活性化エネルギ
ーＥｏを０．１ｅＶとしているのに対し、Ｒ１は０．２
ｅＶとし、更に、これら抵抗Ｒ１，Ｒ２の幅及び長さを
調節して、抵抗値を、常温（２５℃）においてＲ１＝
６．５ＭΩ、Ｒ２＝８．０ＭΩ程度となるように設定し
ている。

【００４３】こうして、図３（Ａ）に示すような温度特
性を持つ基準電圧Ｖｒａを発生させ、この基準電圧Ｖｒ
ａと対応する電圧レベルの書込み用ドレイン電圧パルス
信号Ｐｖｄにより、メモリセルトランジスタのドレイン
を駆動することにより、図３（Ｂ）に示すように、書込
み時間（書込み速度）の温度依存性を従来例より大幅に
低減することができ、書込み用ドレイン電圧パルス信号
Ｐｖｄのパルス幅を一定にしても書込み動作後のメモリ
セルトランジスタのしきい値を所定の範囲に入るように
することができ、温度変化に対して安定した書込み特性
を得ることができる。

【００４４】図４は本発明の第２の実施の形態の主要部
分の回路図である。

【００４５】この第２の実施の形態は、消去用ソース電
圧生成回路部分に本発明を適用したものであって、図１
に示された第１の実施の形態及び図７に示された従来例
の消去用ソース電圧生成回路９ｘでは、そのトランジス
タＱ９３，Ｑ９４，Ｑ９６のソースに書込み・消去用電
源電圧Ｖｐｐを直接供給しているのに対し、この第２の
実施の形態では、第１の実施の形態の書込み用ドレイン
電圧生成回路７と同様の回路構成で所定の温度特性をも
つ消去用電源電圧Ｖｅｐを発生する消去用電源電圧発生
回路９２を設け、この消去用電源電圧Ｖｅｐをトランジ
スタＱ９３，Ｑ９４，Ｑ９６のソースに供給する回路と
して、消去用ソース電圧生成回路９としている。

【００４６】消去動作時、メモリセルトランジスタ（Ｍ
１１〜Ｍｍｎ）のソースに印加される電圧が一定の場
合、温度低下に伴い消去速度が低下する、すなわち、書
込み状態のしきい値電圧から消去状態のしきい値電圧へ
と変化するまでの時間（消去時間）が長くなる、という
温度依存性あがるので、この第２の実施の形態では、メ
モリセルトランジスタのソースに印加される電圧（消去
用ソース電圧Ｖｓ）を、低温時には高く、高温時には低
くなるように温度変化に対し負の温度特性を持つよう
に、基準電圧発生部９１の抵抗Ｒ３，Ｒ４の温度係数，
抵抗値を設定する。

【００４７】この第２の実施の形態では、抵抗Ｒ４の活
性化エネルギーＥｏを０．２ｅＶ、Ｒ３を０．１ｅＶと
して抵抗Ｒ４の温度依存性をＲ３より大きくすると共
に、これらの抵抗値を、その幅、長さを調節してＲ４＝
９ＭΩ，Ｒ３＝１ＭΩ程度として図５に示された温度特
性をもつようにし、図６（Ａ）に示された温度抵抗の消
去用電源電圧Ｖｅｐ及び消去用ソース電圧Ｖｓを得るよ
うにしている（消去用電源電圧発生回路９２の動作は第
１の実施の形態の書込み用ドレイン電圧生成回路７の動
作とほぼ同様であるので省略する）。

【００４８】このような温度特性をもつ消去用ソース電
圧Ｖｓをメモリセルトランジスタのソースに供給するこ
とにより、低温時におけるソース・フローティングゲー
ト間の電界を強くしてＦ−Ｎトンネリング電流を増加さ
せ、消去時間の変化量を、０℃から１００℃の間で２倍
程度あった従来例に対し、図６（Ｂ）に示されたように
１．３倍程度に低減することができる。従って、消去用
ソース電圧Ｖｓのメモリセルトランジスタのソースに対
する印加時間を一定にしても、消去動作後のメモリセル
トランジスタのしきい値電圧を所定の範囲に入るように
することができて過剰消去状態のものが発生するのを防
止することができ、温度変化に対して安定した消去特性
を得ることができる。

【００４９】これら実施の形態においては、抵抗Ｒ１〜
Ｒ４の活性化エネルギーを０．１ｅＶ，０．２ｅＶとし
たが、これに限定されるものではなく、また抵抗値も任
意に設定することにより、所望の温度特性をもつ基準電
圧を発生し、書込み速度（書込み時間），消去速度（消
去時間）の温度依存性を制御することができる。また、
抵抗は多結晶シリコン以外であってもよく、要は活性化
エネルギーの差を利用することができる材料で形成すれ
ばよい。

【００５０】更に、これら実施の形態では、メモリセル
アレイ１の全てのメモリセルトランジスタを一括消去す
るフラッシュメモリ型としたが、これに限定されるもの
ではなく、他の型のＥＰＲＯＭ，ＥＥＰＲＯＭ等の、電
気的にしきい値電圧を変化させてデータの書込み，消去
を行う構成のものであれば本発明を適用することができ
る。また、消去用ソース電圧生成回路にのみ本発明を適
用することもできる。

【００５１】

【発明の効果】以上説明したように本発明は、書込み動
作時、所定の温度特性をもつ電圧レベルの書込み用ドレ
イン電圧パルス信号を発生してメモリセルトランジスタ
のドレインに印加し、メモリセルトランジスタの初期状
態，消去状態のときのしきい値電圧から書込み状態のと
きのしきい値電圧へと変化すまでの時間（書込み時間）
の温度変化に対する変化量を低減するようにしたので、
書込み用ドレイン電圧パルス信号のパルス幅を一定にし
ても書込み動作後のメモリセルトランジスタのしきい値
電圧を所定の範囲に入るようにすることができ、書込み
動作速度を低下させることなく温度変化に対して安定し
た書込み動作を得ることができ、また、消去動作時、所
定の温度特性をもつ消去用ソース電圧を発生してメモリ
セルトランジスタのソースに印加し、メモリセルトラン
ジスタの書込み状態のときのしきい値電圧から消去状態
のしきい値電圧へと変化するまでの時間（消去時間）の
温度変化に対する変化量を低減するようにしたので、メ
モリセルトランジスタのソースに対する消去用ソース電
圧の印加時間を一定にしても消去動作後のメモリセルト
ランジスタのしきい値電圧を所定の範囲に入るようにす
ることができて過剰消去等の発生を防止することがで
き、温度変化に対して安定した消去特性を得ることがで
きる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図であ
る。

【図２】図１に示された実施の形態の基準電圧発生部の
抵抗の温度特性図である。

【図３】図１に示された実施の形態の基準電圧の温度特
性図及び書込み時間の温度変化に対する変化量の低減効
果を説明するための特性図である。

【図４】本発明の第２の実施の形態の主要部分の回路図
である。

【図５】図４に示された実施の形態の基準電圧発生部の
抵抗の温度特性図である。

【図６】図４に示された実施の形態の消去用ソース電圧
の温度特性図及び消去時間の温度変化に対する変化量の
低減効果を説明するための特性図である。

【図７】従来の不揮発性半導体記憶装置の一例を示す回
路図である。

【図８】不揮発性半導体記憶装置の使用されるメモリセ
ルトランジスタの構造を示す断面図である。

【図９】図７に示された不揮発性半導体記憶装置の課題
を説明するための書込み時間の温度変化に対する変化量
を示す特性図である。

【図１０】図７に示された不揮発性半導体記憶装置の課
題を説明するための消去時間の温度変化に対する変化量
を示す特性図である。

【符号の説明】

１メモリセルアレイ２行選択回路３列デコーダ４列選択回路５ブロックデコーダ６ブロック選択回路７，７ｘ書込み用ドレイン電圧生成回路８書込み回路９，９ｘ消去用ソース電圧発生回路７１，９１基準電圧発生部９２消去用電源電圧発生回路ＤＬ１〜ＤＬｎディジット線Ｍ１１〜ＭｍｎメモリセルトランジスタＲ１〜Ｒ４，Ｒ１ｘ，Ｒ２ｘ抵抗ＷＬ１〜ＷＬｍワード線

Claims

【特許請求の範囲】

【請求項１】電気的にしきい値電圧を変化させてデー
タの書込み，消去を行うメモリセルトランジスタを複数
行，複数列に配置したメモリセルアレイと、前記メモリ
セルトランジスタの複数列それぞれと対応して設けられ
対応する列のメモリセルトランジスタのドレインと接続
する複数のディジット線と、書込み動作時に前記複数の
ディジット線のうちの所定のディジット線を選択する列
選択手段と、所定のレベルの電源電圧から基準電圧を発
生する基準電圧発生部を含み前記基準電圧と対応する電
圧レベルで所定のパルス幅をもつ書込み用ドレイン電圧
パルス信号を発生して前記列選択手段で選択されたディ
ジット線に供給する書込み用ドレイン電圧供給手段と、
消去動作時に消去用ソース電圧を発生して前記メモリセ
ルアレイの全てのメモリセルトランジスタのソースに供
給する消去用ソース電圧発生手段とを有する不揮発性半
導体記憶装置において、前記書込み用ドレイン電圧供給
手段を、書込み動作時に所定の温度特性をもつ電圧レベ
ルの前記書込み用ドレイン電圧パルス信号を発生する回
路とし、書込み動作時の前記メモリセルトランジスタの
初期状態，消去状態のときのしきい値電圧から書込み状
態のときのしきい値電圧へと変化するまでの時間の温度
変化に対する変化量を低減するようにしたことを特徴と
する不揮発性半導体記憶装置。
【請求項２】書込み用ドレイン電圧パルス信号の電圧
レベルの温度特性を、温度変化に対して正の温度係数を
もつようにした請求項１記載の不揮発性半導体記憶装
置。
【請求項３】書込み用ドレイン電圧供給手段に含まれ
る基準電圧発生部を、一端に所定のレベルの電源電圧を
受け第１の温度特性をもつ第１の抵抗値の第１の抵抗
と、一端をこの第１の抵抗の他端と接続し他端を接地電
位点と接続し前記第１の温度特性とは異なる第２の温度
特性をもつ第２の抵抗値の第２の抵抗とを備え、前記第
１及び第２の抵抗の接続点から所定の温度特性をもつ基
準電圧を発生する回路とした請求項１記載の不揮発性半
導体記憶装置。
【請求項４】基準電圧発生部の第１及び第２の抵抗
を、互いに異なる活性化エネルギーをもちかつ所定の抵
抗値をもつように形成し、互いに異なる温度特性及び所
定の抵抗値をもつ抵抗とした請求項３記載の不揮発性半
導体記憶装置。
【請求項５】消去用ソース電圧発生手段を、消去動作
時に所定の温度特性をもつ電圧レベルの消去用ソース電
圧を発生する回路とし、消去動作時のメモリセルトラン
ジスタの書込み状態のときのしきい値電圧から初期状
態，消去状態のときのしきい値電圧へと変化するまでの
時間の温度変化に対する変化量を低減するようにした請
求項１記載の不揮発性半導体記憶装置。
【請求項６】消去用ソース電圧の電圧レベルの温度特
性を、温度変化に対して負の温度係数をもつようにした
請求項５記載の不揮発性半導体記憶装置。
【請求項７】消去用ソース電圧発生手段に、一端に所
定のレベルの電源電圧を受け第３の温度特性をもつ第３
の抵抗と、一端をこの第３の抵抗の他端と接続し他端を
接地電位点と接続し前記第３の温度特性とは異なる第４
の温度特性をもつ第４の抵抗値の第４の抵抗とを備え、
前記第３及び第４の抵抗の接続点から消去用の基準電圧
を発生する消去用基準電位発生部を設け、前記消去用の
基準電圧と対応する電圧レベルの消去用ソース電圧を発
生するようにした請求項５記載の不揮発性半導体記憶装
置。
【請求項８】消去用基準電圧発生部の第３及び第４の
抵抗を、互いに異なる活性化エネルギーをもちかつ所定
の抵抗値をもつように形成し、互いに異なる温度特性及
び所定の抵抗値をもつ抵抗とした請求項７記載の不揮発
性半導体記憶装置。