WO2023042566A1 - 半導体メモリ装置 - Google Patents

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WO2023042566A1
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voltage
transistor
gate
memory device
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敬重 ▲浜▼
精一 山本
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ローム株式会社
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    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Definitions

  • the present disclosure relates to semiconductor memory devices.
  • a semiconductor memory device having memory cells is conventionally known.
  • a memory cell includes a memory transistor.
  • a memory transistor has a control gate and a floating gate. By applying a high voltage to the control gate, electrons are injected into and extracted from the floating gate to erase and write data.
  • the memory transistor as described above has an oxide film adjacent to the floating gate, and the thickness of the oxide film may vary between semiconductor memory devices. Regardless of the thickness of the oxide film, if the voltage applied to the control gate is constant during erasing and writing, the memory cell characteristics may not be sufficient.
  • an object of the present disclosure is to provide a semiconductor memory device capable of improving memory cell characteristics against variations in oxide film thickness of memory transistors.
  • a semiconductor memory device a storage unit having storage memory cells used for storing data; a reference memory cell having a memory transistor including a floating gate and an oxide; a film thickness detection unit that detects the thickness of the oxide film; and an applied voltage generation section that generates a write/erase voltage to be applied to the storage memory cell based on the detection result of the film thickness detection section.
  • the semiconductor memory device According to the semiconductor memory device according to the present disclosure, it is possible to improve the characteristics of the memory cell with respect to variations in the oxide film thickness of the memory transistor.
  • FIG. 1 is a diagram showing the configuration of a memory cell.
  • FIG. 2 is a diagram showing a vertical structure of a memory transistor.
  • FIG. 3A is a diagram showing a memory cell including memory transistors in a programmed state (written state).
  • FIG. 3B is a diagram showing a memory cell including a memory transistor in an erased state (erased state).
  • FIG. 4 is a diagram showing the relationship between gate voltage and drain current in the program state and erase state.
  • FIG. 5 is a diagram showing a complementary memory cell.
  • FIG. 6 is a diagram showing the relationship between threshold voltage and frequency in the program state and erase state.
  • FIG. 7 is a diagram showing a block configuration of a semiconductor memory device according to an embodiment of the present disclosure.
  • FIG. 1 is a diagram showing the configuration of a memory cell.
  • FIG. 2 is a diagram showing a vertical structure of a memory transistor.
  • FIG. 3A is a diagram showing a memory cell including memory transistors in a programmed state
  • FIG. 8 is a block diagram showing a configuration example of an applied voltage generator.
  • FIG. 9 is a diagram showing the configuration of the film thickness detector according to the first embodiment.
  • FIG. 10 is a diagram showing voltage behavior due to capacitor charging.
  • FIG. 11 is a diagram showing the configuration of the second embodiment of the film thickness detector.
  • FIG. 12 is a diagram showing voltage behavior due to discharge of the gate capacitance.
  • FIG. 13 is a diagram showing the configuration of the third embodiment of the film thickness detector.
  • FIG. 14 is a diagram showing the relationship between gate voltage and drain current in the third embodiment.
  • FIG. 15 is a diagram showing a configuration example of a sense amplifier according to the third embodiment.
  • FIG. 16 is a diagram showing the configuration of the film thickness detector according to the fourth embodiment.
  • FIG. 9 is a diagram showing the configuration of the film thickness detector according to the first embodiment.
  • FIG. 10 is a diagram showing voltage behavior due to capacitor charging.
  • FIG. 11 is a diagram showing the configuration of the second embodiment of the
  • FIG. 17 is a diagram showing the relationship between gate voltage and drain current in the fourth embodiment.
  • FIG. 18 is a schematic diagram showing an arrangement example of reference memory cells.
  • FIG. 19 is a schematic diagram showing an arrangement example of reference memory cells.
  • FIG. 20 is a schematic diagram showing an arrangement example of reference memory cells.
  • FIG. 1 is a diagram showing the configuration of a memory cell MC.
  • the memory cell MC has a memory transistor MT and a selection transistor ST.
  • the memory transistor MT is composed of an NMOS transistor (N-channel MOSFET (metal-oxide-semiconductor field-effect transistor)) and is an element for storing data.
  • Memory transistor MT has a control gate Cg and a floating gate Fg.
  • the select transistor ST is an element configured by an NMOS transistor and used to select the memory transistor MT.
  • the source of the memory transistor MT is connected to the ground potential application terminal.
  • the drain of memory transistor MT is connected to the source of select transistor ST.
  • a drain of the select transistor ST is connected to the bit line BL.
  • Select transistor ST has a read gate Rg. On/off of the selection transistor ST is switched according to the voltage applied to the read gate Rg.
  • FIG. 2 is a diagram showing the vertical structure of the memory transistor MT.
  • a P well region PW is formed in the semiconductor substrate.
  • Two N+ regions are formed on the surface of P well region PW.
  • An oxide film Ox is formed directly above the channel region sandwiched between the two N+ regions.
  • a floating gate Fg is formed immediately above the oxide film Ox.
  • a control gate Cg (not shown) is arranged immediately above floating gate Fg.
  • FIG. 3A is a diagram showing a memory cell MC including a memory transistor MT in a programmed state (written state).
  • a gate voltage Vcg which is a high voltage negative voltage
  • Vcg a high voltage negative voltage
  • FIG. 3B is a diagram showing a memory cell MC including a memory transistor MT in an erased state (erased state).
  • a gate voltage Vcg which is a high positive voltage
  • Vcg a high positive voltage
  • FIG. 4 shows the gate voltage Vcg applied to the control gate Cg of the memory transistor MT in the programmed state PG and the erased state ER in a state where the select transistor ST is turned on by the gate voltage Vrg applied to the read gate Rg
  • FIG. 4 is a diagram showing a relationship with a drain current Id flowing through a memory transistor MT; As shown in FIG. 4, in the program state PG, the threshold voltage Vt has a negative value, and in the erase state ER, the threshold voltage Vt has a positive value.
  • two memory cells may be arranged to form a so-called complementary memory cell.
  • sense amplifiers SA are connected to bit lines BL1 and BL2 of memory cells MC1 and MC2, respectively.
  • complementary memory cells data is stored by setting one memory cell to a programmed state and the other memory cell to an erased state. Data can be read by detecting the magnitude relationship between the drain current flowing through the memory cell MC1 and the drain current flowing through the memory cell MC2 using the sense amplifier SA.
  • the oxide film Ox in such a memory cell MC may have variations in performance. This may cause variations in the thickness of the oxide film Ox.
  • FIG. 6 shows the relationship between the threshold voltage Vt and the frequency in the program state PG and the erase state ER. Note that the frequency has a maximum value at the point where it intersects the axis of the threshold voltage Vt.
  • the upper part of FIG. 6 shows the characteristics when the oxide film Ox is thick, and the lower part of FIG. 6 shows the characteristics when the oxide film Ox is thin.
  • the upper and lower parts of FIG. 6 show the case where the gate voltage Vcg of the same value is applied to the control gate Cg for programming and erasing.
  • the gate voltage Vcg is increased to ensure a sufficient difference in threshold voltage Vt between the program state PG and the erase state ER.
  • the gate voltage Vcg By lowering the gate voltage Vcg, it is possible to extend the life of the oxide film Ox while ensuring the difference in the threshold voltage Vt. Therefore, by applying an appropriate gate voltage Vcg according to the thickness of the oxide film Ox, the characteristics can be improved.
  • FIG. 7 is a diagram showing a block configuration of a semiconductor memory device 5 according to an embodiment of the present disclosure.
  • a semiconductor memory device 5 shown in FIG. 1 A semiconductor memory device 5 shown in FIG.
  • the storage unit 4 is configured to be able to store data.
  • the storage unit 4 is configured by arranging storage memory cells 4A used for storing data in a matrix.
  • the storage memory cells 4A are composed of, for example, complementary memory cells.
  • the reference memory cell 1 is a sample memory cell for detecting the thickness of the oxide film of the memory transistor and generating an appropriate gate voltage Vcg, and has a memory transistor 1A and a selection transistor 1B. Since the reference memory cell 1 needs to reflect the performance of the oxide film Ox of the memory transistor MT in the storage memory cell 4A included in the storage unit 4, it may be included in the storage unit 4 as described later, or It is desirable to place it in the vicinity of
  • the film thickness detection unit 2 is configured to detect the thickness of the oxide film Ox of the memory transistor 1A in the reference memory 1 . A specific configuration of the film thickness detection unit 2 will be described later.
  • the applied voltage generation unit 3 generates a gate voltage Vcg to be applied to the control gate Cg of the memory transistor MT in the storage memory cell 4A included in the storage unit 4 based on the result of detection by the film thickness detection unit 2 .
  • the applied voltage generator 3 generates a gate voltage Vcg for programming and erasing.
  • FIG. 8 is a block diagram showing a configuration example of the applied voltage generator 3.
  • the applied voltage generator 3 shown in FIG. 8 has a reference voltage source 3A and a charge pump 3B.
  • the reference voltage source 3A generates a reference voltage Vref according to the result of detection by the film thickness detector 2.
  • FIG. Specifically, the thicker the oxide film Ox, the higher the reference voltage Vref.
  • the charge pump 3B multiplies the reference voltage Vref several times to generate the gate voltage Vcg.
  • the charge pump 3B generates a negative voltage for programming and a positive voltage for erasing as the gate voltage Vcg.
  • the thicker the oxide film Ox the higher the absolute value of the gate voltage Vcg (magnitude of positive and negative Vcg).
  • the configuration of the applied voltage generator 3 is not limited to the above.
  • the reference voltage Vref may be constant and the magnification of the charge pump 3B may be adjusted according to the detection result of the film thickness detector 2 .
  • a voltage dividing circuit using resistors may be provided between the reference voltage source 3A and the charge pump 3B.
  • FIG. 9 is a diagram showing the configuration of the film thickness detector 2 according to the first embodiment.
  • the film thickness detection unit 2 shown in FIG. 9 has a resistor R1, an NMOS transistor NM1, a current mirror CM1, a capacitor C1, a discharge transistor Dg, and a sampling unit 21.
  • the drain of the select transistor 1B in the reference memory cell 1 is connected to one end of the resistor R1 at the node NA.
  • the other end of the resistor R1 is connected to the application end of the power supply voltage Vcc1.
  • Node NA is connected to the gate of NMOS transistor NM1.
  • the source of the NMOS transistor NM1 is connected to the ground potential application terminal.
  • the current mirror CM1 has a PMOS transistor (P-channel MOSFET) PM1 and a PMOS transistor PM2.
  • the drain of the PMOS transistor PM1 is connected to the drain of the NMOS transistor NM1.
  • the drain of the PMOS transistor PM1 and the gate of the PMOS transistor PM1 are short-circuited.
  • the source of the PMOS transistor PM1 is connected to the application terminal of the power supply voltage Vcc2.
  • the gate of PMOS transistor PM1 is connected to the gate of PMOS transistor PM2.
  • the source of the PMOS transistor PM2 is connected to the application terminal of the power supply voltage Vcc3.
  • the drain of the PMOS transistor PM2 is connected to one end of the capacitor C1 at the node NB.
  • the other end of the capacitor C1 is connected to the ground potential application end.
  • the discharge transistor Dg is composed of an NMOS transistor.
  • a drain of the discharge transistor Dg is connected to the node NB.
  • the source of the discharge transistor Dg is connected to the ground potential application terminal.
  • Sampling section 21 is configured to be able to sample voltage VB generated at node NB.
  • the memory transistor 1A in the reference memory cell 1 is put into an erase state by applying a gate voltage for erasing to the control gate.
  • a gate voltage for erasing to the control gate.
  • the capacitor C1 is discharged in advance by turning on the discharge transistor Dg. Then, the discharge transistor Dg is turned off. In this state, when the select transistor 1B in the reference memory cell 1 is turned on, a drain current starts to flow through the memory transistor 1A via the resistor R1. Voltage VA is generated at node NA according to the drain current. Specifically, the thicker the oxide film of the memory transistor 1A, the lower the threshold voltage Vt, so the drain current increases and the voltage VA decreases.
  • the capacitor C1 is charged by the current flowing through the PMOS transistor PM2, and the voltage VB generated at the node NB rises.
  • the rate of rise of the voltage VB depends on the current flowing through the PMOS transistor PM2. Specifically, the smaller the current flowing through the PMOS transistor PM2, the slower the voltage VB rises.
  • FIG. 10 shows the rising behavior of the voltage VB from the charging start timing t0 of the capacitor C1.
  • the solid line indicates the case where the oxide film of the memory transistor 1A is thin, and the dashed line indicates the case where the oxide film is thick.
  • the voltage VB rises faster than when it is thick, so it reaches the power supply voltage Vcc3 earlier than when it is thick. Therefore, a time difference T1 occurs between the timing when the voltage VB reaches the power supply voltage Vcc3 when the thickness of the oxide film is thin and when it is thick.
  • the sampling unit 21 samples the voltage VB at timing ts when a predetermined time Ts has elapsed from timing t0 at which charging of the capacitor C1 is started. It should be noted that the timing ts must be before the timing at which the voltage VB reaches the power supply voltage Vcc3 when the thickness of the assumed oxide film is the thickest. The thickness of the oxide film is detected by outputting the voltage VB sampled at the timing ts as the output voltage Vsp.
  • FIG. 11 is a diagram showing the configuration of the film thickness detector 2 according to the second embodiment.
  • the film thickness detection unit 2 shown in FIG. 11 has the same configuration as that of the first embodiment (FIG. 9) described above, except that it does not have the resistor R1 and the capacitor C1.
  • 11 is that the node NB is connected to the control gate of the memory transistor 1A in the reference memory cell 1.
  • FIG. The NMOS transistor NM1 and current mirror CM1 shown in FIG. 11 constitute a charging section.
  • the gate capacitance of the memory transistor 1A is discharged in advance by a discharge transistor (discharge section) Dg. Then, the discharge transistor Dg is turned off.
  • a predetermined gate voltage Vgnm is applied to the gate of NMOS transistor NM1 in this state, current begins to flow through NMOS transistor NM1 and current mirror CM1, and charging of the gate capacitance of memory transistor 1A is started.
  • the film thickness detection unit 2 includes a charge unit that charges the gate capacitance of the memory transistor 1A in advance, a discharge unit that discharges the gate capacitance with a constant current, and a gate capacitance of the memory transistor 1A. and a sampling unit that samples the voltage.
  • the speed at which the gate voltage drops when the gate capacitance is discharged depends on the thickness of the oxide film of the memory transistor 1A. Specifically, the thicker the oxide film, the smaller the capacitance value of the gate capacitance, and the faster the gate voltage drops.
  • FIG. 12 is a diagram showing how the gate voltage VGT decreases when the gate capacitance is discharged.
  • the solid line indicates the case where the oxide film of the memory transistor 1A is thick, and the dashed line indicates the case where the oxide film is thin.
  • the voltage VB drops faster than when it is thin, so it reaches 0V earlier than when it is thin. Therefore, a time difference T2 occurs between the timing when the voltage VB reaches 0 V when the thickness of the oxide film is thin and when it is thick.
  • the sampling unit samples the gate voltage VGT at timing ts when a predetermined time Ts has elapsed from timing t0 at which discharge of the gate capacitance is started.
  • the thickness of the oxide film is detected by outputting the gate voltage VGT sampled at the timing ts as the output voltage Vsp.
  • FIG. 13 is a diagram showing the configuration of the film thickness detector 2 according to the third embodiment.
  • the film thickness detection unit 2 shown in FIG. 13 has switches SW1 to SW4, comparison transistors CT1 to CT4, and sense amplifiers SA1 to SA4.
  • the switches SW1 to SW4 composed of NMOS transistors and the comparison transistors CT1 to CT4 composed of NMOS transistors are combined to form comparison cells CS1 to CS4, respectively.
  • Each source of the comparison transistors CT1 to CT4 is connected to the ground potential application terminal.
  • the drains of the comparison transistors CT1-CT4 are connected to the sources of the switches SW1-SW4.
  • the drains of the switches SW1-SW4 are connected to the first input terminals of the sense amplifiers SA1-SA4.
  • the drain of the selection transistor 1B in the reference memory cell 1 is connected to each second input terminal of the sense amplifiers SA1-SA4.
  • a drain current Id0 flows through the reference memory cell 1.
  • the switches SW1 to SW4 are turned on, drain currents Id1 to Id4 flow through the comparison cells CS1 to CS4.
  • the sense amplifiers SA1-SA4 compare the drain current Id0 with the drain currents Id1-Id4, respectively, to detect the magnitude relationship between the currents.
  • the sizes of the comparison transistors CT1 to CT4 are made different. Specifically, the size relationship is CT1 ⁇ CT2 ⁇ CT3 ⁇ CT4.
  • the relationship between the gate voltages Vg1 to Vg4 applied to the respective gates of the comparison transistors CT1 to CT4 and the drain currents Id1 to Id4 flowing through the comparison transistors CT1 to CT4 is as shown in FIG. That is, if the gate voltages are the same, the magnitude relationship of the drain currents is Id1 ⁇ Id2 ⁇ Id3 ⁇ Id4.
  • FIG. 14 shows the relationship between the gate voltage Vg0 applied to the control gate of the memory transistor 1A and the drain current Id0 due to the difference in the thickness of the oxide film of the memory transistor 1A.
  • the solid line indicates the thickest oxide film
  • the dashed line indicates the next thickest oxide film
  • the dashed line indicates the thinnest oxide film. The thicker the oxide film, the smaller the threshold voltage Vt.
  • the thickness of the oxide film is thin (chain line), Id0>Id1 and Id0 ⁇ Id2, Id3, Id4 when the same determination voltage Vj is applied as the gate voltages Vg0 to Vg4.
  • the determination voltage Vj is applied, the magnitude relationship of the drain current is generated.
  • the thickness of the oxide film can be detected by detecting the magnitude relationship of such drain currents with the sense amplifiers SA1 to SA4.
  • FIG. 15 shows the individual configurations of the sense amplifiers SA1 to SA4 (illustrated as SA), and the individual configurations of the switches SW1 to SW4 and the comparison transistors CT1 to CT4 corresponding to the above individual configurations. (illustrated as symbols SW and CT) are also shown.
  • the configuration of the sense amplifier SA can be similarly applied to the sense amplifier connected to the previously described complementary memory cells.
  • the sense amplifier SA includes precharging transistors Pcg1 and Pcg2, an equalizing transistor Eq, NMOS transistors NM3 and NM4, PMOS transistors PM3 and PM4, inverters IV1, IV2 and IV3, and dummy transistors. It has a load LD and switches S1 to S4.
  • the precharge transistors Pcg1 and Pcg2 are composed of PMOS transistors. Each source of the precharging transistors Pcg1 and Pcg2 is connected to the power supply voltage application terminal. The drains of the precharging transistors Pcg1 and Pcg2 are connected to lines Ln1 and Ln2, respectively. The equalizing transistor Eq is connected between the drains of the precharging transistors Pcg1 and Pcg2.
  • the drain of the selection transistor 1B in the reference memory cell 1 is connected to the line Ln1.
  • the drain of switch SW is connected to line Ln2.
  • Line Ln1 is connected to the gate of NMOS transistor NM3.
  • Line Ln2 is connected to the gate of NMOS transistor NM4.
  • Sources of the NMOS transistors NM3 and NM4 are connected at a node Ns1.
  • a switch S1 is connected between the node Ns1 and the terminal to which the ground potential is applied.
  • the drain of the NMOS transistor NM3 is connected to the gate of the PMOS transistor PM4 together with the drain of the PMOS transistor PM3.
  • the drain of the NMOS transistor NM4 is connected to the gate of the PMOS transistor PM3 together with the drain of the PMOS transistor PM4.
  • Each source of the PMOS transistors PM3 and PM4 is connected to the application terminal of the power supply voltage.
  • a switch S2 is connected between the source and drain of the PMOS transistor PM3.
  • a switch S3 is connected between the source and drain of the PMOS transistor PM4.
  • the drain of the NMOS transistor NM3 is connected to the input terminal of the inverter IV1.
  • the output terminal of the inverter IV1 is connected to the dummy load LD together with the input terminal of the inverter IV2.
  • the dummy load LD has an inverter configuration in which the drain of the upper PMOS transistor and the drain of the lower NMOS transistor are both open.
  • the output end of the inverter IV2 is connected to the input end of the inverter IV3 together with the input end of the inverter IV1.
  • the sense amplifier SA As for the operation of the sense amplifier SA, it is first put into a precharge state.
  • the precharge state when select transistor 1B in reference memory cell 1 is off and switch SW is off, precharging transistors Pcg1 and Pcg2 and equalizing transistor Eq are turned on. As a result, the lines Ln1 and Ln2 are charged respectively, and the lines Ln1 and Ln2 are both set to the power supply voltage.
  • the switches S1 and S4 are turned off, and the switches S2 and S3 are turned on.
  • the sense amplifier SA is put into the comparison state after the precharge state.
  • precharging transistors Pcg1 and Pcg2 and equalizing transistor Eq are turned off, switches S1 and S4 are turned on, and switches S2 and S3 are turned off.
  • the selection transistor 1B and the switch SW are turned on, so that the drain current Id0 starts to flow in the reference memory cell 1 and the drain current Id starts to flow in the comparison transistor CT.
  • the voltages on the lines Ln1 and Ln2 start to drop.
  • the voltage of line Ln2 drops below the threshold voltage of NMOS transistor NM4 (NM3) before the voltage of Ln1.
  • NMOS transistor NM4 is turned off, the NMOS transistor NM3 is turned on, the drain of the NMOS transistor NM3 is set to low level, and the drain of the NMOS transistor NM4 is set to high level.
  • the PMOS transistor PM4 is on and PM3 is off.
  • the input of the inverter IV1 becomes low level and the output becomes high level
  • the input of the inverter IV2 becomes high level and the output becomes low level. Therefore, the input of the inverter IV3 becomes low level, and the output signal Sout output from the inverter IV3 becomes high level.
  • FIG. 16 is a diagram showing the configuration of the film thickness detector 2 according to the fourth embodiment.
  • the film thickness detector 2 shown in FIG. 16 has a constant current source 22 .
  • the constant current source 22 is connected to the drain of the selection transistor 1B in the reference memory cell 1 and is configured to be able to supply a constant current to the reference memory cell 1.
  • FIG. 17 shows the relationship between the gate voltage Vg applied to the control gate of the memory transistor 1A and the drain current Id due to the difference in the thickness of the oxide film of the memory transistor 1A in the reference memory cell 1.
  • the solid line indicates the thickest oxide film
  • the dashed line indicates the next thickest oxide film
  • the dashed line indicates the thinnest oxide film. The thicker the oxide film, the smaller the threshold voltage Vt.
  • the action of the constant current source 22 causes the drain voltage VD of the selection transistor 1B to increase according to the thickness of the oxide film. occur. Specifically, the thicker the oxide film, the lower the voltage VD. Therefore, the thickness of the oxide film is detected by the voltage VD.
  • FIG. 18 is a simplified illustration of the memory cell array forming the storage unit 4 for convenience.
  • the memory cell array shown in FIG. 18 is formed by arranging complementary memory cells 40 composed of two laterally adjacent memory cells MC1 and MC2 in a matrix.
  • memory cells are arranged in 9 rows and 5 columns.
  • the word lines extend horizontally in FIG. 18, and the bit lines extend vertically. Numbers 0 to 7 arranged vertically in FIG. 18 indicate word line addresses, and numbers 0 to 4 arranged horizontally indicate bit line addresses.
  • the complementary memory cell 40 storage memory cell 4A
  • data can be read.
  • the reference memory cell 1 is placed in the center of the memory cell array.
  • Two reference memory cells 1 arranged in FIG. 18 are horizontally adjacent to each other in accordance with the complementary memory cells.
  • the performance of the oxide film of the memory transistor in the storage memory cell 4A used for storing data in the storage unit 4 can be reflected in the reference memory cell 1.
  • FIG. Only one of the two reference memory cells 1 may be detected by the film thickness detector 2 .
  • a memory cell at the same word line position as the reference memory cell 1 becomes a dummy cell DM and cannot be used for data storage.
  • the memory cell at the same bit line position as the reference memory cell 1 becomes a dummy cell DM and cannot be used for data storage.
  • the position where the reference memory cell 1 is arranged in the storage unit 4 is not limited to the center. Also, in the memory cell array formed from complementary memory cells 40, only one reference memory cell 1 may be provided. That is, instead of two columns of memory cells including the reference memory cell 1 as shown in FIG. 18, one column of memory cells may be provided.
  • one of the dummy cells DM arranged on the outer periphery of the storage section 4 may be used as the reference memory cell 1.
  • FIG. it becomes unnecessary to form a dummy cell in the storage section 4 .
  • the semiconductor memory device (5) includes a storage section (4) having storage memory cells (4A) used for storing data, a reference memory cell (1) having a memory transistor (1A) comprising a floating gate and an oxide; a film thickness detection unit (2) for detecting the thickness of the oxide film; and an applied voltage generator (3) for generating write/erase voltages to be applied to the storage memory cells based on the detection result of the film thickness detector (first configuration, FIG. 7 ).
  • the reference memory cell (1) may be configured to have a select transistor (1B) connected to the memory transistor (1A) and capable of being switched on and off (first 2 configuration, FIG. 7).
  • the film thickness detection unit (2) a resistor (R1) connected between the reference memory cell (1) and a supply voltage application terminal; a current output unit (NM1, CM1) that outputs a current according to a voltage generated at a first node (NA) to which the resistor and the reference memory cell are connected; a capacitor (C1) configured to be charged by the current output from the current output unit; and a first detection signal output section (21) that outputs a detection signal based on the voltage generated in the capacitor (third configuration, FIG. 9).
  • the current output unit is connected to a first NMOS transistor (NM1) including a gate capable of applying the voltage generated at the first node (NA), and to the drain of the first NMOS transistor. and a first current mirror (CM1) including an input end (fourth configuration, FIG. 9).
  • NM1 NMOS transistor
  • CM1 first current mirror
  • the first detection signal output section (21) can sample the voltage generated in the capacitor (C1) at a timing after a predetermined time has passed since the charging of the capacitor (C1) is started. may be configured (fifth configuration, FIG. 9).
  • the film thickness detection unit (2) includes charging units (NM1, CM1) configured to charge the gate of the memory transistor (1A), and A discharge section (Dg) configured to discharge a gate and a second detection signal output section (21) that outputs a detection signal based on the voltage of the gate may be provided (sixth configuration, Figure 11).
  • the charging section has a second NMOS transistor (NM1) and a second current mirror (CM1) including an input terminal connected to the drain of the second NMOS transistor, and
  • the discharge section (Dg) may be configured to have a third NMOS transistor including a drain connected to the gate (seventh configuration, FIG. 11).
  • the second detection signal output section (21) is configured to be able to sample the voltage of the gate at a timing after a predetermined time has passed since the gate started to be charged. (eighth configuration, FIG. 11).
  • the film thickness detection section (2) includes at least one comparison cell (CS1 to CS4) including comparison transistors (CT1 to CT4) and the reference memory cell ( 1) and at least one sense amplifier (SA1 to SA4) for detecting the magnitude relationship between the current flowing in the comparison cell and the current flowing in the comparison cell (ninth configuration, FIG. 13).
  • CS1 to CS4 including comparison transistors (CT1 to CT4) and the reference memory cell ( 1) and at least one sense amplifier (SA1 to SA4) for detecting the magnitude relationship between the current flowing in the comparison cell and the current flowing in the comparison cell (ninth configuration, FIG. 13).
  • the comparison transistors may have different sizes in the plurality of comparison cells (CS1 to CS4) (tenth configuration, FIG. 13). .
  • the film thickness detector (2) has a constant current source (22) capable of supplying a constant current to the reference memory (1).
  • the voltage generating section (3) may be configured to generate the write/erase voltage based on a voltage (VD) generated at a second node to which the constant current source and the reference memory cell are connected (second 11 configuration, Fig. 16).
  • the storage section (4) has a memory cell array formed by arranging the memory cells (40) in a matrix, and the reference memory cell (1 ) may be included in the memory cell array (twelfth configuration, FIG. 18).
  • the memory cell (40) is a complementary memory cell composed of two cells (MC1, MC2), and two reference memory cells (1) are provided. (13th configuration, FIG. 18).
  • the storage section (4) has a memory cell array formed by arranging memory cells in a matrix
  • the reference memory cell (1) includes: It may be a configuration included in dummy cells (DM) arranged on the periphery of the memory cell array (14th configuration, FIG. 20).
  • the present disclosure can be used for semiconductor memory devices for various purposes.

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Abstract

半導体メモリ装置（５）は、データの記憶に用いられる記憶用メモリセル（４Ａ）を有する記憶部（４）と、フローティングゲートおよび酸化膜を含むメモリトランジスタ（１Ａ）を有する基準メモリセル（１）と、前記酸化膜の厚みを検知する膜厚検知部（２）と、前記膜厚検知部の検知結果に基づいて前記記憶用メモリセルに印加する書き込み・消去用の電圧を生成する印加電圧生成部（３）と、を備える。

Description

半導体メモリ装置
　本開示は、半導体メモリ装置に関する。
　従来、メモリセルを有する半導体メモリ装置が知られている。メモリセルは、メモリトランジスタを含む。メモリトランジスタには、コントロールゲートおよびフローティングゲートを有し、コントロールゲートに高電圧を印加することでフローティングゲートに対して電子の注入・引き抜きを行い、消去（イレース）・書き込み（プログラム）を行うものがある（例えば特許文献１）。
特開２０１７－１７４４８５号公報
　しかしながら、上記のようなメモリトランジスタは、フローティングゲートに隣接した酸化膜を有し、酸化膜の厚みの出来栄えが半導体メモリ装置間でばらつくことがあった。酸化膜の厚みに関わらず、消去・書き込みを行う際にコントロールゲートに印加する電圧が一定であると、メモリセルの特性が十分ではない可能性があった。
　上記状況に鑑み、本開示は、メモリトランジスタの酸化膜厚みのばらつきに対してメモリセルの特性を向上させることができる半導体メモリ装置を提供することを目的とする。
　例えば、本開示に係る半導体メモリ装置は、
　データの記憶に用いられる記憶用メモリセルを有する記憶部と、
　フローティングゲートおよび酸化膜を含むメモリトランジスタを有する基準メモリセル
と、
　前記酸化膜の厚みを検知する膜厚検知部と、
　前記膜厚検知部の検知結果に基づいて前記記憶用メモリセルに印加する書き込み・消去用の電圧を生成する印加電圧生成部と、を備える構成としている。
　本開示に係る半導体メモリ装置によれば、メモリトランジスタの酸化膜厚みのばらつきに対してメモリセルの特性を向上させることができる。
図１は、メモリセルの構成を示す図である。 図２は、メモリトランジスタの縦構造を示す図である。 図３Ａは、プログラム状態（書き込み状態）としたメモリトランジスタを含むメモリセルを示す図である。 図３Ｂは、イレース状態（消去状態）としたメモリトランジスタを含むメモリセルを示す図である。 図４は、プログラム状態とイレース状態におけるゲート電圧とドレイン電流との関係を示す図である。 図５は、相補型メモリセルを示す図である。 図６は、プログラム状態とイレース状態での閾値電圧と頻度との関係を示す図である。 図７は、本開示の実施形態に係る半導体メモリ装置のブロック構成を示す図である。 図８は、印加電圧生成部の構成例を示すブロック図である。 図９は、膜厚検知部の第１実施形態の構成を示す図である。 図１０は、キャパシタの充電による電圧挙動を示す図である。 図１１は、膜厚検知部の第２実施形態の構成を示す図である。 図１２は、ゲート容量の放電による電圧挙動を示す図である。 図１３は、膜厚検知部の第３実施形態の構成を示す図である。 図１４は、第３実施形態におけるゲート電圧とドレイン電流との関係を示す図である。 図１５は、第３実施形態におけるセンスアンプの構成例を示す図である。 図１６は、膜厚検知部の第４実施形態の構成を示す図である。 図１７は、第４実施形態におけるゲート電圧とドレイン電流との関係を示す図である。 図１８は、基準メモリセルの配置例を示す概略図である。 図１９は、基準メモリセルの配置例を示す概略図である。 図２０は、基準メモリセルの配置例を示す概略図である。
　以下に、本開示の例示的な実施形態について図面を参照して説明する。
＜１．メモリセルの課題＞
　ここでは、本開示の実施形態について説明する前に、メモリセルにおける課題について述べる。
　図１は、メモリセルＭＣの構成を示す図である。メモリセルＭＣは、メモリトランジスタＭＴと、選択トランジスタＳＴと、を有する。メモリトランジスタＭＴは、ＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））により構成され、データを記憶するための素子である。メモリトランジスタＭＴは、コントロールゲートＣｇと、フローティングゲートＦｇと、を有する。
　選択トランジスタＳＴは、ＮＭＯＳトランジスタにより構成され、メモリトランジスタＭＴを選択するための素子である。メモリトランジスタＭＴのソースは、グランド電位の印加端に接続される。メモリトランジスタＭＴのドレインは、選択トランジスタＳＴのソースに接続される。選択トランジスタＳＴのドレインは、ビットラインＢＬに接続される。選択トランジスタＳＴは、リードゲートＲｇを有する。リードゲートＲｇに印加される電圧に応じて選択トランジスタＳＴのオンオフが切り替えられる。
　図２は、メモリトランジスタＭＴの縦構造を示す図である。図２に示すように、半導体基板においてＰウェル領域ＰＷが形成される。Ｐウェル領域ＰＷの表面には、２つのＮ＋領域が形成される。２つのＮ＋領域に挟まれるチャネル領域の直上に酸化膜Ｏｘが形成される。酸化膜Ｏｘの直上にはフローティングゲートＦｇが形成される。フローティングゲートＦｇの直上に図示しないコントロールゲートＣｇが配置される。
　図３Ａは、プログラム状態（書き込み状態）としたメモリトランジスタＭＴを含むメモリセルＭＣを示す図である。コントロールゲートＣｇに高電圧の負電圧であるゲート電圧Ｖｃｇを印加することで、図３Ａに示すように、フローティングゲートＦｇから電子が引き抜かれ、フローティングゲートＦｇは正孔リッチの状態となる。この状態がプログラム状態となる。
　一方、図３Ｂは、イレース状態（消去状態）としたメモリトランジスタＭＴを含むメモリセルＭＣを示す図である。コントロールゲートＣｇに高電圧の正電圧であるゲート電圧Ｖｃｇを印加することで、図３Ｂに示すように、フローティングゲートＦｇに電子が注入され、フローティングゲートＦｇは電子リッチの状態となる。この状態がイレース状態となる。
　図４には、リードゲートＲｇに印加するゲート電圧Ｖｒｇにより選択トランジスタＳＴをオン状態とした状態で、プログラム状態ＰＧ、イレース状態ＥＲとしたメモリトランジスタＭＴのコントロールゲートＣｇに印加するゲート電圧Ｖｃｇと、メモリトランジスタＭＴに流れるドレイン電流Ｉｄとの関係を示す図である。図４に示すように、プログラム状態ＰＧでは、閾値電圧Ｖｔが負の値となり、イレース状態ＥＲでは、閾値電圧Ｖｔが正の値となる。
　このようなプログラム状態とイレース状態の特性により、コントロールゲートＣｇに読み出し用のゲート電圧Ｖｃｇを印加すると、プログラム状態とイレース状態とでドレイン電流Ｉｄの大小が現れることになる。従って、選択トランジスタＳＴをオン状態としたうえでコントロールゲートＶｃｇに読み出し用のゲート電圧Ｖｃｇを印加することで、ビットラインＢＬにドレインＩｄが流れ、ドレイン電流Ｉｄの大小によりデータを読み出すことが可能となる。
　なお、図５に示すように、メモリセルを２つ並べていわゆる相補型のメモリセルを構成してもよい。この場合、図５に示すように、メモリセルＭＣ１，ＭＣ２のそれぞれのビットラインＢＬ１，ＢＬ２にセンスアンプＳＡが接続される。相補型のメモリセルにおいては、一方のメモリセルがプログラム状態、他方のメモリセルがイレース状態とされることで、データが記憶される。センスアンプＳＡにより、メモリセルＭＣ１に流れるドレイン電流と、メモリセルＭＣ２に流れるドレイン電流との大小関係を検知することで、データを読み出すことができる。
　ここで、このようなメモリセルＭＣにおける酸化膜Ｏｘには出来栄えのばらつきが発生しうる。これにより、酸化膜Ｏｘの厚みにばらつきが生じうる。図６には、プログラム状態ＰＧとイレース状態ＥＲでの閾値電圧Ｖｔと頻度との関係を示す。なお、頻度は、閾値電圧Ｖｔの軸と交差する点で最大値となる。
　図６の上段は、酸化膜Ｏｘの厚みが厚い場合の特性を示し、図６の下段は、酸化膜Ｏｘの厚みが薄い場合の特性を示す。なお、図６の上段・下段では、プログラム・消去用に同じ値のゲート電圧ＶｃｇをコントロールゲートＣｇに印加した場合を示す。
　酸化膜Ｏｘの厚みが厚い場合（図６の上段）、プログラム状態ＰＧとイレース状態ＥＲとで閾値電圧Ｖｔの差が十分に確保できず、データが正しく読み出せない可能性が生じる。一方、酸化膜Ｏｘの厚みが薄い場合（図６の下段）、プログラム状態ＰＧとイレース状態ＥＲとで閾値電圧Ｖｔの差は十分に確保できるためデータ読み出しの信頼性は高いが、膜厚に対して過剰にゲート電圧Ｖｃｇが印加されており、酸化膜Ｏｘの寿命が短くなる可能性がある。
　そこで、酸化膜Ｏｘの厚みが厚い場合は、ゲート電圧Ｖｃｇを高くすることで、プログラム状態ＰＧとイレース状態ＥＲとで閾値電圧Ｖｔの差を十分に確保でき、酸化膜Ｏｘの厚みが薄い場合は、ゲート電圧Ｖｃｇを低くすることで、閾値電圧Ｖｔの差は確保しつつ、酸化膜Ｏｘの寿命を延ばすことができる。従って、酸化膜Ｏｘの厚みに応じて適切なゲート電圧Ｖｃｇを印加することで、特性を向上させることができる。
＜２．半導体メモリ装置の構成＞
　上記のような酸化膜Ｏｘの厚みのばらつきを考慮した本開示の実施形態について以下、説明する。図７は、本開示の実施形態に係る半導体メモリ装置５のブロック構成を示す図である。
　図７に示す半導体メモリ装置５は、基準メモリセル１と、膜厚検知部２と、印加電圧生成部３と、記憶部４と、を備える。
　記憶部４は、データを記憶可能に構成される。記憶部４は、データの記憶に用いられる記憶用メモリセル４Ａをマトリクス状に配置して構成される。記憶用メモリセル４Ａは、例えば、相補的に構成されるメモリセルから構成される。
　基準メモリセル１は、メモリトランジスタの酸化膜の厚みを検知して適切なゲート電圧Ｖｃｇを生成するためのサンプルとしてのメモリセルであり、メモリトランジスタ１Ａと、選択トランジスタ１Ｂと、を有する。基準メモリセル１は、記憶部４に含まれる記憶用メモリセル４ＡにおけるメモリトランジスタＭＴの酸化膜Ｏｘの出来栄えを反映させる必要があるため、後述のように記憶部４に含めること、または記憶部４の近傍に配置することが望ましい。
　膜厚検知部２は、基準メモリ１におけるメモリトランジスタ１Ａの酸化膜Ｏｘの厚みを検知可能に構成される。なお、膜厚検知部２の具体的な構成については後述する。
　印加電圧生成部３は、膜厚検知部２による検知結果に基づき記憶部４に含まれる記憶用メモリセル４ＡにおけるメモリトランジスタＭＴのコントロールゲートＣｇに印加するゲート電圧Ｖｃｇを生成する。印加電圧生成部３は、プログラム・消去用のゲート電圧Ｖｃｇを生成する。
　図８は、印加電圧生成部３の構成例を示すブロック図である。図８に示す印加電圧生成部３は、基準電圧源３Ａと、チャージポンプ３Ｂと、を有する。基準電圧源３Ａは、膜厚検知部２による検知結果に応じて基準電圧Ｖｒｅｆを生成する。具体的には、酸化膜Ｏｘの厚みが厚いほど、基準電圧Ｖｒｅｆを高くする。チャージポンプ３Ｂは、基準電圧Ｖｒｅｆを数倍にしてゲート電圧Ｖｃｇを生成する。チャージポンプ３Ｂは、ゲート電圧Ｖｃｇとしてプログラム用には負の電圧を生成し、消去用には正の電圧を生成する。これにより、酸化膜Ｏｘの厚みが厚いほど、ゲート電圧Ｖｃｇの絶対値（正負のＶｃｇの大きさ）を高くするように調整できる。
　なお、印加電圧生成部３の構成は上記に限らず、例えば、基準電圧Ｖｒｅｆは一定として、膜厚検知部２による検知結果に応じてチャージポンプ３Ｂでの倍率を調整してもよい。また、基準電圧源３Ａとチャージポンプ３Ｂとの間に抵抗による分圧回路を設けてもよい。
＜３．膜厚検知部の第１実施形態＞
　図９は、膜厚検知部２の第１実施形態の構成を示す図である。図９に示す膜厚検知部２は、抵抗Ｒ１と、ＮＭＯＳトランジスタＮＭ１と、カレントミラーＣＭ１と、キャパシタＣ１と、放電トランジスタＤｇと、サンプリング部２１と、を有する。
　基準メモリセル１における選択トランジスタ１Ｂのドレインは、ノードＮＡにて抵抗Ｒ１の一端に接続される。抵抗Ｒ１の他端は、電源電圧Ｖｃｃ１の印加端に接続される。ノードＮＡは、ＮＭＯＳトランジスタＮＭ１のゲートに接続される。
　ＮＭＯＳトランジスタＮＭ１のソースは、グランド電位の印加端に接続される。カレントミラーＣＭ１は、ＰＭＯＳトランジスタ（ＰチャネルＭＯＳＦＥＴ）ＰＭ１と、ＰＭＯＳトランジスタＰＭ２と、を有する。ＰＭＯＳトランジスタＰＭ１のドレインは、ＮＭＯＳトランジスタＮＭ１のドレインに接続される。ＰＭＯＳトランジスタＰＭ１のドレインと、ＰＭＯＳトランジスタＰＭ１のゲートは、短絡される。ＰＭＯＳトランジスタＰＭ１のソースは、電源電圧Ｖｃｃ２の印加端に接続される。ＰＭＯＳトランジスタＰＭ１のゲートは、ＰＭＯＳトランジスタＰＭ２のゲートに接続される。ＰＭＯＳトランジスタＰＭ２のソースは、電源電圧Ｖｃｃ３の印加端に接続される。
　ＰＭＯＳトランジスタＰＭ２のドレインは、ノードＮＢにてキャパシタＣ１の一端に接続される。キャパシタＣ１の他端は、グランド電位の印加端に接続される。放電トランジスタＤｇは、ＮＭＯＳトランジスタにより構成される。放電トランジスタＤｇのドレインは、ノードＮＢに接続される。放電トランジスタＤｇのソースは、グランド電位の印加端に接続される。サンプリング部２１は、ノードＮＢに生じる電圧ＶＢをサンプリング可能に構成される。
　ここで、基準メモリセル１におけるメモリトランジスタ１Ａは、コントロールゲートに消去用のゲート電圧を印加することで、イレース状態としておく。工場から出荷された時点では、酸化膜以外のばらつき要素により特性の差を判別しにくいが、一度消去用のゲート電圧を印加してイレース状態とすることで、図６で説明したように、酸化膜の厚みによる閾値電圧Ｖｔの特性の差が顕著となる（酸化膜が厚いほど、Ｖｔは小さくなる）。これにより、酸化膜の厚みを判別しやすくなる。
　キャパシタＣ１は、放電トランジスタＤｇをオン状態とすることであらかじめ放電しておく。そして、放電トランジスタＤｇをオフ状態としておく。この状態で、基準メモリセル１における選択トランジスタ１Ｂをオン状態とすると、抵抗Ｒ１を介してメモリトランジスタ１Ａにドレイン電流が流れ始める。ドレイン電流に応じてノードＮＡに電圧ＶＡが生じる。具体的には、メモリトランジスタ１Ａの酸化膜の厚みが厚いほど、閾値電圧Ｖｔが小さくなるので、ドレイン電流が大きくなり、電圧ＶＡは低くなる。
　電圧ＶＡがＮＭＯＳトランジスタＮＭ１のゲートに印加されることで、電圧ＶＡに応じてＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１に電流が流れる。ＰＭＯＳトランジスタＰＭ１に流れる電流に応じて、ＰＭＯＳトランジスタＰＭ２に電流が流れる。具体的には、電圧ＶＡが低いほど、ＰＭＯＳトランジスタＰＭ１，ＰＭ２に流れる電流は小さくなる。
　キャパシタＣ１は、ＰＭＯＳトランジスタＰＭ２に流れる電流により充電され、ノードＮＢに生じる電圧ＶＢは上昇する。電圧ＶＢの上昇の速度（時間に対する傾き）は、ＰＭＯＳトランジスタＰＭ２に流れる電流に応じたものとなる。具体的には、ＰＭＯＳトランジスタＰＭ２に流れる電流が小さいほど、電圧ＶＢの上昇の速度は低くなる。
　ここで、図１０には、キャパシタＣ１の充電開始タイミングｔ０からの電圧ＶＢの上昇の挙動を示す。図１０において、実線はメモリトランジスタ１Ａの酸化膜の厚みが薄い場合、破線は厚い場合を示す。
　酸化膜の厚みが薄い場合は、厚い場合よりも電圧ＶＢの上昇の速度が速いため、厚い場合よりも先に電源電圧Ｖｃｃ３に達する。従って、酸化膜の厚みが薄い場合と厚い場合とで電圧ＶＢが電源電圧Ｖｃｃ３に達するタイミングに時間差Ｔ１が発生する。
　サンプリング部２１は、キャパシタＣ１の充電が開始されるタイミングｔ０から所定時間Ｔｓが経過したタイミングｔｓにて、電圧ＶＢをサンプリングする。なお、タイミングｔｓは、想定される酸化膜の厚みが最も厚い場合に電圧ＶＢが電源電圧Ｖｃｃ３に達するタイミングよりも前であることが必要である。タイミングｔｓにてサンプリングされた電圧ＶＢを出力電圧Ｖｓｐとして出力することで、酸化膜の厚みが検知される。
＜４．膜厚検知部の第２実施形態＞
　図１１は、膜厚検知部２の第２実施形態の構成を示す図である。図１１に示す膜厚検知部２は、抵抗Ｒ１およびキャパシタＣ１を有さないこと以外は、先述した第１実施形態（図９）の構成と同様である。また、図１１に示す構成の第１実施形態との相違点は、ノードＮＢが基準メモリセル１におけるメモリトランジスタ１Ａのコントロールゲートに接続されていることである。図１１に示すＮＭＯＳトランジスタＮＭ１およびカレントミラーＣＭ１は、充電部を構成する。
　メモリトランジスタ１Ａのゲート容量は、放電トランジスタ（放電部）Ｄｇによりあらかじめ放電しておく。そして、放電トランジスタＤｇは、オフ状態としておく。この状態でＮＭＯＳトランジスタＮＭ１のゲートに所定のゲート電圧Ｖｇｎｍを印加すると、ＮＭＯＳトランジスタＮＭ１およびカレントミラーＣＭ１に電流が流れ始め、メモリトランジスタ１Ａのゲート容量の充電が開始される。
　メモリトランジスタ１Ａの酸化膜の厚みが厚いほど、ゲート容量は小さくなるので、ゲート容量の充電による電圧ＶＢの上昇の速度は速くなる。従って、先述した図１０に示すような挙動と同様となり（ただし、実線は酸化膜の厚みが厚い場合、破線は厚みが薄い場合になる）、サンプリング部２１による電圧ＶＢのサンプリングにより酸化膜の厚みが検知される。
　なお、第２実施形態の変形例として、膜厚検知部２は、メモリトランジスタ１Ａのゲート容量をあらかじめ充電する充電部と、上記ゲート容量を定電流で放電する放電部と、メモリトランジスタ１Ａのゲート電圧をサンプリングするサンプリング部と、を有する構成としてもよい。
　上記ゲート容量を放電するときのゲート電圧の低下する速度は、メモリトランジスタ１Ａの酸化膜の厚みに応じたものとなる。具体的には、酸化膜の厚みが厚いほど、ゲート容量の容量値が小さくなるので、ゲート電圧の低下する速度は速くなる。
　ここで、図１２には、上記ゲート容量を放電するときのゲート電圧ＶＧＴの低下の挙動を示す図である。図１２において、実線はメモリトランジスタ１Ａの酸化膜の厚みが厚い場合、破線は薄い場合を示す。
　酸化膜の厚みが厚い場合は、薄い場合よりも電圧ＶＢの低下の速度が速いため、薄い場合よりも先に０Ｖに達する。従って、酸化膜の厚みが薄い場合と厚い場合とで電圧ＶＢが０Ｖに達するタイミングに時間差Ｔ２が発生する。
　サンプリング部は、ゲート容量の放電が開始されるタイミングｔ０から所定時間Ｔｓが経過したタイミングｔｓにて、ゲート電圧ＶＧＴをサンプリングする。タイミングｔｓにてサンプリングされたゲート電圧ＶＧＴを出力電圧Ｖｓｐとして出力することで、酸化膜の厚みが検知される。
＜５．膜厚検知部の第３実施形態＞
　図１３は、膜厚検知部２の第３実施形態の構成を示す図である。図１３に示す膜厚検知部２は、スイッチＳＷ１～ＳＷ４と、比較用トランジスタＣＴ１～ＣＴ４と、センスアンプＳＡ１～ＳＡ４と、を有する。
　ＮＭＯＳトランジスタで構成されるスイッチＳＷ１～ＳＷ４と、ＮＭＯＳトランジスタで構成される比較用トランジスタＣＴ１～ＣＴ４は、それぞれ組合わせられて比較用セルＣＳ１～ＣＳ４をそれぞれ形成する。比較用トランジスタＣＴ１～ＣＴ４の各ソースは、グランド電位の印加端に接続される。比較用トランジスタＣＴ１～ＣＴ４の各ドレインは、スイッチＳＷ１～ＳＷ４の各ソースに接続される。スイッチＳＷ１～ＳＷ４の各ドレインは、センスアンプＳＡ１～ＳＡ４の各第１入力端に接続される。
　基準メモリセル１における選択トランジスタ１Ｂのドレインは、センスアンプＳＡ１～ＳＡ４の各第２入力端に接続される。
　選択トランジスタ１Ｂをオン状態とすると、基準メモリセル１にドレイン電流Ｉｄ０が流れる。一方、スイッチＳＷ１～ＳＷ４をそれぞれオン状態とすると、比較用セルＣＳ１～ＣＳ４にドレイン電流Ｉｄ１～Ｉｄ４が流れる。センスアンプＳＡ１～ＳＡ４は、それぞれドレイン電流Ｉｄ０を、ドレイン電流Ｉｄ１～Ｉｄ４と比較し、電流の大小関係を検知する。
　ここで、図１３に示すように、比較用トランジスタＣＴ１～ＣＴ４のサイズは異ならせている。具体的には、サイズの大小関係は、ＣＴ１＜ＣＴ２＜ＣＴ３＜ＣＴ４としている。これにより、比較用トランジスタＣＴ１～ＣＴ４の各ゲートに印加するゲート電圧Ｖｇ１～Ｖｇ４と、比較用トランジスタＣＴ１～ＣＴ４に流れるドレイン電流Ｉｄ１～Ｉｄ４と、の関係は図１４に示すようになる。すなわち、同じゲート電圧の値であれば、ドレイン電流の大小関係は、Ｉｄ１＜Ｉｄ２＜Ｉｄ３＜Ｉｄ４となる。
　また、図１４には、メモリトランジスタ１Ａの酸化膜の厚みの違いによるメモリトランジスタ１Ａのコントロールゲートに印加するゲート電圧Ｖｇ０とドレイン電流Ｉｄ０との関係を示す。図１４において、実線が酸化膜の厚みが厚い場合、破線が酸化膜の厚みが次に厚い場合、さらに一点鎖線は酸化膜の厚みが薄い場合を示す。酸化膜の厚みが厚いほど、閾値電圧Ｖｔは小さい。
　これにより、例えば、酸化膜の厚みが薄い場合（一点鎖線）は、ゲート電圧Ｖｇ０～Ｖｇ４として同じ判定電圧Ｖｊを印加した場合に、Ｉｄ０＞Ｉｄ１、かつＩｄ０＜Ｉｄ２，Ｉｄ３，Ｉｄ４となる。他の酸化膜の厚みの場合も、判定電圧Ｖｊを印加した場合にドレイン電流の大小関係が生じる。このようなドレイン電流の大小関係をセンスアンプＳＡ１～ＳＡ４により検知することで、酸化膜の厚みを検知することができる。
　ここで、センスアンプＳＡ１～ＳＡ４の具体的な構成例について図１５を用いて述べる。なお、図１５は、センスアンプＳＡ１～ＳＡ４の個々の構成（符号ＳＡとして図示）を示しており、上記個々の構成に対応してスイッチＳＷ１～ＳＷ４および比較用トランジスタＣＴ１～ＣＴ４の個々の構成（符号ＳＷ，ＣＴとして図示）をあわせて示している。なお、センスアンプＳＡの構成は、先述した相補型のメモリセルに接続されるセンスアンプにも同様に適用可能である。
　図１５に示すように、センスアンプＳＡは、プリチャージ用トランジスタＰｃｇ１，Ｐｃｇ２と、イコライズ用トランジスタＥｑと、ＮＭＯＳトランジスタＮＭ３，ＮＭ４と、ＰＭＯＳトランジスタＰＭ３，ＰＭ４と、インバータＩＶ１，ＩＶ２，ＩＶ３と、ダミー負荷ＬＤと、スイッチＳ１～Ｓ４と、を有する。
　プリチャージ用トランジスタＰｃｇ１，Ｐｃｇ２は、ＰＭＯＳトランジスタにより構成される。プリチャージ用トランジスタＰｃｇ１，Ｐｃｇ２の各ソースは、電源電圧の印加端に接続される。プリチャージ用トランジスタＰｃｇ１，Ｐｃｇ２の各ドレインは、それぞれラインＬｎ１，Ｌｎ２に接続される。イコライズ用トランジスタＥｑは、プリチャージ用トランジスタＰｃｇ１，Ｐｃｇ２の各ドレインの間に接続される。
　基準メモリセル１における選択トランジスタ１Ｂのドレインは、ラインＬｎ１に接続される。スイッチＳＷのドレインは、ラインＬｎ２に接続される。ラインＬｎ１は、ＮＭＯＳトランジスタＮＭ３のゲートに接続される。ラインＬｎ２は、ＮＭＯＳトランジスタＮＭ４のゲートに接続される。ＮＭＯＳトランジスタＮＭ３，ＮＭ４の各ソースは、ノードＮｓ１にて接続される。ノードＮｓ１とグランド電位の印加端との間には、スイッチＳ１が接続される。
　ＮＭＯＳトランジスタＮＭ３のドレインは、ＰＭＯＳトランジスタＰＭ３のドレインとともにＰＭＯＳトランジスタＰＭ４のゲートに接続される。ＮＭＯＳトランジスタＮＭ４のドレインは、ＰＭＯＳトランジスタＰＭ４のドレインとともにＰＭＯＳトランジスタＰＭ３のゲートに接続される。ＰＭＯＳトランジスタＰＭ３，ＰＭ４の各ソースは、電源電圧の印加端に接続される。ＰＭＯＳトランジスタＰＭ３のソース・ドレイン間には、スイッチＳ２が接続される。ＰＭＯＳトランジスタＰＭ４のソース・ドレイン間には、スイッチＳ３が接続される。
　ＮＭＯＳトランジスタＮＭ３のドレインは、インバータＩＶ１の入力端に接続される。インバータＩＶ１の出力端は、インバータＩＶ２の入力端とともにダミー負荷ＬＤに接続される。ダミー負荷ＬＤは、インバータの構成において、上側ＰＭＯＳトランジスタのドレインと、下側ＮＭＯＳトランジスタのドレインをそれぞれオープンとした構成としている。
　インバータＩＶ２の出力端は、インバータＩＶ１の入力端とともにインバータＩＶ３の入力端に接続される。
　センスアンプＳＡの動作としては、まず、プリチャージ状態とされる。プリチャージ状態では、基準メモリセル１における選択トランジスタ１Ｂがオフ状態、かつスイッチＳＷがオフ状態のときに、プリチャージ用トランジスタＰｃｇ１，Ｐｃｇ２、およびイコライズ用トランジスタＥｑがそれぞれオン状態とされる。これにより、ラインＬｎ１，Ｌｎ２には、それぞれ電荷が充電され、ラインＬｎ１，Ｌｎ２はともに電源電圧とされる。なお、プリチャージ状態において、スイッチＳ１，Ｓ４はオフ状態、スイッチＳ２，Ｓ３はオン状態とされる。
　センスアンプＳＡは、プリチャージ状態の後に、比較状態とされる。比較状態では、プリチャージ用トランジスタＰｃｇ１，Ｐｃｇ２、およびイコライズ用トランジスタＥｑがそれぞれオフ状態とされ、スイッチＳ１，Ｓ４はオン状態、スイッチＳ２，Ｓ３はオフ状態とされる。比較状態において、選択トランジスタ１ＢおよびスイッチＳＷがオン状態とされることにより、基準メモリセル１にドレイン電流Ｉｄ０、比較用トランジスタＣＴにドレイン電流Ｉｄが流れ始める。これにより、ラインＬｎ１，Ｌｎ２の各電圧が低下を開始する。
　例えば、Ｉｄ＞Ｉｄ０の場合、ラインＬｎ２の電圧がＬｎ１の電圧よりも先にＮＭＯＳトランジスタＮＭ４（ＮＭ３）の閾値電圧を下回る。これにより、ＮＭＯＳトランジスタＮＭ４はオフ状態、ＮＭＯＳトランジスタＮＭ３はオン状態となり、ＮＭＯＳトランジスタＮＭ３のドレインはローレベルに、ＮＭＯＳトランジスタＮＭ４のドレインはハイレベルとなる。このとき、ＰＭＯＳトランジスタＰＭ４はオン状態、ＰＭ３はオフ状態である。
　これにより、インバータＩＶ１の入力はローレベル、出力はハイレベルになり、インバータＩＶ２の入力はハイレベル、出力はローレベルとなる。従って、インバータＩＶ３の入力がローレベルとなり、インバータＩＶ３から出力される出力信号Ｓｏｕｔはハイレベルとなる。
　一方、Ｉｄ＜Ｉｄ０の場合は、上記と同様の動作により、出力信号Ｓｏｕｔはローレベルとなる。このように、出力信号Ｓｏｕｔにより、ドレイン電流の大小関係が検知される。
＜６．膜厚検知部の第４実施形態＞
　図１６は、膜厚検知部２の第４実施形態の構成を示す図である。図１６に示す膜厚検知部２は、定電流源２２を有する。
　定電流源２２は、基準メモリセル１における選択トランジスタ１Ｂのドレインに接続され、基準メモリセル１に定電流を供給可能に構成される。
　ここで、図１７には、基準メモリセル１におけるメモリトランジスタ１Ａの酸化膜の厚みの違いによるメモリトランジスタ１Ａのコントロールゲートに印加するゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す。図１７において、実線が酸化膜の厚みが厚い場合、破線が酸化膜の厚みが次に厚い場合、さらに一点鎖線は酸化膜の厚みが薄い場合を示す。酸化膜の厚みが厚いほど、閾値電圧Ｖｔは小さい。
　選択トランジスタ１Ｂをオン状態としたうえで、ゲート電圧Ｖｇとして判定電圧Ｖｊ（図１７）を印加すると、定電流源２２の作用により、酸化膜の厚みに応じて選択トランジスタ１Ｂのドレインの電圧ＶＤが生じる。具体的には、酸化膜の厚みが厚いほど、電圧ＶＤは低くなる。従って、電圧ＶＤによって酸化膜の厚みが検知される。
＜７．基準メモリセルの位置＞
　次に、基準メモリセル１の望ましい配置位置について述べる。図１８は、記憶部４を形成するメモリセルアレイを便宜上、簡略化して図示した図である。図１８に示すメモリセルアレイは、横方向に隣接した２つのメモリセルＭＣ１，ＭＣ２から構成される相補型メモリセル４０をマトリクス状に配置することで形成される。図１８では、一例として、９行５列にメモリセルを並べている。ただし、図１８において、後述する基準メモリセル１とダミーセルＤＭ以外のメモリセル（白抜き）が記憶用メモリセル４Ａである。
　図１８における横方向にワードラインが延び、縦方向にビットラインが延びる。図１８に示す縦方向に並ぶ番号０～７は、ワードラインの番地を示し、横方向に並ぶ番号０～４は、ビットラインの番地を示す。ワードラインの番地とビットラインの番地を指定することで、相補型メモリセル４０（記憶用メモリセル４Ａ）を指定してデータを読み出すことができる。
　図１８に示す例では、基準メモリセル１は、メモリセルアレイの中央に配置している。図１８で配置される基準メモリセル１は、相補型メモリセルにあわせて２つ横方向に隣接して設けられる。これにより、記憶部４においてデータの記憶に用いられる記憶用メモリセル４Ａにおけるメモリトランジスタの酸化膜の出来栄えを、基準メモリセル１に反映させることができる。なお、膜厚検知部２による検知対象は、２つの基準メモリセル１のうち一方のみとすればよい。
　ただし、図１８に示すように、例えば基準メモリセル１と同じワードライン位置のメモリセルは、ダミーセルＤＭとなってデータの記憶には使用できない。または、図１９に示す例のように、例えば基準メモリセル１と同じビットライン位置のメモリセルは、ダミーセルＤＭとなってデータの記憶には使用できない。
　なお、記憶部４において基準メモリセル１を配置する位置は中央に限ることはない。また、相補型メモリセル４０から形成されるメモリセルアレイにおいて、基準メモリセル１は１つのみ設けてもよい。すなわち、図１８に示すような基準メモリセル１を含む２列のメモリセルではなく、１列のメモリセルを設けてもよい。
　また、例えば図２０に示すように、記憶部４の外周に配置されるダミーセルＤＭの一つを基準メモリセル１として使用してもよい。この場合、記憶部４においてダミーセルを形成する必要がなくなる。
＜８．その他＞
　なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
＜９．付記＞
　以上の通り、例えば、本開示に係る半導体メモリ装置（５）は、データの記憶に用いられる記憶用メモリセル（４Ａ）を有する記憶部（４）と、
　フローティングゲートおよび酸化膜を含むメモリトランジスタ（１Ａ）を有する基準メモリセル（１）と、
　前記酸化膜の厚みを検知する膜厚検知部（２）と、
　前記膜厚検知部の検知結果に基づいて前記記憶用メモリセルに印加する書き込み・消去用の電圧を生成する印加電圧生成部（３）と、を備える構成としている（第１の構成、図７）。
　また、上記第１の構成において、前記基準メモリセル（１）は、前記メモリトランジスタ（１Ａ）と接続され、かつオンオフを切り替え可能に構成される選択トランジスタ（１Ｂ）を有する構成としてもよい（第２の構成、図７）。
　また、上記第１または第２の構成において、前記膜厚検知部（２）は、
　　前記基準メモリセル（１）と電源電圧の印加端との間に接続される抵抗（Ｒ１）と、
　　前記抵抗と前記基準メモリセルとが接続される第１ノード（ＮＡ）に生じる電圧に応じて電流を出力する電流出力部（ＮＭ１，ＣＭ１）と、
　　前記電流出力部から出力される電流によって充電可能に構成されるキャパシタ（Ｃ１）と、
　　前記キャパシタに生じる電圧に基づいて検知信号を出力する第１検知信号出力部（２１）と、を有する構成としてもよい（第３の構成、図９）。
　また、上記第３の構成において、前記電流出力部は、前記第１ノード（ＮＡ）に生じる電圧を印加可能なゲートを含む第１ＮＭＯＳトランジスタ（ＮＭ１）と、前記第１ＮＭＯＳトランジスタのドレインに接続される入力端を含む第１カレントミラー（ＣＭ１）と、を有する構成としてもよい（第４の構成、図９）。
　また、上記第３または第４の構成において、前記第１検知信号出力部（２１）は、前記キャパシタ（Ｃ１）が充電開始されてから所定時間経過したタイミングで前記キャパシタに生じる電圧をサンプリング可能に構成される構成としてもよい（第５の構成、図９）。
　また、上記第１または第２の構成において、前記膜厚検知部（２）は、前記メモリトランジスタ（１Ａ）のゲートを充電可能に構成される充電部（ＮＭ１，ＣＭ１）と、前記メモリトランジスタのゲートを放電可能に構成される放電部（Ｄｇ）と、前記ゲートの電圧に基づいて検知信号を出力する第２検知信号出力部（２１）と、を有する構成としてもよい（第６の構成、図１１）。
　また、上記第６の構成において、前記充電部は、第２ＮＭＯＳトランジスタ（ＮＭ１）と、前記第２ＮＭＯＳトランジスタのドレインに接続される入力端を含む第２カレントミラー（ＣＭ１）と、を有し、前記放電部（Ｄｇ）は、前記ゲートに接続されるドレインを含む第３ＮＭＯＳトランジスタを有する構成としてもよい（第７の構成、図１１）。
　また、上記第６または第７の構成において、前記第２検知信号出力部（２１）は、前記ゲートが充電開始されてから所定時間経過したタイミングで前記ゲートの電圧をサンプリング可能に構成される構成としてもよい（第８の構成、図１１）。
　また、上記第１または第２の構成において、前記膜厚検知部（２）は、比較用トランジスタ（ＣＴ１～ＣＴ４）を含む少なくとも１つの比較用セル（ＣＳ１～ＣＳ４）と、前記基準メモリセル（１）に流れる電流と、前記比較用セルに流れる電流との大小関係を検知する少なくとも１つのセンスアンプ（ＳＡ１～ＳＡ４）と、を有する構成としてもよい（第９の構成、図１３）。
　また、上記第９の構成において、複数の前記比較用セル（ＣＳ１～ＣＳ４）において、前記比較用トランジスタ（ＣＴ１～ＣＴ４）のサイズが異なっている構成としてもよい（第１０の構成、図１３）。
　また、上記第１または第２の構成において、前記膜厚検知部（２）は、前記基準メモリ（１）に定電流を供給可能に構成される定電流源（２２）を有し、前記印加電圧生成部（３）は、前記定電流源と前記基準メモリセルとが接続される第２ノードに生じる電圧（ＶＤ）に基づいて前記書き込み・消去用の電圧を生成する構成としてもよい（第１１の構成、図１６）。
　また、上記第１から第１１のいずれかの構成において、前記記憶部（４）は、メモリセル（４０）をマトリクス状に配置して形成されるメモリセルアレイを有し、前記基準メモリセル（１）は、前記メモリセルアレイに含まれる構成としてもよい（第１２の構成、図１８）。
　また、上記第１２の構成において、前記メモリセル（４０）は、２つのセル（ＭＣ１，ＭＣ２）から構成される相補型メモリセルであり、前記基準メモリセル（１）は、２つ設けられる構成としてもよい（第１３の構成、図１８）。
　また、上記第１から第１１のいずれかの構成において、前記記憶部（４）は、メモリセルをマトリクス状に配置して形成されるメモリセルアレイを有し、前記基準メモリセル（１）は、前記メモリセルアレイの外周に配置されるダミーセル（ＤＭ）に含まれる構成としてもよい（第１４の構成、図２０）。
　本開示は、各種用途の半導体メモリ装置に利用することが可能である。
　　　１　　　基準メモリセル
　　　１Ａ　　メモリトランジスタ
　　　１Ｂ　　選択トランジスタ
　　　２　　　膜厚検知部
　　　３　　　印加電圧生成部
　　　３Ａ　　基準電圧源
　　　３Ｂ　　チャージポンプ
　　　４　　　記憶部
　　　４Ａ　　　記憶用メモリセル
　　　５　　　半導体メモリ装置
　　　２１　　　サンプリング部
　　　２２　　　定電流源
　　　４０　　　相補型メモリセル
　　　ＢＬ，ＢＬ１，ＢＬ２　　　ビットライン
　　　Ｃ１　　　キャパシタ
　　　ＣＭ１　　　カレントミラー
　　　ＣＳ１～ＣＳ４　比較用セル
　　　ＣＴ１～ＣＴ４　比較用トランジスタ
　　　Ｃｇ　　　コントロールゲート
　　　ＤＭ　　　ダミーセル
　　　Ｄｇ　　　放電トランジスタ
　　　Ｅｑ　　　イコライズ用トランジスタ
　　　Ｆｇ　　　フローティングゲート
　　　ＩＶ１，ＩＶ２，ＩＶ３　インバータ
　　　ＬＤ　　　ダミー負荷
　　　Ｌｎ１，Ｌｎ２　ライン
　　　ＭＣ，ＭＣ１，ＭＣ２　　　メモリセル
　　　ＭＴ　　　メモリトランジスタ
　　　ＮＭ１，ＮＭ３，ＮＭ４　　　ＮＭＯＳトランジスタ
　　　Ｏｘ　　　酸化膜
　　　ＰＭ１～ＰＭ４　　　ＰＭＯＳトランジスタ
　　　Ｐｃｇ１，Ｐｃｇ２　プリチャージ用トランジスタ
　　　Ｒ１　　　抵抗
　　　Ｒｇ　　　リードゲート
　　　Ｓ１～Ｓ４　　スイッチ
　　　ＳＡ１～ＳＡ４　センスアンプ
　　　ＳＴ　　　選択トランジスタ
　　　ＳＷ１～ＳＷ４　スイッチ

Claims (14)

  1. 　データの記憶に用いられる記憶用メモリセルを有する記憶部と、
    　フローティングゲートおよび酸化膜を含むメモリトランジスタを有する基準メモリセルと、
    　前記酸化膜の厚みを検知する膜厚検知部と、
    　前記膜厚検知部の検知結果に基づいて前記記憶用メモリセルに印加する書き込み・消去用の電圧を生成する印加電圧生成部と、
    　を備える、半導体メモリ装置。
  2. 　前記基準メモリセルは、前記メモリトランジスタと接続され、かつオンオフを切り替え可能に構成される選択トランジスタを有する、請求項１に記載の半導体メモリ装置。
  3. 　前記膜厚検知部は、
    　　前記基準メモリセルと電源電圧の印加端との間に接続される抵抗と、
    　　前記抵抗と前記基準メモリセルとが接続される第１ノードに生じる電圧に応じて電流を出力する電流出力部と、
    　　前記電流出力部から出力される電流によって充電可能に構成されるキャパシタと、
    　　前記キャパシタに生じる電圧に基づいて検知信号を出力する第１検知信号出力部と、
    　を有する、請求項１または請求項２に記載の半導体メモリ装置。
  4. 　前記電流出力部は、
    　　前記第１ノードに生じる電圧を印加可能なゲートを含む第１ＮＭＯＳトランジスタと、
    　　前記第１ＮＭＯＳトランジスタのドレインに接続される入力端を含む第１カレントミラーと、
    　を有する、請求項３に記載の半導体メモリ装置。
  5. 　前記第１検知信号出力部は、前記キャパシタが充電開始されてから所定時間経過したタイミングで前記キャパシタに生じる電圧をサンプリング可能に構成される、請求項３または請求項４に記載の半導体メモリ装置。
  6. 　前記膜厚検知部は、
    　　前記メモリトランジスタのゲートを充電可能に構成される充電部と、
    　　前記メモリトランジスタのゲートを放電可能に構成される放電部と、
    　　前記ゲートの電圧に基づいて検知信号を出力する第２検知信号出力部と、
    　を有する、請求項１または請求項２に記載の半導体メモリ装置。
  7. 　前記充電部は、
    　　第２ＮＭＯＳトランジスタと、
    　　前記第２ＮＭＯＳトランジスタのドレインに接続される入力端を含む第２カレントミラーと、
    　を有し、
    　前記放電部は、前記ゲートに接続されるドレインを含む第３ＮＭＯＳトランジスタを有する、請求項６に記載の半導体メモリ装置。
  8. 　前記第２検知信号出力部は、前記ゲートが充電開始されてから所定時間経過したタイミングで前記ゲートの電圧をサンプリング可能に構成される、請求項６または請求項７に記載の半導体メモリ装置。
  9. 　前記膜厚検知部は、
    　　比較用トランジスタを含む少なくとも１つの比較用セルと、
    　　前記基準メモリセルに流れる電流と、前記比較用セルに流れる電流との大小関係を検知する少なくとも１つのセンスアンプと、
    　を有する、請求項１または請求項２に記載の半導体メモリ装置。
  10. 　複数の前記比較用セルにおいて、前記比較用トランジスタのサイズが異なっている、請求項９に記載の半導体メモリ装置。
  11. 　前記膜厚検知部は、前記基準メモリに定電流を供給可能に構成される定電流源を有し、
    　前記印加電圧生成部は、前記定電流源と前記基準メモリセルとが接続される第２ノードに生じる電圧に基づいて前記書き込み・消去用の電圧を生成する、請求項１または請求項２に記載の半導体メモリ装置。
  12. 　前記記憶部は、メモリセルをマトリクス状に配置して形成されるメモリセルアレイを有し、
    　前記基準メモリセルは、前記メモリセルアレイに含まれる、請求項１から請求項１１のいずれか１項に記載の半導体メモリ装置。
  13. 　前記メモリセルは、２つのセルから構成される相補型メモリセルであり、
    　前記基準メモリセルは、２つ設けられる、請求項１２に記載の半導体メモリ装置。
  14. 　前記記憶部は、メモリセルをマトリクス状に配置して形成されるメモリセルアレイを有し、
    　前記基準メモリセルは、前記メモリセルアレイの外周に配置されるダミーセルに含まれる、請求項１から請求項１１のいずれか１項に記載の半導体メモリ装置。
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