JPS626493A - 書込みと消去が可能な半導体メモリ装置 - Google Patents

書込みと消去が可能な半導体メモリ装置

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JPS626493A
JPS626493A JP60143017A JP14301785A JPS626493A JP S626493 A JPS626493 A JP S626493A JP 60143017 A JP60143017 A JP 60143017A JP 14301785 A JP14301785 A JP 14301785A JP S626493 A JPS626493 A JP S626493A
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JP
Japan
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memory transistor
circuit
memory
voltage
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JP60143017A
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English (en)
Inventor
Satoshi Kamino
神埜　聡
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はＥＰＲＯＭやＥＥＰＲＯＭをメモリトランジス
タとする書込みと消去が可能な半導体メモリ装置に関す
るものである。
（従来技術） ＥＰＲＯＭやＥ　Ｅ　Ｐ　ＲＯＭをメモリトランジスタ
とする場合、通常は１個のメモリトランジスタに対して
１ピッ１−の情報を記憶させている。そのため、大容量
の半導体メモリ装置を形成しようとするとメモリチップ
が大きくなる問題がある。
一方、マスクＲＯＭの分野においては、イオン注入法に
よりメモリトランジスタのしきい値を複数レベルに制御
し、ＩＩのメモリトランジスタに複数ピッ１−分の情報
を記憶させるようにしたものが知られている。しかし、
ｒシＩ）ｆ＜　ＯＭやｌｐ　Ｅ　ＰＲＯＭの書込みのメ
カニズムはマスクＲＯＭの場合とは全く異なり、Ｅ　１
１　ＲＯＭやｌ’：　］＞　Ｉ）　ＲＯＭのしきい値を
複数レベルに制御することは行なわれていない。
（目的） 本発明はＥＰ　ＲＯＭやＥＥＰＲＯＭをメモリトランジ
スタとするメモリ装置において、１個のメモリトランジ
スタに複数ビット分の情報を記憶させることによりメモ
リ装置の集積度を向上させることを目的とするものであ
る。
（構成） 本発明の半導体メモリ装置は、書込みと消去が可能なメ
モリトランジスタを備え、その書込み回路には複数の情
報に対応して複数種類の書込み電圧レベルから１個の書
込み電圧レベルを選択してメモリトランジスタに印加す
る回路を備え、その読出し回路にはメモリトランジスタ
からの出力を複数の基蘭レベルと比較する比較回路及び
その比較回路の出力を基にしてメモリトランジスタの記
憶情報を判定する回路を備えることにより、■メモリ１
゛ランジスタに複数ビット分の情報を記憶させるように
したものである。
ＥＰＲＯＭとしては例えばＦ　Ａ　Ｍ、ＯＳ型のものを
使用することができ、ＥＥＩ）ＲＯＭとしては例えばＦ
ＡＭＯ５型やＭＮＯＳ型のものを使用することができる
。
ＥＰＲＯＭやＥ　Ｅ　Ｐ　ＲＯＭの書込み特性は書込み
時の書込み電圧（コン１〜ロールゲート電圧やドレイン
電圧）に依存する。そこで、書込み電圧を変化させ、ｌ
メモリトランジスタに複数ビット分の情報を記憶させる
ことができる。
以下、実施例について具体的に説明する。
−例として１個のメモリトランジスタに２ビツト分の情
報を書き込む場合について説明する。
ＥＩ’ＲＯＭやＥ　Ｅ　ｒ）　ＲＯＭの書込み後のしき
い値ｖｔ、ｈは、書込み電圧であるコン１−ロールゲー
１−１１ｉ７Ｅ　Ｖｃｇによって第１図に示されるよう
に変化する。すなわち、コントロールゲート電圧■Ｃｇ
を高電圧にするほど書込み後のしきし）値Ｖｊｈも高電
圧レベルになる。
第２図は一実施例における書込み回路部分を示すもので
ある。
２はメモリトランジスタであり、７トリツクス状に配列
されており、書込み時及び読出し時にはＸ、Ｙデコーダ
（図示略）により選択されるようになっている。４は４
種類の電圧レベルＶｃｇ＋。
Ｖｃｇ二、Ｖｃｇ３．ＶＣ４４のうちの−を選択するコ
ントロールゲー（〜電圧選択回路、６は２ビットの情報
Ｄ＋、Ｄ＝が入力されるデコーダであり、デコーダ６の
出力信号によりコントロールゲーｈ　’ｌ’Ｌ圧選択回
路４から１個の電圧レベルが選択されてメモリトランジ
スタ２のコントロールグー１−電圧として印加される。
コン１−ロールグー１−電圧選択回路４とデコーダ６に
より複数の情報に対応して複数種類の書込み電圧レベル
から１個の書込み電圧レベルを選択してメモリトランジ
スタに印加する回路を構成する。
２ビツトのデジタル情報Ｄ＋、Ｄ：に対して。
例えば下表のようにコン１〜ロールゲート電圧が選択さ
れるものとする。
このようにして記憶された情報の読出しは、マスクＲＯ
Ｍにおいて１個のメモリトランジスタに複数ピッ１−分
の情報を記憶させた場合と同様の読出し回路により読み
出すことができる。すなわち、４種類のコントロールゲ
ート電圧Ｖｃｇ＋　、　Ｖｃｇ’：　。
Ｖｃｇ３．　Ｖｃｇ４により記憶された４種類のしきい
値ＶＬｔ＋＋　、　Ｖｔ、ｔ＋：　、　Ｖｌ−、ｈ３．
　ＶＬｔｚに対し、それぞれの中間値Ｖ＋＋　、　Ｖｒ
：　、　Ｖｒｒ＋を基ｌ曽しきい値電圧として設定し、
比較することによりメモリトランジスタの記憶しきい値
を読み分けろことができる（第３図参照）。
Ｅ、ＰＲＯＭ＋ＥＥＰＲＯＭの場合、マスクｌりＯＭと
異なり、僅かではあるが書込み情報の保持特性として書
込みレベルの経時変化がある。そこで、読出し回路とし
て第４図の回路を使用する。
第４図において、８−１．８−２．８−３は基準しきい
値電圧Ｖｒ＋　、Ｖｒ：　、Ｖｒ３を記憶する基７曽ト
ランジスタであり、メモリトランジスタ２と同種のＥＰ
ＲＯＭやＥ　Ｅ　ｌ）ＲＯＭを使用する。
選択されたメモリトランジスタ２と基４Ｉ！１〜ランジ
スタ８−１．８−２．８−３には共通の読出し電圧が印
加される。
１０−１．１０−２．１０−３は比較回路であり、比較
回路１０−１はメモリトランジスタ２の出力電流と基準
トランジスタ８−１の出力電流とを入力し、比較回路１
０−２はメモリトランジスタ２の出力電流と、！！憎ト
ランジスタ８−２の出力電流とを入力し、比較回路１０
−３はメモリトランジスタ２の出力電流と基準トランジ
スタ８−３の出力電流とを入力し、それぞれ電圧に変換
して比較する。
１２は比較回路１０−１．ｔｏ−２，１０−３の出力信
号を入力し、２ビツトのデジタル情報Ｄｌ、Ｄ２を出力
するエンコーダである。エンコーダ１２はメモリトラン
ジスタの記憶情報を判定する回路に対応している。
基＄１−ランジスタ８−１．８−２．８−３に基準しき
い値電圧Ｖｔ＋　、Ｖｒ：　、Ｖｒ３を記憶するには、
電圧Ｖｒ＋、Ｖｒ二、Ｖｒ３をウェハプロセス中に、又
は回路により予め固定しておき、基準トランジスタ８−
１．８−２．８−３のしきい値がそれぞれそれらの電圧
Ｖｒ＋　、Ｖｒ：　、Ｖｒ３と同レベルになるまで書き
込む。基準しきい値電圧の書込みはメモリトランジスタ
２に情報を書き込むときに同時に行なう。
本実施例によれば、メモリトランジスタ２とともに経時
変化を起こす基やトランジスタ８−１゜８−２．８−３
に基準しきい値電圧Ｖｒ＋　、　Ｖｒ’２　＋Ｖｒりを
記憶させているので、読出しｎ、ｙの経時変化分を吸収
することができ、安定な読出しを行なうことができる。
実施例では書込み回路でデコーダ６を使用しているが、
デコーダに代えてマルチプレクサを使用することもでき
る。
（効果） 本発明によれば５１個のＥＰＲＯＭやＥ　１号１）　ｌ
’＜ＯＭのメモリトランジスタに複数ピッ１〜分の情報
を記憶させることができるので、メモリ装「ｔの密度が
向上し、同一サイズのチップのメモリ容はを増大させる
ことができる。
【図面の簡単な説明】
第１図はＥＰＲＯＭやＥＥＰＲＯＭ（７１１込みコン１
−ロールゲート電圧と書込み後のしきい値との関係を示
す図、第２図は一実施例における書込み回路部を示すブ
ロック図、第３図は書込み後のしきい値と基準しきい値
電圧との関係を示す図、第４図は一実施例における読出
し回路部を示すブロック図である。 ２・・・・・メモリトランジスタ、 ４・・・・・・コン１−ロールゲート電圧選択回路、６
　・・・・デコーダ、 ８−１．８−２．８−３・・・・・すλ準トランジスタ
、１０−１．１０−２．ｔｏ−３比較回路、１２・・・
・・エンコーダ。

Claims (2)

    【特許請求の範囲】
  1. （１）書込みと消去が可能なメモリトランジスタを備え
    た半導体メモリ装置において、 書込み回路には複数の情報に対応して複数種類の書込み
    電圧レベルから１個の書込み電圧レベルを選択してメモ
    リトランジスタに印加する回路を備え、 読出し回路にはメモリトランジスタからの出力を複数の
    基準レベルと比較する比較回路及びその比較回路の出力
    を基にしてメモリトランジスタの記憶情報を判定する回
    路を備えることにより、１メモリトランジスタに複数ビ
    ット分の情報を記憶させることを特徴とする書込みと消
    去が可能な半導体メモリ装置。
  2. （２）前記基準レベルは情報記憶用のメモリトランジス
    タと同種のメモリトランジスタに情報記憶と同時に記憶
    されたものである特許請求の範囲第１項に記載の書込み
    と消去が可能な半導体メモリ装置。
JP60143017A 1985-06-29 1985-06-29 書込みと消去が可能な半導体メモリ装置 Pending JPS626493A (ja)

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