JPH05136421A - Ｅｅｐｒｏｍセル製造方法及びｅｅｐｒｏｍセル - Google Patents
Ｅｅｐｒｏｍセル製造方法及びｅｅｐｒｏｍセルInfo
- Publication number
- JPH05136421A JPH05136421A JP27765491A JP27765491A JPH05136421A JP H05136421 A JPH05136421 A JP H05136421A JP 27765491 A JP27765491 A JP 27765491A JP 27765491 A JP27765491 A JP 27765491A JP H05136421 A JPH05136421 A JP H05136421A
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- Japan
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- polysilicon
- layer
- floating gate
- select gate
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Abstract
(57)【要約】 （修正有）
【目的】 高速度低消耗電力で耐久性に富み体積が小さ
く、容易に大型ＥＥＰＲＯＭの配列に使用できるＥＥＰ
ＲＯＭセルを提供する。 【構成】 Ｓｉ基板１０上にＳｉＯ２、第１層ポリＳ
ｉ、レジスト層を順に覆い、露光現像後選択ゲート予定
位置以外のポリＳｉを乾式エッチング除去し、その下に
残った区域外のＳｉＯ２部表面を湿式エッチ除去し、ポ
リＳｉ底面周縁に断面横Ｖ字状凹溝を形成させる。熱酸
化によりＳｉ基板及び第１層ポリＳｉ表面に、凹溝奥の
挟角がより鋭くなるようＳｉＯ２層を形成させ、第２層
ポリＳｉを被覆し凹溝内に狭角を形成させる。第１層ポ
リＳｉ周囲に側壁スペーサを残して第２層ポリＳｉをエ
ッチング除去し、次に浮遊ゲート上面にレジストを覆い
上記スペーサをエッチング除去する。その後基板１０上
面の片側端にソース１４、他側端にドレイン１５、中央
にセレクトゲート１２、その側辺に浮遊ゲート１３を形
成させその先端を鋭角１３１にした。
く、容易に大型ＥＥＰＲＯＭの配列に使用できるＥＥＰ
ＲＯＭセルを提供する。 【構成】 Ｓｉ基板１０上にＳｉＯ２、第１層ポリＳ
ｉ、レジスト層を順に覆い、露光現像後選択ゲート予定
位置以外のポリＳｉを乾式エッチング除去し、その下に
残った区域外のＳｉＯ２部表面を湿式エッチ除去し、ポ
リＳｉ底面周縁に断面横Ｖ字状凹溝を形成させる。熱酸
化によりＳｉ基板及び第１層ポリＳｉ表面に、凹溝奥の
挟角がより鋭くなるようＳｉＯ２層を形成させ、第２層
ポリＳｉを被覆し凹溝内に狭角を形成させる。第１層ポ
リＳｉ周囲に側壁スペーサを残して第２層ポリＳｉをエ
ッチング除去し、次に浮遊ゲート上面にレジストを覆い
上記スペーサをエッチング除去する。その後基板１０上
面の片側端にソース１４、他側端にドレイン１５、中央
にセレクトゲート１２、その側辺に浮遊ゲート１３を形
成させその先端を鋭角１３１にした。
Description
【０００１】
【産業上の利用分野】本発明はＲＯＭセル製造方法及び
その構造に関し、特にＥＥＰＲＯＭセル製造方法及びＥ
ＥＰＲＯＭセルに関する。
その構造に関し、特にＥＥＰＲＯＭセル製造方法及びＥ
ＥＰＲＯＭセルに関する。
【０００２】
【従来の技術】フローティングゲート型の電気性消去可
能な書き込みＲＯＭ（Electrically Erasable Programm
able Read Only Memory 以下ＥＥＰＲＯＭと略す）が世
に問うてから已に何年かたち、この間、数多くの異なる
構造のＥＥＰＲＯＭセルが開発されて来た。これら殆ど
のメモリセルは、データを書き込む技術面において、ド
レイン通路付近の熱電子をフローティングゲートに導入
して行なうのであるが、電子をフローティングゲートに
導入させる電場条件と電子を加速して熱電子を生じさせ
る電場条件が互いに抵触するため、電子の導入効率は極
めて低く、その需要とする電流やパワーの消耗はともに
高い、一方、メモリ消去の技術方面においては、大部分
がフォーラ・ノードハイ氏（Fowler Nordheim ）のトン
ネル効果（Tunneling Effect）を採用して、電子をフロ
ーティングゲートから酸化層を通り抜けさせソースに至
らしめるのであるが、このトンネル効果を達成するため
には強い外部電場と薄い酸化層が必要となり、しかも、
無欠陥（格子）の酸化層を生長させることはかなり困難
なことであるのみならず、メモリセルのデータ保存も酸
化層の欠陥密度に左右されるので、このような構造のメ
モリセルでは高度の耐久性（即ち、書き込み／消去回
数）を求めることができず、かつ強い電場のもとでは酸
化層の信頼度にもまた問題が生じる。更に、上記書き込
み／消去の問題の外に一般のＥＥＰＲＯＭセルは、メモ
リセルの大小やその特性（例えば、書き込み／消去速
度）、または製造の複雑度及びパワーの消耗などの諸因
子について適当な利害得失の平衡点を折衷し出さなけれ
ばならない。
能な書き込みＲＯＭ（Electrically Erasable Programm
able Read Only Memory 以下ＥＥＰＲＯＭと略す）が世
に問うてから已に何年かたち、この間、数多くの異なる
構造のＥＥＰＲＯＭセルが開発されて来た。これら殆ど
のメモリセルは、データを書き込む技術面において、ド
レイン通路付近の熱電子をフローティングゲートに導入
して行なうのであるが、電子をフローティングゲートに
導入させる電場条件と電子を加速して熱電子を生じさせ
る電場条件が互いに抵触するため、電子の導入効率は極
めて低く、その需要とする電流やパワーの消耗はともに
高い、一方、メモリ消去の技術方面においては、大部分
がフォーラ・ノードハイ氏（Fowler Nordheim ）のトン
ネル効果（Tunneling Effect）を採用して、電子をフロ
ーティングゲートから酸化層を通り抜けさせソースに至
らしめるのであるが、このトンネル効果を達成するため
には強い外部電場と薄い酸化層が必要となり、しかも、
無欠陥（格子）の酸化層を生長させることはかなり困難
なことであるのみならず、メモリセルのデータ保存も酸
化層の欠陥密度に左右されるので、このような構造のメ
モリセルでは高度の耐久性（即ち、書き込み／消去回
数）を求めることができず、かつ強い電場のもとでは酸
化層の信頼度にもまた問題が生じる。更に、上記書き込
み／消去の問題の外に一般のＥＥＰＲＯＭセルは、メモ
リセルの大小やその特性（例えば、書き込み／消去速
度）、または製造の複雑度及びパワーの消耗などの諸因
子について適当な利害得失の平衡点を折衷し出さなけれ
ばならない。
【０００３】
【発明が解決しようとする課題】本発明は、上記従来の
ＥＥＰＲＯＭセルにおける問題点を解決するため、高速
度かつ低いパワー消耗で、耐久性に富み体積が小さくっ
て容易に大型ＥＥＰＲＯＭセルの配列に使用され得るＥ
ＥＰＲＯＭセルを提供することを目的とする。
ＥＥＰＲＯＭセルにおける問題点を解決するため、高速
度かつ低いパワー消耗で、耐久性に富み体積が小さくっ
て容易に大型ＥＥＰＲＯＭセルの配列に使用され得るＥ
ＥＰＲＯＭセルを提供することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＥＥＰＲＯＭセルは、シリコン基板上面に
酸化シリコンを生じさせる第１ステップ：上記酸化シリ
コン上面に第１層のポリシリコンを析出させる第２ステ
ップ：上記第１層のポリシリコン上面に更に一層のフォ
トレジストを覆い、かつ感光、現像、定着処理をへてセ
レクトゲート予定位置上にあるフォトレジストだけを残
す第３ステップ：上記セレクトゲート予定位置以外の区
域の第１層のポリシリコンを乾式エッチングによって除
去する第４ステップ：上記乾式エッチングをへて残留し
た第１層のポリシリコン下方以外の区域の酸化シリコン
上面を弗化水素溶液により部分エッチングを行い除去し
て、該第１層のポリシリコン底面周縁に断面Ｖ字横臥状
凹溝を形成させる第５ステップ：高温を導入して酸化作
用を促進し、シリコン基板及び上記第１層のポリシリコ
ンともに表面に酸化シリコン層を生じさせ、並びに上記
凹溝を依然として保存させる第６ステップ：上記第５，
第６ステップを重複して行ない、上記第１層のポリシリ
コン下方の凹溝奥の挾角がより鋭く、且つより該第１層
のポリシリコン側が斜面をなすようにしてデータの消去
機能を向上させる第７ステップ：更に第２層のポリシリ
コンを析出させ、かつ上記第１層のポリシリコン下方の
凹溝奥で挾角を形成させるようにする第８ステップ：上
記第１層のポリシリコン周囲に側壁ポリシリコンスペー
サを残してフローティングゲートとして使用できるよ
う、上記第２層のポリシリコンを異方性エッチングによ
り除去する第９ステップ：該フローティングゲート上面
にフォトレジストを被覆し、並びに上記異方性エッチン
グをへて残されたポリシリコンスペーサをエッチング除
去する第１０ステップ：上記第１０ステップをへた後、
イオン注入法によりドレイン及びソースを形成させる第
１１ステップ：しかる後、一般の製造過程同様、平面仕
上げ、接触口穿設、スパッタリングなどの後続過程を施
す第１２ステップ：の順をへて、そのシリコン基板上面
の片方側端にソース、他側端にドレインをそれぞれ設
け、かつ該基板上面中央位置にセレクトゲート並びに該
セレクトゲート底部に位置する該フローティングゲート
先端を銑角にするように構成される。
め、本発明のＥＥＰＲＯＭセルは、シリコン基板上面に
酸化シリコンを生じさせる第１ステップ：上記酸化シリ
コン上面に第１層のポリシリコンを析出させる第２ステ
ップ：上記第１層のポリシリコン上面に更に一層のフォ
トレジストを覆い、かつ感光、現像、定着処理をへてセ
レクトゲート予定位置上にあるフォトレジストだけを残
す第３ステップ：上記セレクトゲート予定位置以外の区
域の第１層のポリシリコンを乾式エッチングによって除
去する第４ステップ：上記乾式エッチングをへて残留し
た第１層のポリシリコン下方以外の区域の酸化シリコン
上面を弗化水素溶液により部分エッチングを行い除去し
て、該第１層のポリシリコン底面周縁に断面Ｖ字横臥状
凹溝を形成させる第５ステップ：高温を導入して酸化作
用を促進し、シリコン基板及び上記第１層のポリシリコ
ンともに表面に酸化シリコン層を生じさせ、並びに上記
凹溝を依然として保存させる第６ステップ：上記第５，
第６ステップを重複して行ない、上記第１層のポリシリ
コン下方の凹溝奥の挾角がより鋭く、且つより該第１層
のポリシリコン側が斜面をなすようにしてデータの消去
機能を向上させる第７ステップ：更に第２層のポリシリ
コンを析出させ、かつ上記第１層のポリシリコン下方の
凹溝奥で挾角を形成させるようにする第８ステップ：上
記第１層のポリシリコン周囲に側壁ポリシリコンスペー
サを残してフローティングゲートとして使用できるよ
う、上記第２層のポリシリコンを異方性エッチングによ
り除去する第９ステップ：該フローティングゲート上面
にフォトレジストを被覆し、並びに上記異方性エッチン
グをへて残されたポリシリコンスペーサをエッチング除
去する第１０ステップ：上記第１０ステップをへた後、
イオン注入法によりドレイン及びソースを形成させる第
１１ステップ：しかる後、一般の製造過程同様、平面仕
上げ、接触口穿設、スパッタリングなどの後続過程を施
す第１２ステップ：の順をへて、そのシリコン基板上面
の片方側端にソース、他側端にドレインをそれぞれ設
け、かつ該基板上面中央位置にセレクトゲート並びに該
セレクトゲート底部に位置する該フローティングゲート
先端を銑角にするように構成される。
【０００５】
【作用】上記のような製造ステップにより構成された本
発明のＥＥＰＲＯＭセルは、データを書き込む時に、セ
レクトゲートに該基板が通路を形成するに足りる電圧を
印加し、かつ該ドレーンに小さき逆向き電圧を印加して
メモリセルが突抜け現象を生じないように防止し、並び
に該ソースに高電圧を印加させてセレクトゲートとフロ
ーティングゲート間の通路電子を加速させ、そして、コ
ンデンサの結合により、該ソースの電圧が結合コンデン
サをへて該フローティングゲートに充分な正電圧を提供
して通路の熱電子を吸引導入し、かつ電気容量の結合率
を高めるため、フローティングゲートとソース間の絶縁
層を必要程度に薄くして、両者を必要程度の大きさに重
合わせると、電子を加速させる最大横向き電圧と電子を
フローティングゲートに導入させる最大縦向き電圧は、
同一点上で発生しないので互いに抵触せず、電子のフロ
ーティングゲートに対する導入効率を向上することがで
きる。一方、データを消去する時は、該ソースがアース
して該トレーンが浮動（何れの電圧点とも連接せず）
し、該セレクトゲートに高電圧が印加し、フローティン
グゲートとソース間の高電気容量結合及びフローティン
グゲートとセレクトゲート間の低電気容量結合により、
該セレクトゲートとフローティングゲートとの間の電位
差がデータ消去するに足りる大きさになり、そして、セ
レクトゲートとフローティングゲートとの間の酸化シリ
コン層を相当な厚さに保たせて両者間の結合電気容量を
低めなければならないが、該セレクトゲート下方のフロ
ーティングゲートの銑角がその電場を大きく増強して、
該フローティングゲートの電子が素早く酸化シリコン層
をへてセレクトゲートに至ってデータを消去する。
発明のＥＥＰＲＯＭセルは、データを書き込む時に、セ
レクトゲートに該基板が通路を形成するに足りる電圧を
印加し、かつ該ドレーンに小さき逆向き電圧を印加して
メモリセルが突抜け現象を生じないように防止し、並び
に該ソースに高電圧を印加させてセレクトゲートとフロ
ーティングゲート間の通路電子を加速させ、そして、コ
ンデンサの結合により、該ソースの電圧が結合コンデン
サをへて該フローティングゲートに充分な正電圧を提供
して通路の熱電子を吸引導入し、かつ電気容量の結合率
を高めるため、フローティングゲートとソース間の絶縁
層を必要程度に薄くして、両者を必要程度の大きさに重
合わせると、電子を加速させる最大横向き電圧と電子を
フローティングゲートに導入させる最大縦向き電圧は、
同一点上で発生しないので互いに抵触せず、電子のフロ
ーティングゲートに対する導入効率を向上することがで
きる。一方、データを消去する時は、該ソースがアース
して該トレーンが浮動（何れの電圧点とも連接せず）
し、該セレクトゲートに高電圧が印加し、フローティン
グゲートとソース間の高電気容量結合及びフローティン
グゲートとセレクトゲート間の低電気容量結合により、
該セレクトゲートとフローティングゲートとの間の電位
差がデータ消去するに足りる大きさになり、そして、セ
レクトゲートとフローティングゲートとの間の酸化シリ
コン層を相当な厚さに保たせて両者間の結合電気容量を
低めなければならないが、該セレクトゲート下方のフロ
ーティングゲートの銑角がその電場を大きく増強して、
該フローティングゲートの電子が素早く酸化シリコン層
をへてセレクトゲートに至ってデータを消去する。
【０００６】更に、大きい高密度なメモリ配列を組立て
ることができ、各メモリセルのセレクトゲートをそのう
ちのある垂直語列に連接し、かつ各メモリセルのドレイ
ンを接触口を通じて水平のビット列に連接し、並びにフ
ローティングゲートを共通ソースとセレクトゲートとの
間に位置付かせて、先ずメモリセルの各端子に適当な電
圧を印加させれば、通路電子が加速されてフローティン
グゲートに導入し、該フローティングゲートの電位がマ
イナスになって、その下方基板が空乏され、それ故、該
メモリセルのスレッショルド電圧が上昇し、メモリセル
の電流を低めて“０”状態を呈してデータの書き込み：
また、満ち足りた電圧が各端子に印加されると、セレク
トゲートの強大な電場がフローティングゲートの電子を
銑角位置から放射してセレクトゲートに至らしめ、フロ
ーティングゲートの電位が上昇してプラス電位となり、
かつその下方基板に通路を形成してメモリセルのスレッ
ショルド電圧が下降し、並びに電流が上昇して“１”状
態を呈してデータ消去を行なうことができる。
ることができ、各メモリセルのセレクトゲートをそのう
ちのある垂直語列に連接し、かつ各メモリセルのドレイ
ンを接触口を通じて水平のビット列に連接し、並びにフ
ローティングゲートを共通ソースとセレクトゲートとの
間に位置付かせて、先ずメモリセルの各端子に適当な電
圧を印加させれば、通路電子が加速されてフローティン
グゲートに導入し、該フローティングゲートの電位がマ
イナスになって、その下方基板が空乏され、それ故、該
メモリセルのスレッショルド電圧が上昇し、メモリセル
の電流を低めて“０”状態を呈してデータの書き込み：
また、満ち足りた電圧が各端子に印加されると、セレク
トゲートの強大な電場がフローティングゲートの電子を
銑角位置から放射してセレクトゲートに至らしめ、フロ
ーティングゲートの電位が上昇してプラス電位となり、
かつその下方基板に通路を形成してメモリセルのスレッ
ショルド電圧が下降し、並びに電流が上昇して“１”状
態を呈してデータ消去を行なうことができる。
【０００７】この発明の上記またその他の目的、特徴お
よび利点は、図面を参照しての以下の実施例の詳細な説
明から一層あきらかとなろう。
よび利点は、図面を参照しての以下の実施例の詳細な説
明から一層あきらかとなろう。
【０００８】
【実施例】図１に示す如く、本発明のＥＥＰＲＯＭセル
製造過程は以下のステップ順に行なわれ、そのうち：第
１ステップは先ずシリコン基板（SUBSTRATE ）１０上面
に酸化シリコン２０を生じさせ：第２ステップは該酸化
シリコン２０上に第１層のポリシリコン（POLYSi）３０
を図２に示すように析出させ：第３ステップは該第１層
のポリシリコン３０の上に更に一層のフォトレジスト
（PHOTORESIST ）４０を覆い、かつ感光、現像、定着処
理をへてセレクトゲート（SELECT GATE ）予定位置の上
にあるフォトレジスト４０だけを残し（図３に示す如
く）：第４ステップは該セレクトゲート予定位置外側区
域の第１層のポリシリコン３０を乾式エッチングによっ
て除去し（図４に示すように）：第５ステップは弗化水
素溶液を使って上記残留した第１層のポリシリコン３０
下方以外区域の酸化シリコン２０上面を部分エッチング
を行い除去して、該第１層のポリシリコン３０底面周縁
に断面Ｖ字横臥状凹溝２１を形成させ（図５に示す如
く）：第６ステップは高温を導入して酸化作用を進め、
この際、基板１０であらうと第１層のポリシリコン３０
であらうと共に表面に酸化シリコン２０層を生じ、並び
に該第１層のポリシリコン（セレクトゲート）３０下方
の凹溝２１は依然として存在する（図６の如く）：第７
ステップは第５，第６ステップを重複して行ない、該第
１層のポリシリコン３０下方の凹溝２１奥の挾角がより
鋭く、且つより該第１層のポリシリコン側が斜面をなす
ようになってメモリセルのデータ消去機能を向上し：第
８ステップは更に第２層のポリシリコン５０を析出さ
せ、この層ポリシリコン５０を上記セレクトゲート３０
下方の凹溝２１内において挾角５１を形成させる（図７
に示すように）：第９ステップは異方性エッチング（an
isotropic etching）により、該セレクトゲート３０周
囲に側壁ポリシリコンスペーサ（poly Si spacer）５
０′を残すよう該第２層のポリシリコン５０をエッチン
グで除去し、このスペーサ５０はメモリセルのフローテ
ィングゲート（floting gate）として使われる（図８に
示すように）：第１０ステップはフォトレジストを該フ
ローティングゲート５０′上面に被覆させ、並びに余剰
のポリシリコンスペーサをエッチングで除去し（図９に
示す如く）：第１１ステップはイオン注入法によりドレ
ーン１５及びソース１４を作ったメモリセルを完成する
（図１０に示す如く）：そして、第１２ステップは一般
の製造過程同様の平面仕上げ、接触口穿設、スパッタリ
ング等後続製造過程であり、ここでは詳細な説明を弄し
ない。
製造過程は以下のステップ順に行なわれ、そのうち：第
１ステップは先ずシリコン基板（SUBSTRATE ）１０上面
に酸化シリコン２０を生じさせ：第２ステップは該酸化
シリコン２０上に第１層のポリシリコン（POLYSi）３０
を図２に示すように析出させ：第３ステップは該第１層
のポリシリコン３０の上に更に一層のフォトレジスト
（PHOTORESIST ）４０を覆い、かつ感光、現像、定着処
理をへてセレクトゲート（SELECT GATE ）予定位置の上
にあるフォトレジスト４０だけを残し（図３に示す如
く）：第４ステップは該セレクトゲート予定位置外側区
域の第１層のポリシリコン３０を乾式エッチングによっ
て除去し（図４に示すように）：第５ステップは弗化水
素溶液を使って上記残留した第１層のポリシリコン３０
下方以外区域の酸化シリコン２０上面を部分エッチング
を行い除去して、該第１層のポリシリコン３０底面周縁
に断面Ｖ字横臥状凹溝２１を形成させ（図５に示す如
く）：第６ステップは高温を導入して酸化作用を進め、
この際、基板１０であらうと第１層のポリシリコン３０
であらうと共に表面に酸化シリコン２０層を生じ、並び
に該第１層のポリシリコン（セレクトゲート）３０下方
の凹溝２１は依然として存在する（図６の如く）：第７
ステップは第５，第６ステップを重複して行ない、該第
１層のポリシリコン３０下方の凹溝２１奥の挾角がより
鋭く、且つより該第１層のポリシリコン側が斜面をなす
ようになってメモリセルのデータ消去機能を向上し：第
８ステップは更に第２層のポリシリコン５０を析出さ
せ、この層ポリシリコン５０を上記セレクトゲート３０
下方の凹溝２１内において挾角５１を形成させる（図７
に示すように）：第９ステップは異方性エッチング（an
isotropic etching）により、該セレクトゲート３０周
囲に側壁ポリシリコンスペーサ（poly Si spacer）５
０′を残すよう該第２層のポリシリコン５０をエッチン
グで除去し、このスペーサ５０はメモリセルのフローテ
ィングゲート（floting gate）として使われる（図８に
示すように）：第１０ステップはフォトレジストを該フ
ローティングゲート５０′上面に被覆させ、並びに余剰
のポリシリコンスペーサをエッチングで除去し（図９に
示す如く）：第１１ステップはイオン注入法によりドレ
ーン１５及びソース１４を作ったメモリセルを完成する
（図１０に示す如く）：そして、第１２ステップは一般
の製造過程同様の平面仕上げ、接触口穿設、スパッタリ
ング等後続製造過程であり、ここでは詳細な説明を弄し
ない。
【０００９】上記製造ステップをへて完成された本発明
のＥＥＰＲＯＭセルは、図１０に示す如く、基板１０、
セレクトゲート１２、フローティングゲート１３、ソー
ス１４、基板１０、セレクトゲート１２、フローティン
グゲート１３、ソース１４、及びドレーン１５を含み、
そのうち：データを書き込む間、セレクトゲート１２に
該基板１０が通路を形成するに足りる電圧を印加し、か
つ該ドレーン１５に小さい逆向き電圧を印加してメモリ
セルが突抜け現象（punch through ）を生じないように
防止し、並びに該ソース１４に高電圧を印加させてセレ
クトゲート１２とフローティングゲート１３間の通路電
子を加速させる。そして、コンデンサの結合により、該
ソース１４の電圧が結合コンデンサをへて該フローティ
ングゲート１３に充分な正電圧を提供して通路の熱電子
を吸引導入し、かつ電気容量の結合率を高めるため、フ
ローティングゲート１３とソース１４間の絶縁層を必要
程度に薄くして、両者を必要とする程度の大きさに重合
わせるようにする。因に、電子を加速させる最大横向き
電圧と電子をフローティングゲート１３に導入させる最
大縦向き電圧は、同一点上で発生しないので互いに抵触
せず、電子のフローティングゲート１３に対する導入効
率が向上され得る。
のＥＥＰＲＯＭセルは、図１０に示す如く、基板１０、
セレクトゲート１２、フローティングゲート１３、ソー
ス１４、基板１０、セレクトゲート１２、フローティン
グゲート１３、ソース１４、及びドレーン１５を含み、
そのうち：データを書き込む間、セレクトゲート１２に
該基板１０が通路を形成するに足りる電圧を印加し、か
つ該ドレーン１５に小さい逆向き電圧を印加してメモリ
セルが突抜け現象（punch through ）を生じないように
防止し、並びに該ソース１４に高電圧を印加させてセレ
クトゲート１２とフローティングゲート１３間の通路電
子を加速させる。そして、コンデンサの結合により、該
ソース１４の電圧が結合コンデンサをへて該フローティ
ングゲート１３に充分な正電圧を提供して通路の熱電子
を吸引導入し、かつ電気容量の結合率を高めるため、フ
ローティングゲート１３とソース１４間の絶縁層を必要
程度に薄くして、両者を必要とする程度の大きさに重合
わせるようにする。因に、電子を加速させる最大横向き
電圧と電子をフローティングゲート１３に導入させる最
大縦向き電圧は、同一点上で発生しないので互いに抵触
せず、電子のフローティングゲート１３に対する導入効
率が向上され得る。
【００１０】他方、データを消去する間は、該ソース１
４がアースとして該トレーン１５が浮動（何れの電圧点
とも連接せず）し、該セレクトゲート１２に高電圧が印
加して、フローティングゲート１３とソース１４間の高
電気容量結合及びフローティングゲート１３とセレクト
ゲート１２間の低電気容量結合により、該セレクトゲー
ト１２とフローティングゲート１３との間の電位差がデ
ータ消去するに足りる大きさになる。そして、セレクト
ゲート１２とフローティングゲート１３との間の酸化シ
リコン層２０を相当な厚さに保たせて両者間の結合電気
容量を低めなければならないのであるが、該セレクトゲ
ート１２下方のフローティングゲート１３の銑角１３１
がその電場を大きく増強して、該フローティングゲート
１３の電子が素早く酸化シリコン層をへてセレクトゲー
ト１２に至りデータが消去される。
４がアースとして該トレーン１５が浮動（何れの電圧点
とも連接せず）し、該セレクトゲート１２に高電圧が印
加して、フローティングゲート１３とソース１４間の高
電気容量結合及びフローティングゲート１３とセレクト
ゲート１２間の低電気容量結合により、該セレクトゲー
ト１２とフローティングゲート１３との間の電位差がデ
ータ消去するに足りる大きさになる。そして、セレクト
ゲート１２とフローティングゲート１３との間の酸化シ
リコン層２０を相当な厚さに保たせて両者間の結合電気
容量を低めなければならないのであるが、該セレクトゲ
ート１２下方のフローティングゲート１３の銑角１３１
がその電場を大きく増強して、該フローティングゲート
１３の電子が素早く酸化シリコン層をへてセレクトゲー
ト１２に至りデータが消去される。
【００１１】更に、図１２に示すように、本発明のＥＥ
ＰＲＯＭセルは大きい高密度なメモリ配列を組立てるこ
とができ、その態様は、各メモリセルのセレクトゲート
Ｅをそのうちのある垂直語列Ａに連接し、かつ各メモリ
セルのドレーン１５を接触口を通じて水平のビット列Ｂ
（図中の斜線部位）に連接し、並びにフローティングゲ
ートＣを共通ソースＤとセレクトゲートＥとの間に位置
付かせる。そして、データの書き込みを次のようにして
行なう。即ち、先ずメモリセルの各端子に適当な電圧を
印加させれば、通路電子が加速されてフローティングゲ
ートに導入し、該フローティングゲートの電位がマイナ
スになって、その下方基板が空乏（Deplete ）され、そ
れ故、該メモリセルのスレッショルド電圧（Threshold
Voltage)が上昇し、メモリセルの電流を低めて“０”状
態を呈する。また、データの消去は、満ち足りた電圧が
各端子に印加されると、セレクトゲートの強大な電場が
フローティングゲートの電子を銑角位置から放射してセ
レクトゲートに至らしめ、フローティングゲートの電位
が上昇してプラス電位となり、かつその下方基板に通路
形成してメモリセルのスレッショルド電圧が下降し、並
びに電流が上昇して“１”状態を呈する。このように、
貯存されたデータを読みとる時は、語列電圧が上昇して
メモリセルを開き、ある固定電圧がドレーンに加えられ
ることとなり、そして、メモリセルが“０”状態または
“１”状態にいることから電流の大小が異なるので、被
選択ビットストリングに連結された感応拡大器が電流の
大小を識別して、それぞれ状態に応じて異なる電圧を出
力するのである。
ＰＲＯＭセルは大きい高密度なメモリ配列を組立てるこ
とができ、その態様は、各メモリセルのセレクトゲート
Ｅをそのうちのある垂直語列Ａに連接し、かつ各メモリ
セルのドレーン１５を接触口を通じて水平のビット列Ｂ
（図中の斜線部位）に連接し、並びにフローティングゲ
ートＣを共通ソースＤとセレクトゲートＥとの間に位置
付かせる。そして、データの書き込みを次のようにして
行なう。即ち、先ずメモリセルの各端子に適当な電圧を
印加させれば、通路電子が加速されてフローティングゲ
ートに導入し、該フローティングゲートの電位がマイナ
スになって、その下方基板が空乏（Deplete ）され、そ
れ故、該メモリセルのスレッショルド電圧（Threshold
Voltage)が上昇し、メモリセルの電流を低めて“０”状
態を呈する。また、データの消去は、満ち足りた電圧が
各端子に印加されると、セレクトゲートの強大な電場が
フローティングゲートの電子を銑角位置から放射してセ
レクトゲートに至らしめ、フローティングゲートの電位
が上昇してプラス電位となり、かつその下方基板に通路
形成してメモリセルのスレッショルド電圧が下降し、並
びに電流が上昇して“１”状態を呈する。このように、
貯存されたデータを読みとる時は、語列電圧が上昇して
メモリセルを開き、ある固定電圧がドレーンに加えられ
ることとなり、そして、メモリセルが“０”状態または
“１”状態にいることから電流の大小が異なるので、被
選択ビットストリングに連結された感応拡大器が電流の
大小を識別して、それぞれ状態に応じて異なる電圧を出
力するのである。
【００１２】
【発明の効果】本発明は、上記のような製造ステップを
へて構成されているので、セレクトゲートに該基板が通
路を形成するに足りる電圧を印加し、かつ該ドレインに
小さい逆向き電圧を印加してメモリセルが突抜け現象を
生じないように防止し、並びに該ソースに高電圧を印加
させてセレクトゲートとフローティングゲート間の通路
電子を加速させ、そして、コンデンサの結合により、該
ソースの電圧が結合コンデンサをへて該フローティング
ゲートに充分な正電圧を提供して通路の熱電子を吸引導
入し、かつ電気容量の結合率を高めるために、フローテ
ィングゲートとソース間の絶縁層を必要程度に薄くし
て、両者を必要程度の大きさに重合わせると、電子を加
速させる最大横向き電圧と電子をフローティングゲート
に導入させる最大縦向き電圧は、同一点上で発生しない
ので互いに抵触せず、電子のフローティングゲートに対
する導入効率を向上してデータを書き込むことができ、
一方、該ソースをアースさせて該トレーンを浮動（何れ
の電圧点とも連接せず）させ、該セレクトゲートに高電
圧を印加して、フローティングゲートとソース間の高電
気容量結合及びフローティングゲートとセレクトゲート
間の低電気容量結合することにより、該セレクトゲート
とフローティングゲートとの間の電位差がデータを消去
するに足りる大きさとなり、そして、セレクトゲートと
フローティングゲートとの間の酸化シリコン層を相当な
厚さに保たせて両者間の結合電気容量を低めなくとも、
該セレクトゲート下方のフローティングゲートの銑角が
その電場を大きく増強して、該フローティングゲートの
電子が素早く酸化シリコン層をへてセレクトゲートに至
りデータを消去することができるので、書き込み／消去
速度が迅速となりかつ低いパワー消耗で、耐久性に富み
体積を縮小化できることとなる。
へて構成されているので、セレクトゲートに該基板が通
路を形成するに足りる電圧を印加し、かつ該ドレインに
小さい逆向き電圧を印加してメモリセルが突抜け現象を
生じないように防止し、並びに該ソースに高電圧を印加
させてセレクトゲートとフローティングゲート間の通路
電子を加速させ、そして、コンデンサの結合により、該
ソースの電圧が結合コンデンサをへて該フローティング
ゲートに充分な正電圧を提供して通路の熱電子を吸引導
入し、かつ電気容量の結合率を高めるために、フローテ
ィングゲートとソース間の絶縁層を必要程度に薄くし
て、両者を必要程度の大きさに重合わせると、電子を加
速させる最大横向き電圧と電子をフローティングゲート
に導入させる最大縦向き電圧は、同一点上で発生しない
ので互いに抵触せず、電子のフローティングゲートに対
する導入効率を向上してデータを書き込むことができ、
一方、該ソースをアースさせて該トレーンを浮動（何れ
の電圧点とも連接せず）させ、該セレクトゲートに高電
圧を印加して、フローティングゲートとソース間の高電
気容量結合及びフローティングゲートとセレクトゲート
間の低電気容量結合することにより、該セレクトゲート
とフローティングゲートとの間の電位差がデータを消去
するに足りる大きさとなり、そして、セレクトゲートと
フローティングゲートとの間の酸化シリコン層を相当な
厚さに保たせて両者間の結合電気容量を低めなくとも、
該セレクトゲート下方のフローティングゲートの銑角が
その電場を大きく増強して、該フローティングゲートの
電子が素早く酸化シリコン層をへてセレクトゲートに至
りデータを消去することができるので、書き込み／消去
速度が迅速となりかつ低いパワー消耗で、耐久性に富み
体積を縮小化できることとなる。
【００１３】更に、大きい高密度なメモリ配列を組立て
ることができ、各メモリセルのセレクトゲートをそのう
ちのある垂直語列に連接し、かつ各メモリセルのドレイ
ンを接触口を通じて水平のビット列に連接し、並びにフ
ローティングゲートを共通ソースとセレクトゲートとの
間に位置付かせて、先ずメモリセルの各端子に適当な電
圧を印加すれば、通路電子が加速されてフローティング
ゲートに導入し、該フローティングゲートの電位がマイ
ナスになって、その下方基板が空乏され、それ故、該メ
モリセルのスレッショルド電圧が上昇し、メモリセルの
電流を低めて“０”状態を呈してデータの書き込み：ま
た、満ち足りた電圧が各端子に印加されると、セレクト
ゲートの強大な電場がフローティングゲートの電子を銑
角位置から放射してセレクトゲートに至らしめ、フロー
ティングゲートの電位が上昇してプラス電位となり、か
つその下方基板に通路を形成してメモリセルのスレッシ
ョルド電圧が下降し、並びに電流が上昇して“１”状態
を呈してデータ消去を行なうことができるので、容易に
大型ＥＥＰＲＯＭの配列に使用され得る。
ることができ、各メモリセルのセレクトゲートをそのう
ちのある垂直語列に連接し、かつ各メモリセルのドレイ
ンを接触口を通じて水平のビット列に連接し、並びにフ
ローティングゲートを共通ソースとセレクトゲートとの
間に位置付かせて、先ずメモリセルの各端子に適当な電
圧を印加すれば、通路電子が加速されてフローティング
ゲートに導入し、該フローティングゲートの電位がマイ
ナスになって、その下方基板が空乏され、それ故、該メ
モリセルのスレッショルド電圧が上昇し、メモリセルの
電流を低めて“０”状態を呈してデータの書き込み：ま
た、満ち足りた電圧が各端子に印加されると、セレクト
ゲートの強大な電場がフローティングゲートの電子を銑
角位置から放射してセレクトゲートに至らしめ、フロー
ティングゲートの電位が上昇してプラス電位となり、か
つその下方基板に通路を形成してメモリセルのスレッシ
ョルド電圧が下降し、並びに電流が上昇して“１”状態
を呈してデータ消去を行なうことができるので、容易に
大型ＥＥＰＲＯＭの配列に使用され得る。
【図１】本発明の一実施例に係るＥＥＰＲＯＭセル製造
行程の第１ステップにおける素子断面図。
行程の第１ステップにおける素子断面図。
【図２】同第２ステップにおける素子断面図。
【図３】同第３ステップにおける素子断面図。
【図４】同第４ステップにおける素子断面図。
【図５】同第５ステップにおける素子断面図。
【図６】同第６ステップにおける素子断面図。
【図７】同第７、第８ステップにおける素子断面図。
【図８】同第９ステップにおける素子断面図。
【図９】同第１０ステップにおける素子断面図。
【図１０】同第１１ステップにおける素子断面図。
【図１１】上記製造行程を経て形成された本発明ＥＥＰ
ＲＯＭセルの素子断面図。
ＲＯＭセルの素子断面図。
【図１２】本発明ＥＥＰＲＯＭセルを大型高密度なメモ
リ配列に組合せた際の部分拡大表示図。
リ配列に組合せた際の部分拡大表示図。
１０ シリコン基板 １２ セレクトゲート １３ フローティングゲート １３１ フローティングゲート銑角 １４ ソース １５ ドレイン ２０ 酸化シリコン ２１ 凹溝 ３０ 第１層のポリシリコン ４０ フォトレジスト ５０ 第２層のポリシリコン ５０′ ポリシリコンスペーサ
Claims (2)
- 【請求項１】シリコン基板上面に酸化シリコンを生じさ
せる第１ステップ：上記酸化シリコン上面に第１層のポ
リシリコンを析出させる第２ステップ：上記第１層のポ
リシリコン上面に更に一層のフォトレジストを覆い、か
つ感光、現像、定着処理をへてセレクトゲート予定位置
上にあるフォトレジストだけを残す第３ステップ：上記
セレクトゲート予定位置以外の区域の第１層のポリシリ
コンを乾式エッチングによって除去する第４ステップ：
上記乾式エッチングをへて残留した第１層のポリシリコ
ン下方以外の区域の酸化シリコン上面を弗化水素溶液に
より部分エッチングを行い除去して、該第１層のポリシ
リコン底面周縁に断面Ｖ字横臥状凹溝を形成させる第５
ステップ：高温を導入して酸化作用を促進し、シリコン
基板及び上記第１層のポリシリコンともに表面に酸化シ
リコン層を生じさせ、並びに上記凹溝を依然として保存
させる第６ステップ：上記第５，第６ステップを重複し
て行ない、上記第１層のポリシリコン下方の凹溝奥の挾
角がより鋭く、且つより該第１層のポリシリコン側が斜
面をなすようにしてデータの消去機能を向上させる第７
ステップ：更に第２層のポリシリコンを析出させ、かつ
上記第１層のポリシリコン下方の凹溝奥で挾角を形成さ
せるようにする第８ステップ：上記第１層のポリシリコ
ン周囲に側壁ポリシリコンスペーサを残してフローティ
ングゲートとして使用できるように、上記第２層のポリ
シリコンを異方性エッチングにより除去する第９ステッ
プ：該フローティングゲート上面にフォトレジストを被
覆し、並びに上記異方性エッチングをへて残されたポリ
シリコンスペーサをエッチング除去する第１０ステッ
プ：上記第１０ステップをへた後、イオン注入法により
ドレイン及びソースを形成させる第１１ステップ：しか
る後、一般の製造過程同様、平面仕上げ、接触口穿設、
スパッタリングなどの後続過程を施す第１２ステップ：
を製作順に施してなるＥＥＰＲＯＭセル製造方法。 - 【請求項２】そのシリコン基板上面の片方側端にソー
ス、他側端にドレインをそれぞれ設け、かつ該基板上面
中央位置にセレクトゲート並びに該セレクトゲート側辺
にフローティングゲートをそれぞれ形成して、更に該セ
レクトゲート底部に位置する該フローティングゲート先
端を銑角にするようにしてなるＥＥＰＲＯＭセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27765491A JPH05136421A (ja) | 1991-10-24 | 1991-10-24 | Ｅｅｐｒｏｍセル製造方法及びｅｅｐｒｏｍセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27765491A JPH05136421A (ja) | 1991-10-24 | 1991-10-24 | Ｅｅｐｒｏｍセル製造方法及びｅｅｐｒｏｍセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136421A true JPH05136421A (ja) | 1993-06-01 |
Family
ID=17586443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27765491A Pending JPH05136421A (ja) | 1991-10-24 | 1991-10-24 | Ｅｅｐｒｏｍセル製造方法及びｅｅｐｒｏｍセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477821B1 (ko) * | 1997-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266681A (ja) * | 1985-09-19 | 1987-03-26 | Fujitsu Ltd | 半導体メモリセルおよびその製造方法 |
| JPH02110981A (ja) * | 1988-06-08 | 1990-04-24 | Eliyahou Harari | フラッシュｅｅｐｒｏｍセルアレイとそのアレイの形成方法 |
-
1991
- 1991-10-24 JP JP27765491A patent/JPH05136421A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266681A (ja) * | 1985-09-19 | 1987-03-26 | Fujitsu Ltd | 半導体メモリセルおよびその製造方法 |
| JPH02110981A (ja) * | 1988-06-08 | 1990-04-24 | Eliyahou Harari | フラッシュｅｅｐｒｏｍセルアレイとそのアレイの形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477821B1 (ko) * | 1997-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
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