JPS6266681A - 半導体メモリセルおよびその製造方法 - Google Patents
半導体メモリセルおよびその製造方法Info
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- JPS6266681A JPS6266681A JP60207501A JP20750185A JPS6266681A JP S6266681 A JPS6266681 A JP S6266681A JP 60207501 A JP60207501 A JP 60207501A JP 20750185 A JP20750185 A JP 20750185A JP S6266681 A JPS6266681 A JP S6266681A
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- substrate
- gate
- semiconductor substrate
- insulating layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＥＦＲＯＭ （Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂ
ｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍ−ｏｒｙ）セルのコ
ントロールゲートとフローティングゲートをゲート絶縁
層上に横に配設して基板の平坦化をはかり、さらにフロ
ーティングゲートをコントロールゲートの両側に配設し
て多値記憶型のメモリセルを提起する。
ｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍ−ｏｒｙ）セルのコ
ントロールゲートとフローティングゲートをゲート絶縁
層上に横に配設して基板の平坦化をはかり、さらにフロ
ーティングゲートをコントロールゲートの両側に配設し
て多値記憶型のメモリセルを提起する。
本発明はＥＦＲＯＭセルのゲート構造を改良した半導体
メモリセルおよびその製造方法に関する。
メモリセルおよびその製造方法に関する。
従来のＩＩ！ＦＲＯＭＩＩの構造においては、コントロ
ールゲートとフローティングゲートは基板上に縦：
′″“ｖ′ｇ″、１ｍ ’）２ ｊｆ）’ｆ −ｒ
＋＊ｆｌ’Ｊｆニアに８ Ｌ！、 ＃０．９″
°′″ｂ＃、ｕ％・“ＩＩ（Ｅ（Ｍ、＝ｉ”ｌａ”望ま
れていた。
ールゲートとフローティングゲートは基板上に縦：
′″“ｖ′ｇ″、１ｍ ’）２ ｊｆ）’ｆ −ｒ
＋＊ｆｌ’Ｊｆニアに８ Ｌ！、 ＃０．９″
°′″ｂ＃、ｕ％・“ＩＩ（Ｅ（Ｍ、＝ｉ”ｌａ”望ま
れていた。
・；、 また、従来のＩＩ！ＰＲＯ？Ｉ
セルは２値型の記憶素子であり、多値記憶はできなかっ
た。
セルは２値型の記憶素子であり、多値記憶はできなかっ
た。
第５図（１）、（２）はそれぞれ従来例によるＩ！ＦＲ
ＯＭセルの構造を説明する断面図、平面図である。
ＯＭセルの構造を説明する断面図、平面図である。
第５図（１）において、５１は半導体基板でｐ型珪素（
ｐ−Ｓｉ）基板を用い、この上にゲート絶縁層として厚
さ５００人の二酸化珪素（Ｓｉｎｇ）層５２を介してフ
ローティングゲート（ＦＧ）として厚さ約４０００人の
多結晶珪素（ポリＳｔ）層５３、さらに厚さ５００人の
Ｓｉ０ｇ層５４を介してコントロールゲート（ＣＧ）と
して厚さ４１． 約４０００人のポリＳｉ層
５５が順次縦方向に配設されて□ いる。
ｐ−Ｓｉ）基板を用い、この上にゲート絶縁層として厚
さ５００人の二酸化珪素（Ｓｉｎｇ）層５２を介してフ
ローティングゲート（ＦＧ）として厚さ約４０００人の
多結晶珪素（ポリＳｔ）層５３、さらに厚さ５００人の
Ｓｉ０ｇ層５４を介してコントロールゲート（ＣＧ）と
して厚さ４１． 約４０００人のポリＳｉ層
５５が順次縦方向に配設されて□ いる。
半導体基板５１には、ゲートの両側にｎ型不純物が導入
されてソース、ドレイン領域５１１．５１２が形成され
て°いる。
されてソース、ドレイン領域５１１．５１２が形成され
て°いる。
第５図（２）において、表示の便宜上、フローティング
ゲート５３の幅はコントロールゲート５５の幅より小さ
くして表している。
ゲート５３の幅はコントロールゲート５５の幅より小さ
くして表している。
ＷＬはワード線で、コントロールゲートを兼ねるポリＳ
ｉ層で形成されている。
ｉ層で形成されている。
ＢＬはビット線で、ワード線に直角に配線されたアルミ
ニウム（ＡＩ）層を模式的に表し、ドレイン領域５１２
と接続されている。
ニウム（ＡＩ）層を模式的に表し、ドレイン領域５１２
と接続されている。
ＧＮＤは接地線で、ソース領域５１１に接続し、ワード
線に平行に形成された、基板内への不純物導入層により
形成されている。
線に平行に形成された、基板内への不純物導入層により
形成されている。
書込は、選択されたメモリセルに接続するビット線に７
〜１０ｖ、ワード線に５〜２０Ｖ印加することにより行
う。
〜１０ｖ、ワード線に５〜２０Ｖ印加することにより行
う。
書込電圧により、ソースよりドレインに向かって走行す
る電子はドレイン近傍の高電界により加速されて散乱し
フローティングゲート５３に蓄積さ・・
れる。
る電子はドレイン近傍の高電界により加速されて散乱し
フローティングゲート５３に蓄積さ・・
れる。
゛・１
、□） ”ｌ！Ｂ１．ｔｉ！！ＩＲｃｓｌｔｔｆ
ｓｉ：ｅ“７″ゝ［Ｅｔａｗｙｔ−： 線に
Ｉ Ｖ、ワード線に３〜５ｖ印加することによ１
り行う。
ｓｉ：ｅ“７″ゝ［Ｅｔａｗｙｔ−： 線に
Ｉ Ｖ、ワード線に３〜５ｖ印加することによ１
り行う。
１ ）０−ティ′り゛ゲート５３に電荷力
゛蓄積されてパ□ ） る、書き込まれたメモリセルのワード
線（コントｉ ｏ−ｎｔ）７”−）５５よ
電圧を印加し、もツー８、ド・−°１ 、・、１ レイン間は導通しない。
゛蓄積されてパ□ ） る、書き込まれたメモリセルのワード
線（コントｉ ｏ−ｎｔ）７”−）５５よ
電圧を印加し、もツー８、ド・−°１ 、・、１ レイン間は導通しない。
□Ｌ
□ 〔発明が解決しようとする問題点〕：
□ 従来構造のＨＦＲＯＭセルでは、□゛
′ ゲート電極が高（なり、基板の平坦化
をはかることは難しい。従ってデバイスの高集積化、微
細□ 化工程の実現は困難となる。
□ 従来構造のＨＦＲＯＭセルでは、□゛
′ ゲート電極が高（なり、基板の平坦化
をはかることは難しい。従ってデバイスの高集積化、微
細□ 化工程の実現は困難となる。
□パ さらに、多値記憶型のメモリセル
の形成はでき□ン ない。
の形成はでき□ン ない。
□、
゛ 〔問題点を解決するための手段〕：′
］−上記問題点の解決は、半導体基板（１）上に絶縁層
（２）を介して横方向にコントロールゲート電極（３）
と、１個以上のフローティングゲート電極（５八）、も
しくは（５Ａ）、（５Ｂ）とを配設し、該半導体基＋）
７ｉ（１）の前記ゲート電極の両側に該半導体基板（１
）と反対の導電型を有するソース、ドレイン領域（１１
）、（１２）を形成し、該コントロールゲート電極（３
）をワード線（すし）とし、ソース、ドレイン領域（１
１）、（１２）をそれぞれ接地（ＧＮＤ） 、ビット線
（ＢＬ）に接続してなる本発明による半導体メモリセル
、および半導体基板（１）上に第１の絶縁層（２）を介
してバターニングされた第１の導電Ｊｉ （３）を形成
し、該第１の導電層（３）を覆って第２の絶縁層（４）
を介して第２の導電層（５）を被着し、垂直方向に優勢
な異方性エツチングにより第２の導電層（５）よりなる
側壁（５Ａ）、（５Ｂ）を形成し、 片方の該側壁（５Ｂ）を除去、もしくはそのままにして
該第１の導電層、および側壁よりなる凸部の両側に該半
導体基板（１）と反対の導電型不純物を導入する 工程を含む本発明による半導体メモリセルの製造方法に
より達成される。
（２）を介して横方向にコントロールゲート電極（３）
と、１個以上のフローティングゲート電極（５八）、も
しくは（５Ａ）、（５Ｂ）とを配設し、該半導体基＋）
７ｉ（１）の前記ゲート電極の両側に該半導体基板（１
）と反対の導電型を有するソース、ドレイン領域（１１
）、（１２）を形成し、該コントロールゲート電極（３
）をワード線（すし）とし、ソース、ドレイン領域（１
１）、（１２）をそれぞれ接地（ＧＮＤ） 、ビット線
（ＢＬ）に接続してなる本発明による半導体メモリセル
、および半導体基板（１）上に第１の絶縁層（２）を介
してバターニングされた第１の導電Ｊｉ （３）を形成
し、該第１の導電層（３）を覆って第２の絶縁層（４）
を介して第２の導電層（５）を被着し、垂直方向に優勢
な異方性エツチングにより第２の導電層（５）よりなる
側壁（５Ａ）、（５Ｂ）を形成し、 片方の該側壁（５Ｂ）を除去、もしくはそのままにして
該第１の導電層、および側壁よりなる凸部の両側に該半
導体基板（１）と反対の導電型不純物を導入する 工程を含む本発明による半導体メモリセルの製造方法に
より達成される。
本発明は、書込動作、すなわらフローティングゲートへ
の電荷の蓄積は電界の大きいドレイン近傍において行わ
れることに着目し、ドレインに接近してフローティング
ゲートを、ソース側にコン。
の電荷の蓄積は電界の大きいドレイン近傍において行わ
れることに着目し、ドレインに接近してフローティング
ゲートを、ソース側にコン。
トロールゲートを並べて形成することにより、メモリ動
作に支障をきたすことなく ＥＰＲＯＭを形成するもの
である。
作に支障をきたすことなく ＥＰＲＯＭを形成するもの
である。
さらに、コントロールゲートの両側にフローティングゲ
ートを設け、ソース、ドレインに印加する電圧の極性を
逆にしてそれぞれのフローティングゲートに電荷を蓄積
する場合と、いずれか１個のフローティングゲートに電
荷を蓄積する場合と、両方のフローティングゲートのい
ずれにも電荷を蓄積しない場合の３値の記憶を行うメモ
リセルを提起する。
ートを設け、ソース、ドレインに印加する電圧の極性を
逆にしてそれぞれのフローティングゲートに電荷を蓄積
する場合と、いずれか１個のフローティングゲートに電
荷を蓄積する場合と、両方のフローティングゲートのい
ずれにも電荷を蓄積しない場合の３値の記憶を行うメモ
リセルを提起する。
第１図（１）、（２）はそれぞれ本発明によるＥＦＲＯ
Ｍセルの構造を説明する断面図、平面図である。
Ｍセルの構造を説明する断面図、平面図である。
第１図＋１１において、１は半導体基板でｐ−３ｉ基板
を用い、この上にゲート絶縁層として厚さ５００人のＳ
ｉＯ□層２を介して、コントロールゲート（ＣＧ） 、
、！：して厚さ４０００〜５０００人のポリＳｉ層３と
、厚さ５００人の５ｉＯｚ層４を挟んでフローティング
ゲート（ＩｉＧ）として厚さ４０００〜５０００人のポ
リ５ｉ１５５Ａとが横方向に配役されている。
を用い、この上にゲート絶縁層として厚さ５００人のＳ
ｉＯ□層２を介して、コントロールゲート（ＣＧ） 、
、！：して厚さ４０００〜５０００人のポリＳｉ層３と
、厚さ５００人の５ｉＯｚ層４を挟んでフローティング
ゲート（ＩｉＧ）として厚さ４０００〜５０００人のポ
リ５ｉ１５５Ａとが横方向に配役されている。
ｐ−５ｔ基板ｌには、ゲートの両側にｎ型不純物が導入
されてソース、ドレイン領域１１．１２が形成されてい
る。
されてソース、ドレイン領域１１．１２が形成されてい
る。
第１図（２）において、ＷＬはワード線で、コントロー
ルゲートを兼ねるポリＳｉ層で形成されている。
ルゲートを兼ねるポリＳｉ層で形成されている。
ＢＬは・ビ、ット線で、ワード線に直角に配線されたＡ
ＩＪｉを模式的に表し、ドレイン領域１２と接続されて
いる。
ＩＪｉを模式的に表し、ドレイン領域１２と接続されて
いる。
ＧＮＤは接地線で、ソース領域１１に接続し、ワード線
に平行に形成された、基板内への不純物導入層により形
成されている。
に平行に形成された、基板内への不純物導入層により形
成されている。
書込、読出動作は第５図の従来例と全く同様で以下のよ
うである。
うである。
書込は、選択されたメモリセルに接続するビット線に７
〜１０ｖ１ワード線に５〜２０Ｖ印加することにより行
う。
〜１０ｖ１ワード線に５〜２０Ｖ印加することにより行
う。
書込電圧により、ソースよりドレインに向かって走行す
る電子はドレイン近傍の高電界により加速されて散乱し
フローティングゲート５＾に蓄積される。
る電子はドレイン近傍の高電界により加速されて散乱し
フローティングゲート５＾に蓄積される。
続出は、選択されたメモリセルに接続するビット線にＩ
Ｖ、ワード線に３〜５ｖ印加することにより行う。
Ｖ、ワード線に３〜５ｖ印加することにより行う。
フローティングゲー）５Ａに電荷が蓄積されている、書
き込まれたメモリセルのワード線（コントロールゲート
３）に電圧を印加してもソ′−ス、ドレイン間は導通し
ない。
き込まれたメモリセルのワード線（コントロールゲート
３）に電圧を印加してもソ′−ス、ドレイン間は導通し
ない。
第２図は本発明による多値記憶型ＥＦＲＯＭセルの構造
を説明する断面図である。
を説明する断面図である。
図において、１は半導体基板でｐ−Ｓｉ基板を用いて、
この上にゲート絶縁層として厚さ５００人の５ｉＯｚ層
２を介して、コントロールゲート（Ｃに）として厚さ４
０００〜５０００人のポリＳｉ層３と、厚さ５００人Ｏ
５ｉＯｚ層４を挟んでコントロールゲー） （ＣＧ）の
両側にフローティングゲート（ＦＧ）として厚さ４００
０〜５０００人のポリＳｉ層５Ａ、 ５Ｂとが横方向に
配設されている。
この上にゲート絶縁層として厚さ５００人の５ｉＯｚ層
２を介して、コントロールゲート（Ｃに）として厚さ４
０００〜５０００人のポリＳｉ層３と、厚さ５００人Ｏ
５ｉＯｚ層４を挟んでコントロールゲー） （ＣＧ）の
両側にフローティングゲート（ＦＧ）として厚さ４００
０〜５０００人のポリＳｉ層５Ａ、 ５Ｂとが横方向に
配設されている。
ｐ−Ｓｉ基板には、ゲートの両側にｎ型不純物が導入さ
れてソース、ドレイン領域１１．１２が形成されている
。
れてソース、ドレイン領域１１．１２が形成されている
。
書込は、選択されたメモリセルのドレインに７〜１０ｖ
、コントロールゲート３に５〜２０Ｖ印加することによ
りフローティングゲート５Ａに記憶を行う゛、つぎにド
レイン電圧の極性を逆にしてフローティングゲート５Ｂ
に記憶“を行う。
、コントロールゲート３に５〜２０Ｖ印加することによ
りフローティングゲート５Ａに記憶を行う゛、つぎにド
レイン電圧の極性を逆にしてフローティングゲート５Ｂ
に記憶“を行う。
続出は、セルトランジスタがエンハンスメント型の場合
はしきい値電圧■いで行う。
はしきい値電圧■いで行う。
ＶＬｈは両方のフローティングゲートが記憶されない場
合、１個のフローティングゲートが記憶される場合、両
方のフローティングゲートが記憶される場合の順に高く
なる。
合、１個のフローティングゲートが記憶される場合、両
方のフローティングゲートが記憶される場合の順に高く
なる。
また、セルトランジスタがデプレシッン型の場合はドレ
イン電流■。で行う。
イン電流■。で行う。
Ｉｎは両方のフローティングゲートが記憶されない場合
、１個のフローティングゲートが記憶される場合、両方
のフローティングゲートが記憶される場合の順に小さく
なる。
、１個のフローティングゲートが記憶される場合、両方
のフローティングゲートが記憶される場合の順に小さく
なる。
以上により、３値記憶型のメモリセルが得られる。
第３図＋１）〜（５）は本発明によるＨＦＲＯＭセルの
製造工程を工程順に説明する断面図である。
製造工程を工程順に説明する断面図である。
第３図（１）において、１は半導体基板でｐ−５ｔ基板
を用い、この上に第１の絶縁層として熱酸化による厚さ
５００人のＳｉ０１層２を介して、通常のフォトプロセ
スにより第１の導電層として厚さ４０００〜５０００人
のポリＳｉ層３を形成し、ポリＳｉ層３を覆って基板全
面に第２の絶縁層として熱酸化による厚さ５００人のＳ
ｉ０１層４を被着する。
を用い、この上に第１の絶縁層として熱酸化による厚さ
５００人のＳｉ０１層２を介して、通常のフォトプロセ
スにより第１の導電層として厚さ４０００〜５０００人
のポリＳｉ層３を形成し、ポリＳｉ層３を覆って基板全
面に第２の絶縁層として熱酸化による厚さ５００人のＳ
ｉ０１層４を被着する。
第３図（２）において、基板全面に第２の導電層として
厚さ４０００〜５０００人のポリＳｉ層５を被着する。
厚さ４０００〜５０００人のポリＳｉ層５を被着する。
第３図（３）において、リアクティブイオンエツチング
（ＲＩＢ）法により、ポリＳｉ層５に垂直方向に優勢な
異方性エツチングを行い、ポリＳＳ層５よ杓なる側壁５
Ａ、５Ｂを形成する。
（ＲＩＢ）法により、ポリＳｉ層５に垂直方向に優勢な
異方性エツチングを行い、ポリＳＳ層５よ杓なる側壁５
Ａ、５Ｂを形成する。
第３図（４）において、レジストパターン６をマスクに
して、等方性のドライエツチングにより、一方の側壁５
Ｂを除去する。
して、等方性のドライエツチングにより、一方の側壁５
Ｂを除去する。
第３図（５）において、熱酸化により側壁５Ａの上を覆
って基板全面に厚さ５００人のＳｉＯ□層７を形成し、
イオン注入によりｎ型のソース、ドレイン領域１１．１
２を形成する。
って基板全面に厚さ５００人のＳｉＯ□層７を形成し、
イオン注入によりｎ型のソース、ドレイン領域１１．１
２を形成する。
イオン注入条件は、砒素イオンＡｓ”をエネルギ７０Ｋ
ａＶ 、ドーズ量５Ｘ１Ｇｌ′ｃｍ−”で注入、アニー
ルは１０００℃１０分である。
ａＶ 、ドーズ量５Ｘ１Ｇｌ′ｃｍ−”で注入、アニー
ルは１０００℃１０分である。
第４図（１）〜（４）は本発明による多値記憶型ＥＰＲ
Ｏｒ’１セルの製造工程を工程順に説明する断面図であ
る。
Ｏｒ’１セルの製造工程を工程順に説明する断面図であ
る。
第４図（１）におい−で、１は半導体基板でｐ−５ｉ基
板を用い、この上に第１の絶縁層として熱酸化による厚
さ５００人の５１０２層２を介して、通常のフォトプロ
セスにより第１の導電層として厚さ４０００〜５０００
人のポリＳｉ層３を形成し、ポリＳｉ層３を覆って基板
全面に第２の絶縁層として熱酸化による厚さ５００人の
ＳｉＯ□層４を被着する。
板を用い、この上に第１の絶縁層として熱酸化による厚
さ５００人の５１０２層２を介して、通常のフォトプロ
セスにより第１の導電層として厚さ４０００〜５０００
人のポリＳｉ層３を形成し、ポリＳｉ層３を覆って基板
全面に第２の絶縁層として熱酸化による厚さ５００人の
ＳｉＯ□層４を被着する。
第４図（２）において、基板全面に第２の導電層として
厚さ４０００〜５０００人のポリＳｉ層５を被着する。
厚さ４０００〜５０００人のポリＳｉ層５を被着する。
第４図（３）において、リアクティブイオンエツチング
（Ｒｌｆり法により、ポリＳｉ層５に垂直方向に優勢な
異方性エツチングを行い、ポリＳｉ層５よりなる側壁５
＾、５Ｂを形成する。
（Ｒｌｆり法により、ポリＳｉ層５に垂直方向に優勢な
異方性エツチングを行い、ポリＳｉ層５よりなる側壁５
＾、５Ｂを形成する。
第４図（４）において、熱酸化により側壁５Ａの上を覆
って基板全面に厚さ５００人のＳｉＯ□層７を形成し、
イオン注入によりｎ型のソース、ドレイン領域１１．１
２を形成する。
って基板全面に厚さ５００人のＳｉＯ□層７を形成し、
イオン注入によりｎ型のソース、ドレイン領域１１．１
２を形成する。
イオン注入条件は、第３図と同様である。
第３図、第４図で主要工程を終わり、この後は通常の工
程により、カバー絶縁層の被着、コンタクト孔の形成、
配線工程を経てメモリセルを完成する。
程により、カバー絶縁層の被着、コンタクト孔の形成、
配線工程を経てメモリセルを完成する。
以上詳細に説明したように本発明によれば、ゲート電極
の高さが低くなり、基板の平坦化ができ、デバイスの高
集積化、微細化を可能とする。
の高さが低くなり、基板の平坦化ができ、デバイスの高
集積化、微細化を可能とする。
さらに、多値記憶型のメモリセルの形成ができる。
第１図（１）、（２）はそれぞれ本発明によるＥＰＴＩ
ＯＭセルの構造を説明する断面図、平面図、 第２図は本発明による多値記憶型ＨＦＲＯＭセルの構造
を説明する断面図、 第３図（１）〜（５）は本発明によるＨＦＲＯＭセルの
製造工程を工程順に説明する断面図、 第４図（１）〜（４）は本発明による多値記憶型ＨＦＲ
ＯＭセルの製造工程を工程順に説明する断面図、第５図
（１）、（２）はそれぞれ従来例によるＨＦＲＯＭセル
の構造を説明する断面図、平面図である。 図において、 １は半導体基板でｐ−５ｉ基板、 ２はゲート絶縁層でｓｉｏ、Ｎ（第１の絶縁層）、３は
コントロールゲート（ＣＧ）でポリＳｉ層（第１の導電
層）、。 ４は５ｉ（ｈ層（第２の絶縁ＷＩ）、 ５Ａ、５Ｂはフローティングゲート（ＰＧ）でポリＳｉ
ｊ！ｉよりなる側壁（第２の導電層）、６はレジストパ
ターン、 ７ばＳｉＯ□層 （（） Ａ−Ａ ＠面画 （２）平め図 不発明のＥＰＦ？ＯＭＩ ｔルの＃面図と平面図第 １
図 ２ Ｓｉθ２ 不発明の少１直記Ｊ（怠型ＥＰＲθＭセルの断面図 第 ２ 図 本発明のＥＦＲｏｌＪ１１７）製造工程を説明する断面
１第 ３ 図 杢発明の多イ直型ＥＦＲＯＭの製造工程を説Ｂ月する断
面図 ５３ ５．５ （１）Ｉ３−６断面面 （２）手面図
ＯＭセルの構造を説明する断面図、平面図、 第２図は本発明による多値記憶型ＨＦＲＯＭセルの構造
を説明する断面図、 第３図（１）〜（５）は本発明によるＨＦＲＯＭセルの
製造工程を工程順に説明する断面図、 第４図（１）〜（４）は本発明による多値記憶型ＨＦＲ
ＯＭセルの製造工程を工程順に説明する断面図、第５図
（１）、（２）はそれぞれ従来例によるＨＦＲＯＭセル
の構造を説明する断面図、平面図である。 図において、 １は半導体基板でｐ−５ｉ基板、 ２はゲート絶縁層でｓｉｏ、Ｎ（第１の絶縁層）、３は
コントロールゲート（ＣＧ）でポリＳｉ層（第１の導電
層）、。 ４は５ｉ（ｈ層（第２の絶縁ＷＩ）、 ５Ａ、５Ｂはフローティングゲート（ＰＧ）でポリＳｉ
ｊ！ｉよりなる側壁（第２の導電層）、６はレジストパ
ターン、 ７ばＳｉＯ□層 （（） Ａ−Ａ ＠面画 （２）平め図 不発明のＥＰＦ？ＯＭＩ ｔルの＃面図と平面図第 １
図 ２ Ｓｉθ２ 不発明の少１直記Ｊ（怠型ＥＰＲθＭセルの断面図 第 ２ 図 本発明のＥＦＲｏｌＪ１１７）製造工程を説明する断面
１第 ３ 図 杢発明の多イ直型ＥＦＲＯＭの製造工程を説Ｂ月する断
面図 ５３ ５．５ （１）Ｉ３−６断面面 （２）手面図
Claims (2)
- （１）半導体基板（１）上に、絶縁層（２）を介して横
方向にコントロールゲート電極（３）と、１個以上のフ
ローティングゲート電極（５Ａ）、もしくは（５Ａ）、
（５Ｂ）とを配設し、 該半導体基板（１）の前記ゲート電極の両側に該半導体
基板（１）と反対の導電型を有するソース、ドレイン領
域（１１）、（１２）を形成し、 該コントロールゲート電極（３）をワード線（ＷＬ）と
し、ソース、ドレイン領域（１１）、（１２）をそれぞ
れ接地（ＧＮＤ）、ビット線（ＢＬ）に接続してなるこ
とを特徴とする半導体メモリセル。 - （２）半導体基板（１）上に第１の絶縁層（２）を介し
てパターニングされた第１の導電層（３）を形成し、該
第１の導電層（３）を覆って第２の絶縁層（４）を介し
て第２の導電層（５）を被着し、垂直方向に優勢な異方
性エッチングにより第２の導電層（５）よりなる側壁（
５Ａ）、（５Ｂ）を形成し、 片方の該側壁（５Ｂ）を除去、もしくはそのままにして
該第１の導電層、および側壁よりなる凸部の両側に該半
導体基板（１）と反対の導電型不純物を導入する 工程を含むことを特徴とする半導体メモリセルの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207501A JPS6266681A (ja) | 1985-09-19 | 1985-09-19 | 半導体メモリセルおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207501A JPS6266681A (ja) | 1985-09-19 | 1985-09-19 | 半導体メモリセルおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266681A true JPS6266681A (ja) | 1987-03-26 |
Family
ID=16540760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207501A Pending JPS6266681A (ja) | 1985-09-19 | 1985-09-19 | 半導体メモリセルおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266681A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161770A (ja) * | 1987-12-17 | 1989-06-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH05136421A (ja) * | 1991-10-24 | 1993-06-01 | Kaho Denshi Kofun Yugenkoshi | Ｅｅｐｒｏｍセル製造方法及びｅｅｐｒｏｍセル |
| US5231041A (en) * | 1988-06-28 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of an electrically programmable non-volatile memory device having the floating gate extending over the control gate |
| JPH08213488A (ja) * | 1994-11-05 | 1996-08-20 | Lg Semicon Co Ltd | 非揮発性メモリ半導体素子およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5263684A (en) * | 1975-11-20 | 1977-05-26 | Toshiba Corp | Non-volatile semiconductor memory device |
| JPS622662A (ja) * | 1985-06-28 | 1987-01-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS6243179A (ja) * | 1985-08-20 | 1987-02-25 | Seiko Epson Corp | 不揮発性メモリ− |
-
1985
- 1985-09-19 JP JP60207501A patent/JPS6266681A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5263684A (en) * | 1975-11-20 | 1977-05-26 | Toshiba Corp | Non-volatile semiconductor memory device |
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| US5231041A (en) * | 1988-06-28 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of an electrically programmable non-volatile memory device having the floating gate extending over the control gate |
| JPH05136421A (ja) * | 1991-10-24 | 1993-06-01 | Kaho Denshi Kofun Yugenkoshi | Ｅｅｐｒｏｍセル製造方法及びｅｅｐｒｏｍセル |
| JPH08213488A (ja) * | 1994-11-05 | 1996-08-20 | Lg Semicon Co Ltd | 非揮発性メモリ半導体素子およびその製造方法 |
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