JPS6243179A - 不揮発性メモリ− - Google Patents
不揮発性メモリ−Info
- Publication number
- JPS6243179A JPS6243179A JP60182510A JP18251085A JPS6243179A JP S6243179 A JPS6243179 A JP S6243179A JP 60182510 A JP60182510 A JP 60182510A JP 18251085 A JP18251085 A JP 18251085A JP S6243179 A JPS6243179 A JP S6243179A
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- gate
- layer wiring
- layer
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、不揮発性メモリーの構造に関する。
本発明は、不揮発性メモリーにおいて、フローティング
ゲートが、第１層目配線の側壁に、絶縁膜を介して付着
した多結晶シリコン膜により形成されているため、メモ
リ素子面積を縮小できる事である。
ゲートが、第１層目配線の側壁に、絶縁膜を介して付着
した多結晶シリコン膜により形成されているため、メモ
リ素子面積を縮小できる事である。
従来の電気的消去可能な不揮発性メモリーは、第２図に
示す様に、トランスファーゲートと、フローティングゲ
ートを、拡散層を介し、別々に形成するものであった。
示す様に、トランスファーゲートと、フローティングゲ
ートを、拡散層を介し、別々に形成するものであった。
〔発明が解決しようとする問題点及び目的〕しかし、前
述の従来の技術では、メモリ素子面積が縮小化できない
という問題点を有する。そこで、本発明はこのような問
題点を解決するもので、その目的とするところは、メモ
リーセルの縮小化が可能な構造を提供するところにある
。
述の従来の技術では、メモリ素子面積が縮小化できない
という問題点を有する。そこで、本発明はこのような問
題点を解決するもので、その目的とするところは、メモ
リーセルの縮小化が可能な構造を提供するところにある
。
本発明の不揮発性メモリーは、フローティングゲートが
、第１層目配線の側壁に、第１の絶縁し１を介して付着
した多結晶シリコン換により形成され、該第１層目配線
、半導体基板、及びフローティングゲートと、第２の絶
縁膜を介し、フローティングゲートを、覆う様に第２層
目配線が形成され、かつ、フローティングゲート下に、
半導体基板と逆のタイプの濃度の低濃度拡散層がある事
を特徴とする。
、第１層目配線の側壁に、第１の絶縁し１を介して付着
した多結晶シリコン換により形成され、該第１層目配線
、半導体基板、及びフローティングゲートと、第２の絶
縁膜を介し、フローティングゲートを、覆う様に第２層
目配線が形成され、かつ、フローティングゲート下に、
半導体基板と逆のタイプの濃度の低濃度拡散層がある事
を特徴とする。
本発明の上記の構成によれば、従来、拡散層を介し、別
々に形成されていたトランスファーゲートとフローティ
ングゲートを、トランスファーゲートの側壁に、多結晶
シリコン膜を、Ｒ工Ｅによりエツチングする事によって
、形成する事により、セル面積を縮小できる。本発明の
不揮発性メモリーσ）ｖＪ作において、書き込み時は、
トランスファーゲートをＯＮ状態にし、ホットエレクト
ロンを、フローティングゲートに注入し、消去時は、コ
ントロールゲートにプラス電圧、高濃度拡散層にマイナ
ス電圧を印加し、フローティングゲートからエレクトロ
ンをコントロールゲートに逃がす。メモリー内容の検出
は、エレクトロンが、フローティングゲートに注入され
ると、低濃度拡散層の抵抗値は、フローティングゲート
下に空乏層がひろがるため、高くなり、メモリセルを流
れる電流値が変化する事を利用する。
々に形成されていたトランスファーゲートとフローティ
ングゲートを、トランスファーゲートの側壁に、多結晶
シリコン膜を、Ｒ工Ｅによりエツチングする事によって
、形成する事により、セル面積を縮小できる。本発明の
不揮発性メモリーσ）ｖＪ作において、書き込み時は、
トランスファーゲートをＯＮ状態にし、ホットエレクト
ロンを、フローティングゲートに注入し、消去時は、コ
ントロールゲートにプラス電圧、高濃度拡散層にマイナ
ス電圧を印加し、フローティングゲートからエレクトロ
ンをコントロールゲートに逃がす。メモリー内容の検出
は、エレクトロンが、フローティングゲートに注入され
ると、低濃度拡散層の抵抗値は、フローティングゲート
下に空乏層がひろがるため、高くなり、メモリセルを流
れる電流値が変化する事を利用する。
＠１図は、本発明の実施例における不揮発性メモリーの
断面図であって、例えば、Ｐ型の半導体基板（１０１）
上に、第１層目配線（１０２）として形成されたトラン
スファーゲートがあり、その片側の側壁に、フローティ
ングゲート（１ｏ４）があり、７０−ティングゲートを
覆う様に、第２層目配線（１０５）として形成されたコ
ントロールゲートがあり、フローティングゲート下に、
Ｎ型の低濃度拡散Ｎ（１０３）があり、トランスファー
ゲートとコントロールゲートの外側にＮｉＯ高濃度拡散
層（１０６）がある。
断面図であって、例えば、Ｐ型の半導体基板（１０１）
上に、第１層目配線（１０２）として形成されたトラン
スファーゲートがあり、その片側の側壁に、フローティ
ングゲート（１ｏ４）があり、７０−ティングゲートを
覆う様に、第２層目配線（１０５）として形成されたコ
ントロールゲートがあり、フローティングゲート下に、
Ｎ型の低濃度拡散Ｎ（１０３）があり、トランスファー
ゲートとコントロールゲートの外側にＮｉＯ高濃度拡散
層（１０６）がある。
本発明の製造方法を？Ｊ３図に示す。Ｐ型半導体基板を
例にとって説明する。まず（Ａ）図の様に、Ｐ型半導体
基板（３０１）上に、ゲート酸化膜をＩ構成した後、第
１Ｎ目配線（３０２）として、Ｎ＋にドープされた多結
晶シリコン膜を蒸着した後、所望のパターンにエツチン
グする。次に、（Ｂ）図７〕様に、第１層目配線を酸化
した後Ｎ型代］度拡散ｆｉｌ （３０５）をイオン打込
みで形成し、フローティングゲートをつくるための多結
晶シリコン（５０４）を蒸着し、高濃度にドープする。
例にとって説明する。まず（Ａ）図の様に、Ｐ型半導体
基板（３０１）上に、ゲート酸化膜をＩ構成した後、第
１Ｎ目配線（３０２）として、Ｎ＋にドープされた多結
晶シリコン膜を蒸着した後、所望のパターンにエツチン
グする。次に、（Ｂ）図７〕様に、第１層目配線を酸化
した後Ｎ型代］度拡散ｆｉｌ （３０５）をイオン打込
みで形成し、フローティングゲートをつくるための多結
晶シリコン（５０４）を蒸着し、高濃度にドープする。
次に、（Ｃ）図の様に、Ｒ工Ｅで、多結晶シリ二＋：
（３Ｑ４）をエツチングし、サイドウオールを形成し
た後、レジス）（３０６）をつかい、片側σ）すｆドウ
オールをエツチングする。次に、（ｄ）図の様に、酸化
し、第２層目配線（５ｏ１）とし２て、Ｎ＋にドープさ
れた多結晶シリコン膜を蒸Ｙｊシ、所望のパターンに加
工する。なお、この）酸化により、多結晶シリコンに、
高濃度にドープしたため、アスピリティが発生し、メモ
リーのヤ１ｖ報の消去が可能となる。その後、Ｎ型窩濃
度拡散７；※（３ｏｓ）をイオン打込みにより、形成す
る〔発明の効果〕 以上述べた発明によれば、フローティングゲートとして
、第１層目配線で形成されるトランスファーゲートの側
壁に付着する多結晶シリコンを用いることにより、メモ
リーセル面積を、容易に縮小化できるという効果を有す
る。
（３Ｑ４）をエツチングし、サイドウオールを形成し
た後、レジス）（３０６）をつかい、片側σ）すｆドウ
オールをエツチングする。次に、（ｄ）図の様に、酸化
し、第２層目配線（５ｏ１）とし２て、Ｎ＋にドープさ
れた多結晶シリコン膜を蒸Ｙｊシ、所望のパターンに加
工する。なお、この）酸化により、多結晶シリコンに、
高濃度にドープしたため、アスピリティが発生し、メモ
リーのヤ１ｖ報の消去が可能となる。その後、Ｎ型窩濃
度拡散７；※（３ｏｓ）をイオン打込みにより、形成す
る〔発明の効果〕 以上述べた発明によれば、フローティングゲートとして
、第１層目配線で形成されるトランスファーゲートの側
壁に付着する多結晶シリコンを用いることにより、メモ
リーセル面積を、容易に縮小化できるという効果を有す
る。
第１図は、本発明の不揮発性メモリーの一実施例を示す
断面図。 第２図は、従来の不揮発性メモリーの断面図。 第５図（α）〜（＝）は、本発明の製造工程こに１０１
・・・・・・半導体基板 １０２・・・・・・第１層目配線 １０３・・・・・・低濃度拡散層 １０４・・・・・・フローティングゲート１０５・・・
・・・第２層目配線 １０６・・・・・・高濃度拡散層 イＩＷ塔・１１Ｘ七））−Ｏ断献畝 第 １ 晩 Δ煮ミー１ｉ４Ｊ！！ζ石≦メそソーの 遥シ■昏６
ドΔ第２ 鵬 手１里発メモ万−装違１１オ玉凶 降３記
断面図。 第２図は、従来の不揮発性メモリーの断面図。 第５図（α）〜（＝）は、本発明の製造工程こに１０１
・・・・・・半導体基板 １０２・・・・・・第１層目配線 １０３・・・・・・低濃度拡散層 １０４・・・・・・フローティングゲート１０５・・・
・・・第２層目配線 １０６・・・・・・高濃度拡散層 イＩＷ塔・１１Ｘ七））−Ｏ断献畝 第 １ 晩 Δ煮ミー１ｉ４Ｊ！！ζ石≦メそソーの 遥シ■昏６
ドΔ第２ 鵬 手１里発メモ万−装違１１オ玉凶 降３記
Claims (1)
- フローティングゲートを有する不揮発性メモリーにおい
て、フローティングゲートが、第１層目配線の側壁に、
第１の絶縁膜を介して付着した多結晶シリコン膜により
形成されており、該第１層目配線、半導体基板、及びフ
ローティングゲートと、第２の絶縁膜を介し、フローテ
ィングゲートを、覆う様に、第２層目配線が形成されて
おり、かつ、フローティングゲート下に、半導体基板と
逆のタイプの低濃度拡散層がある事を特徴とする不揮発
性メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182510A JPH06105786B2 (ja) | 1985-08-20 | 1985-08-20 | 不揮発性メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182510A JPH06105786B2 (ja) | 1985-08-20 | 1985-08-20 | 不揮発性メモリ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243179A true JPS6243179A (ja) | 1987-02-25 |
| JPH06105786B2 JPH06105786B2 (ja) | 1994-12-21 |
Family
ID=16119559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182510A Expired - Lifetime JPH06105786B2 (ja) | 1985-08-20 | 1985-08-20 | 不揮発性メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105786B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266681A (ja) * | 1985-09-19 | 1987-03-26 | Fujitsu Ltd | 半導体メモリセルおよびその製造方法 |
| US5073513A (en) * | 1989-08-17 | 1991-12-17 | Samsung Electronics Co., Ltd. | Manufacture of a nonvolatile semiconductor memory device having a sidewall select gate |
| EP0517353A2 (en) * | 1991-06-07 | 1992-12-09 | Sharp Kabushiki Kaisha | Non-volatile memory |
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| FR2718289A1 (fr) * | 1994-03-30 | 1995-10-06 | Sgs Thomson Microelectronics | Cellule mémoire électriquement programmable. |
| GB2292008A (en) * | 1994-07-28 | 1996-02-07 | Hyundai Electronics Ind | A split gate type flash eeprom cell |
| US5903494A (en) * | 1994-03-30 | 1999-05-11 | Sgs-Thomson Microelectronics S.A. | Electrically programmable memory cell |
| US5910912A (en) * | 1992-10-30 | 1999-06-08 | International Business Machines Corporation | Flash EEPROM with dual-sidewall gate |
| US6121087A (en) * | 1996-06-18 | 2000-09-19 | Conexant Systems, Inc. | Integrated circuit device with embedded flash memory and method for manufacturing same |
-
1985
- 1985-08-20 JP JP60182510A patent/JPH06105786B2/ja not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266681A (ja) * | 1985-09-19 | 1987-03-26 | Fujitsu Ltd | 半導体メモリセルおよびその製造方法 |
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
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| US5740103A (en) * | 1994-03-30 | 1998-04-14 | Sgs-Thomson Microelectronics S.A. | Electrically programmable memory cell |
| US5687113A (en) * | 1994-03-30 | 1997-11-11 | Sgs-Thomson Microelectronics S.A. | Electrically programmable memory cell |
| FR2718289A1 (fr) * | 1994-03-30 | 1995-10-06 | Sgs Thomson Microelectronics | Cellule mémoire électriquement programmable. |
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| US5494838A (en) * | 1994-05-02 | 1996-02-27 | Motorola, Inc. | Process of making EEPROM memory device having a sidewall spacer floating gate electrode |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
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| US6121087A (en) * | 1996-06-18 | 2000-09-19 | Conexant Systems, Inc. | Integrated circuit device with embedded flash memory and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105786B2 (ja) | 1994-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |