JPH01262669A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01262669A JPH01262669A JP9088288A JP9088288A JPH01262669A JP H01262669 A JPH01262669 A JP H01262669A JP 9088288 A JP9088288 A JP 9088288A JP 9088288 A JP9088288 A JP 9088288A JP H01262669 A JPH01262669 A JP H01262669A
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、不揮発性半導体記憶装置に関し、特に、Ｅ
Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａ
ｓａｂｌｅ ａｎｄＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａ
ｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に適用して最適なもので
ある。
Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａ
ｓａｂｌｅ ａｎｄＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａ
ｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に適用して最適なもので
ある。
本発明の不揮発性半導体記憶装置は、第１導電型の半導
体基体上に形成された制御ゲート電極の少なくとも両側
壁に浮遊ゲート電極が形成され、上記浮遊ゲート電極の
一方の側部に対応する部分における上記半導体基体中に
高不純物濃度領域と低不純物濃度領域とから成る第２導
電型の第１の半導体領域が形成されているとともに、上
記浮遊ゲート電極の他方の側部に対応する部分における
上記半導体基体中に第２導電型の第２の半導体領域が形
成されている。これによって、メモリセルアレイの特定
のセルを選択して情報を読み出すことができる。
体基体上に形成された制御ゲート電極の少なくとも両側
壁に浮遊ゲート電極が形成され、上記浮遊ゲート電極の
一方の側部に対応する部分における上記半導体基体中に
高不純物濃度領域と低不純物濃度領域とから成る第２導
電型の第１の半導体領域が形成されているとともに、上
記浮遊ゲート電極の他方の側部に対応する部分における
上記半導体基体中に第２導電型の第２の半導体領域が形
成されている。これによって、メモリセルアレイの特定
のセルを選択して情報を読み出すことができる。
近年、第７図に示すような一括消去型のＥＥＦＲＯＭ
（いわゆるフラッシュＥ Ｅ Ｆ ＲＯＭ）が提案され
ている（例えば、ＩＥＤＭ８７．論文番号２５゜８、
ｐｐ、５６０−５６３． Ｄｅｃ、 １９８７）。第７
図に示すように、このＥＥＰＲＯＭにおいては、Ｐ型シ
リコン（Ｓｉ）基板のような半導体基板１０１の表面に
ゲート絶縁膜１０２が形成されており、このゲート絶縁
膜１０２の上に浮遊ゲート電極（フローティングゲート
電極）ＦＧが形成されている。この浮遊ゲート電極ＦＣ
の表面には絶縁膜１０３が形成されており、この絶縁膜
１０３の上に制御ゲート電極（コントロールゲート電極
）ＣＧが形成されている。一方、半導体基板１０１中に
は、上記浮遊ゲート電極ＦＧの一方の側部及び他方の側
部にそれぞれ対応する部分にｎ１型のソース領域１０４
及びドレイン領域１０５がそれぞれ形成されている。こ
のソース領域１０４は、その近傍の電界を緩和するため
のｎ−型の低不純物濃度領域１０４ａを有する。符号１
０６は、ドレイン接合における空乏層の伸びを抑えるた
めのｐ゛型の半導体領域を示す。
（いわゆるフラッシュＥ Ｅ Ｆ ＲＯＭ）が提案され
ている（例えば、ＩＥＤＭ８７．論文番号２５゜８、
ｐｐ、５６０−５６３． Ｄｅｃ、 １９８７）。第７
図に示すように、このＥＥＰＲＯＭにおいては、Ｐ型シ
リコン（Ｓｉ）基板のような半導体基板１０１の表面に
ゲート絶縁膜１０２が形成されており、このゲート絶縁
膜１０２の上に浮遊ゲート電極（フローティングゲート
電極）ＦＧが形成されている。この浮遊ゲート電極ＦＣ
の表面には絶縁膜１０３が形成されており、この絶縁膜
１０３の上に制御ゲート電極（コントロールゲート電極
）ＣＧが形成されている。一方、半導体基板１０１中に
は、上記浮遊ゲート電極ＦＧの一方の側部及び他方の側
部にそれぞれ対応する部分にｎ１型のソース領域１０４
及びドレイン領域１０５がそれぞれ形成されている。こ
のソース領域１０４は、その近傍の電界を緩和するため
のｎ−型の低不純物濃度領域１０４ａを有する。符号１
０６は、ドレイン接合における空乏層の伸びを抑えるた
めのｐ゛型の半導体領域を示す。
この従来のＥＥＰＲＯＭにおいては、消去及び書き込み
は次のようにして行われる。すなわち、消去時には、ド
レイン領域１０５及び制御ゲート 、電極ＣＧには正電
圧ＶＰＦ、ソース領域１０４及び半導体基板１０１には
Ｏｖをそれぞれ印加し、上記ドレイン領域１０５の近傍
のピンチオフ点近くに発生するホットエレクトロン（ｈ
ｏｔ−ｅｌｅｃｔｒｏｎ）を浮遊ゲート電極ＦＣ中に注
入する。一方、書き込み時には、ソース領域１０４には
上記ＶＰＰよりも高い正電圧ＶＰＰ′、ドレイン領域１
０５、制御ゲート電ＰｉＣＧ及び半導体基板２１にはＯ
Ｖをそれぞれ印加し、上記ソース領域１０４と浮遊ゲー
ト電極ＦＧとの重なり部でＦｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍのトンネル電流により浮遊ゲート電極ＦＣからエレ
クトロンを引き抜く。
は次のようにして行われる。すなわち、消去時には、ド
レイン領域１０５及び制御ゲート 、電極ＣＧには正電
圧ＶＰＦ、ソース領域１０４及び半導体基板１０１には
Ｏｖをそれぞれ印加し、上記ドレイン領域１０５の近傍
のピンチオフ点近くに発生するホットエレクトロン（ｈ
ｏｔ−ｅｌｅｃｔｒｏｎ）を浮遊ゲート電極ＦＣ中に注
入する。一方、書き込み時には、ソース領域１０４には
上記ＶＰＰよりも高い正電圧ＶＰＰ′、ドレイン領域１
０５、制御ゲート電ＰｉＣＧ及び半導体基板２１にはＯ
Ｖをそれぞれ印加し、上記ソース領域１０４と浮遊ゲー
ト電極ＦＧとの重なり部でＦｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍのトンネル電流により浮遊ゲート電極ＦＣからエレ
クトロンを引き抜く。
［発明が解決しようとする課題］
上述の従来のＥＥＦＲＯＭにおいては、書き込みの際に
浮遊ゲート電極ＦＣからエレクトロンを引き抜きすぎて
オーバーライド状態となることによりこの浮遊ゲート電
極ＦＣが正に帯電し、この結果メモリトランジスタがデ
イプリージョン状態になってしまう場合が原理的に必ず
発生する。メモリセルアレイの特定のセルの情報を読み
出す場合を考えると、このようにメモリトランジスタが
デイプリージョン状態になれば、ビット線がハイレベル
になった場合、ワード線の選択が行われなくてもビット
線に電流が流れてしまう、このため、メモリセルアレイ
の特定のセルを選択して情報を読み出すことは困難であ
った。
浮遊ゲート電極ＦＣからエレクトロンを引き抜きすぎて
オーバーライド状態となることによりこの浮遊ゲート電
極ＦＣが正に帯電し、この結果メモリトランジスタがデ
イプリージョン状態になってしまう場合が原理的に必ず
発生する。メモリセルアレイの特定のセルの情報を読み
出す場合を考えると、このようにメモリトランジスタが
デイプリージョン状態になれば、ビット線がハイレベル
になった場合、ワード線の選択が行われなくてもビット
線に電流が流れてしまう、このため、メモリセルアレイ
の特定のセルを選択して情報を読み出すことは困難であ
った。
従って本発明の目的は、メモリセルアレイの特定のセル
を選択して情報を読み出すことができる不揮発性半導体
記憶装置を提供することにある。
を選択して情報を読み出すことができる不揮発性半導体
記憶装置を提供することにある。
本発明は、第１導電型の半導体基体（１）上に形成され
た制御ゲート電極（ＣＣ）の少なくとも両側壁に浮遊ゲ
ート電極（ＦＣ）が形成され、浮遊ゲート電極（ＦＣ）
の一方の側部に対応する部分における半導体基体（１）
中に高不純物濃度領域と低不純物濃度領域とから成る第
２導電型の第１の半導体領域（６）が形成されていると
ともに、浮遊ゲート電極（ＦＧ）の他方の側部に対応す
る部分における半導体基体（１）中に第２導電型の第２
の半導体右頁域（７）が形成されている不揮発性半導体
記憶装置である。
た制御ゲート電極（ＣＣ）の少なくとも両側壁に浮遊ゲ
ート電極（ＦＣ）が形成され、浮遊ゲート電極（ＦＣ）
の一方の側部に対応する部分における半導体基体（１）
中に高不純物濃度領域と低不純物濃度領域とから成る第
２導電型の第１の半導体領域（６）が形成されていると
ともに、浮遊ゲート電極（ＦＧ）の他方の側部に対応す
る部分における半導体基体（１）中に第２導電型の第２
の半導体右頁域（７）が形成されている不揮発性半導体
記憶装置である。
上記した手段によれば、浮遊ゲート電極と第１及び第２
の半導体領域とにより構成されるメモリトランジスタが
、書き込み時に浮遊ゲート電極からエレクトロンを引き
抜きすぎてこの浮遊ゲート電極が正に帯電することによ
りデイプリージョン状態となっても、制御ゲート電極を
ハイレベルにしない限りこの制御ゲート電極の下方おけ
る半導体基体中にはチャネル（反転層）が形成されない
ため、このメモリトランジスタは導通しない。従って、
メモリトランジスタがデイプリージョン状態になること
が原因で、ビット線がハイレベルになった時にワード線
の選択が行われなくてもビット線に電流が流れてしまう
問題が解消され、この結果メモリセルアレイの特定のセ
ルを選択して情報を読み出すことができる。
の半導体領域とにより構成されるメモリトランジスタが
、書き込み時に浮遊ゲート電極からエレクトロンを引き
抜きすぎてこの浮遊ゲート電極が正に帯電することによ
りデイプリージョン状態となっても、制御ゲート電極を
ハイレベルにしない限りこの制御ゲート電極の下方おけ
る半導体基体中にはチャネル（反転層）が形成されない
ため、このメモリトランジスタは導通しない。従って、
メモリトランジスタがデイプリージョン状態になること
が原因で、ビット線がハイレベルになった時にワード線
の選択が行われなくてもビット線に電流が流れてしまう
問題が解消され、この結果メモリセルアレイの特定のセ
ルを選択して情報を読み出すことができる。
以下、本発明の実施例について図面を参照しながら説明
する。下記の二つの実施例はいずれも本発明を一括消去
型のＥＥＰＲＯＭに適用した実施例である。なお、実施
例の全図において、同一の機能を有するものには同一の
符号を付け、その繰り返しの説明は省略する。
する。下記の二つの実施例はいずれも本発明を一括消去
型のＥＥＰＲＯＭに適用した実施例である。なお、実施
例の全図において、同一の機能を有するものには同一の
符号を付け、その繰り返しの説明は省略する。
１五■土
第１図Ａ〜第１図Ｅは本発明の実施例■によるＥＥＰＲ
ＯＭを示す。
ＯＭを示す。
第１図Ａ〜第１図已に示すように、この実施例Ｉによる
ＥＥＰＲＯＭにおいては、例えばｐ型Ｓｔ基板のような
半導体基板１の表面に例えば５ｉＯｔ膜のようなフィー
ルド絶縁膜２が選択的に形成され、これによって素子間
分離が行われている。このフィールド絶縁膜２の下方に
は例えばｐ＋型のチャネルストッパ領域３が形成されて
いる。また、このフィールド絶縁膜２で囲まれた活性領
域の表面には例えば膜厚１５０人程度のゲート絶縁膜４
が形成され、このゲート絶縁膜４の上に浮遊ゲート電極
ＦＣが形成されている。この浮遊ゲート電極ＦＣは矩形
状の外形を有し、かつその中央部に矩形の開口を有する
。上記ゲート絶縁膜４は例えばＳｉＯ□膜から成り、浮
遊ゲート電極ＦＣは例えば不純物をドープした多結晶Ｓ
ｔ膜のような導体膜から成る。さらに、この浮遊ゲート
電極ＦＧの表面には例えば膜厚２００人程度の絶縁膜５
が形成されている。この絶縁膜５は、例えば５ｉ０２膜
や、Ｓｉｎｇ膜／ Ｓ ｉ ３ Ｎ ４膜／ Ｓ ｉ
Ｏｚ膜ＣＶ三層構造の膜から成る。符号ＣＧは制御ゲー
ト電極を示す。この制御ゲート電極ＣＧの一部は、上記
浮遊ゲート電極ＦＣの開口に埋め込まれている。従って
、この開口に埋め込まれている部分の制御ゲート電極Ｃ
Ｇの全側壁に、この制御ゲート電極ＣＧを取り囲むよう
に浮遊ゲート電極ＦＣが形成された構造となっている。
ＥＥＰＲＯＭにおいては、例えばｐ型Ｓｔ基板のような
半導体基板１の表面に例えば５ｉＯｔ膜のようなフィー
ルド絶縁膜２が選択的に形成され、これによって素子間
分離が行われている。このフィールド絶縁膜２の下方に
は例えばｐ＋型のチャネルストッパ領域３が形成されて
いる。また、このフィールド絶縁膜２で囲まれた活性領
域の表面には例えば膜厚１５０人程度のゲート絶縁膜４
が形成され、このゲート絶縁膜４の上に浮遊ゲート電極
ＦＣが形成されている。この浮遊ゲート電極ＦＣは矩形
状の外形を有し、かつその中央部に矩形の開口を有する
。上記ゲート絶縁膜４は例えばＳｉＯ□膜から成り、浮
遊ゲート電極ＦＣは例えば不純物をドープした多結晶Ｓ
ｔ膜のような導体膜から成る。さらに、この浮遊ゲート
電極ＦＧの表面には例えば膜厚２００人程度の絶縁膜５
が形成されている。この絶縁膜５は、例えば５ｉ０２膜
や、Ｓｉｎｇ膜／ Ｓ ｉ ３ Ｎ ４膜／ Ｓ ｉ
Ｏｚ膜ＣＶ三層構造の膜から成る。符号ＣＧは制御ゲー
ト電極を示す。この制御ゲート電極ＣＧの一部は、上記
浮遊ゲート電極ＦＣの開口に埋め込まれている。従って
、この開口に埋め込まれている部分の制御ゲート電極Ｃ
Ｇの全側壁に、この制御ゲート電極ＣＧを取り囲むよう
に浮遊ゲート電極ＦＣが形成された構造となっている。
この制御ゲート電極ＣＧは例えばポリサイド膜（不純物
をドープした多結晶Ｓｉ膜上に高融点金属シリサイド膜
を重ねた二層構造の膜）のような導体膜から成る。
をドープした多結晶Ｓｉ膜上に高融点金属シリサイド膜
を重ねた二層構造の膜）のような導体膜から成る。
一方、上記半導体基板１中には、上記浮遊ゲート電極Ｆ
Ｃの一方の側部及び他方の側部にそれぞれ対応する部分
に例えばｎ＋型のソース領域６及びドレイン領域７がそ
れぞれ形成されている。このソース領域６は例えばｎ−
型の低不純物濃度領域６ａを有する。すなわち、ソース
領域６は、この低不純物濃度領域６ａとそれ以外の部分
の高不純物濃度領域とから成る。この低不純物濃度領域
６ａにより、ソース領域６の近傍の電界が緩和される。
Ｃの一方の側部及び他方の側部にそれぞれ対応する部分
に例えばｎ＋型のソース領域６及びドレイン領域７がそ
れぞれ形成されている。このソース領域６は例えばｎ−
型の低不純物濃度領域６ａを有する。すなわち、ソース
領域６は、この低不純物濃度領域６ａとそれ以外の部分
の高不純物濃度領域とから成る。この低不純物濃度領域
６ａにより、ソース領域６の近傍の電界が緩和される。
この実施例ＩによるＥＥＰＲＯＭのメモリセルの等価回
路を第２図に示す。すなわち、このメモリセルは、浮遊
ゲート電極ＦＧ、ソース領域６及びドレイン領域７によ
り構成されるメモリトランジスタＱに、制御ゲート電極
ＣＧをゲートとする選択トランジスタＱ′が直列に接続
されたものと考えることができる。なお、この第２図に
示す等価回路において、ＣＩは制御ゲート電極ＣＧと浮
遊ゲート電極ＦＣとの間の容量を、Ｃ２は浮遊ゲート電
極ＦＣとソース領域６との間の容量を表す。
路を第２図に示す。すなわち、このメモリセルは、浮遊
ゲート電極ＦＧ、ソース領域６及びドレイン領域７によ
り構成されるメモリトランジスタＱに、制御ゲート電極
ＣＧをゲートとする選択トランジスタＱ′が直列に接続
されたものと考えることができる。なお、この第２図に
示す等価回路において、ＣＩは制御ゲート電極ＣＧと浮
遊ゲート電極ＦＣとの間の容量を、Ｃ２は浮遊ゲート電
極ＦＣとソース領域６との間の容量を表す。
次に、上述のように構成されたこの実施例■によるＥＥ
ＰＲＯＭの使用法について説明する。
ＰＲＯＭの使用法について説明する。
まず、消去時には、ドレイン領域７には例えば１６Ｖ程
度の正電圧ＶＰＰ、制御ゲート電極ＣＧにはＶＰＰより
も大きい正電圧ＶＰＰ′ （例えば１７Ｖ程度の正電圧
）、ソース領域６及び半導体基板１には０■をそれぞれ
印加し、ドレイン領域７の近傍のピンチオフ点近くに発
生するホットエレクトロンを浮遊ゲート電極ＦＧ中に注
入する。また、書き込み時には、ソース領域６には例え
ば２１Ｖ程度の正電圧ｖ、、”、ドレイン領域７、制御
ゲート電極ＣＧ及び半導体基板１には０■をそれぞれ印
加し、上記ソース領域６の低不純物濃度領域６ａと浮遊
ゲート電極ＦＣとの重なり部でＦｏｗｌｅｒ−Ｎｏｒｄ
ｈｅｉｎ＋のトンネル電流により浮遊ゲート電極ＦＧか
らエレクトロンを引き抜く。さらに、読み出し時には、
ドレイン領域７には例えば１．５〜２■程度の正電圧Ｖ
ＣＣ１制御ゲート電極ＣＧには例えば２〜３■程度の正
電圧■。′、ソース領域６及び半導体基板１にはＯｖを
それぞれ印加する。
度の正電圧ＶＰＰ、制御ゲート電極ＣＧにはＶＰＰより
も大きい正電圧ＶＰＰ′ （例えば１７Ｖ程度の正電圧
）、ソース領域６及び半導体基板１には０■をそれぞれ
印加し、ドレイン領域７の近傍のピンチオフ点近くに発
生するホットエレクトロンを浮遊ゲート電極ＦＧ中に注
入する。また、書き込み時には、ソース領域６には例え
ば２１Ｖ程度の正電圧ｖ、、”、ドレイン領域７、制御
ゲート電極ＣＧ及び半導体基板１には０■をそれぞれ印
加し、上記ソース領域６の低不純物濃度領域６ａと浮遊
ゲート電極ＦＣとの重なり部でＦｏｗｌｅｒ−Ｎｏｒｄ
ｈｅｉｎ＋のトンネル電流により浮遊ゲート電極ＦＧか
らエレクトロンを引き抜く。さらに、読み出し時には、
ドレイン領域７には例えば１．５〜２■程度の正電圧Ｖ
ＣＣ１制御ゲート電極ＣＧには例えば２〜３■程度の正
電圧■。′、ソース領域６及び半導体基板１にはＯｖを
それぞれ印加する。
この実施例Ｉによれば次のような利点がある。
すなわち、書き込み時にエレクトロンを引き抜きすぎて
浮遊ゲート電極ＦＣが正に帯電することによりメモリト
ランジスタＱがデイプリージョン状態になっても、制御
ゲート電極ＣＧがハイレベルとならない限り選択トラン
ジスタＱ′の下方ではチャネルが切れているため、ソー
ス領域６及びドレイン領域７間が導通することはない。
浮遊ゲート電極ＦＣが正に帯電することによりメモリト
ランジスタＱがデイプリージョン状態になっても、制御
ゲート電極ＣＧがハイレベルとならない限り選択トラン
ジスタＱ′の下方ではチャネルが切れているため、ソー
ス領域６及びドレイン領域７間が導通することはない。
このため、メモリセルアレイの特定のセルの情報を読み
出す時にビット線がハイレベルになった場合に、ワード
線の選択が行われていないのにビット線に電流が流れる
問題が解消される。これによって、メモリセルアレイの
特定のセルを選択して情報を読み出すことができる。
出す時にビット線がハイレベルになった場合に、ワード
線の選択が行われていないのにビット線に電流が流れる
問題が解消される。これによって、メモリセルアレイの
特定のセルを選択して情報を読み出すことができる。
また、上述のように消去はドレイン領域７の近傍に発生
するホットエレクトロンを浮遊ゲート電極ＦＧ中に注入
することにより行い、一方、書き込みは浮遊ゲート電極
ＦＣ中のエレクトロンをＦＯｗｌｅｒ−Ｎｏｒｄｈｅｉ
ａ＋のトンネル電流によりソース領域６中に引き抜くこ
とにより行っている。すなわち、消去はドレイン領域７
側で行い、書き込みはソース領域６側で行っている。こ
の場合、不純物濃度の高いドレイン領域７の近傍には高
電界が存在するためその耐圧は低く、従ってホットエレ
クトロンを発生しやすい。このため、このホットエレク
トロンを浮遊ゲート電極ＦＧ中に効率的に注入すること
ができるので、消去特性の向上を図ることができる。ま
た、ソース領域６の近傍の電界は低不純物濃度領域６ａ
により緩和されているので、このソース領域６側の耐圧
ＢＶｅｓは高い、従って、ブレークダウンを生じること
なくこのソース領域６により高い電圧を印加することが
できるので、書き込み特性の向上を図ることができる。
するホットエレクトロンを浮遊ゲート電極ＦＧ中に注入
することにより行い、一方、書き込みは浮遊ゲート電極
ＦＣ中のエレクトロンをＦＯｗｌｅｒ−Ｎｏｒｄｈｅｉ
ａ＋のトンネル電流によりソース領域６中に引き抜くこ
とにより行っている。すなわち、消去はドレイン領域７
側で行い、書き込みはソース領域６側で行っている。こ
の場合、不純物濃度の高いドレイン領域７の近傍には高
電界が存在するためその耐圧は低く、従ってホットエレ
クトロンを発生しやすい。このため、このホットエレク
トロンを浮遊ゲート電極ＦＧ中に効率的に注入すること
ができるので、消去特性の向上を図ることができる。ま
た、ソース領域６の近傍の電界は低不純物濃度領域６ａ
により緩和されているので、このソース領域６側の耐圧
ＢＶｅｓは高い、従って、ブレークダウンを生じること
なくこのソース領域６により高い電圧を印加することが
できるので、書き込み特性の向上を図ることができる。
これによって、消去特性及び書き込み特性の向上を同時
に図ることができる。
に図ることができる。
皇旌■工
第３図Ａ及び第３図Ｂは本発明の実施例■によるＥＥＰ
ＲＯＭを示す。
ＲＯＭを示す。
第３図Ａ及び第３図Ｂに示すように、この実施例■によ
るＥＥＰＲＯＭにおいては、浮遊ゲート電極ＦＧは、ソ
ース領域６及びドレイン領域７を結ぶ方向（チャネル方
向）で見て制御ゲート電極ＣＧを完全に覆っている。そ
して、この浮遊ゲート電極ＦＧの一方の側部及び他方の
側部にそれぞれ対応する部分における半導体基板１中に
ソース領域６及びドレイン領域７がそれぞれ形成されて
いる。
るＥＥＰＲＯＭにおいては、浮遊ゲート電極ＦＧは、ソ
ース領域６及びドレイン領域７を結ぶ方向（チャネル方
向）で見て制御ゲート電極ＣＧを完全に覆っている。そ
して、この浮遊ゲート電極ＦＧの一方の側部及び他方の
側部にそれぞれ対応する部分における半導体基板１中に
ソース領域６及びドレイン領域７がそれぞれ形成されて
いる。
この実施例■によるＥＥＰＲＯＭの消去、書き込み及び
読み出しの方法は実施例■と同様である。
読み出しの方法は実施例■と同様である。
次に、この実施例■によるＥＥＰＲＯＭの製造方法の一
例について説明する。
例について説明する。
第３図Ａに示すように、半導体基板１の表面を選択的に
熱酸化することによりフィールド絶縁膜２を形成した後
、第４図Ａに示すように、このフィールド絶縁膜２で囲
まれた活性領域の表面に例えば熱酸化によりゲート絶縁
膜４を形成する。次に、制御ゲート電極ＣＧ及び絶縁膜
５を形成する。
熱酸化することによりフィールド絶縁膜２を形成した後
、第４図Ａに示すように、このフィールド絶縁膜２で囲
まれた活性領域の表面に例えば熱酸化によりゲート絶縁
膜４を形成する。次に、制御ゲート電極ＣＧ及び絶縁膜
５を形成する。
次に、後にドレイン領域７が形成される部分の半導体基
板ｌの表面を所定形状のレジスト８で覆い、このレジス
ト８をマスクとして例えばリン（Ｐ）のようなｎ型不純
物を低濃度にイオン注入する。
板ｌの表面を所定形状のレジスト８で覆い、このレジス
ト８をマスクとして例えばリン（Ｐ）のようなｎ型不純
物を低濃度にイオン注入する。
これによって、制御ゲート電極ＣＧに対して自己整合的
に低不純物濃度領域６ａが形成される。
に低不純物濃度領域６ａが形成される。
次に第４図Ｂに示すように、全面に例えば不純物をドー
プした多結晶Ｓｔ膜及び高融点金属シリサイド膜を順次
形成してポリサイド膜から成る導体膜９を形成する。こ
の後、上記制御ゲート電極ＣＧの上方におけるこの導体
膜９上に所定形状のレジスト１０を形成する。第５図に
このレジスト１０の形状を示す、第４図Ｂはこの第５図
のＹ−Ｙ線に沿っての断面図である。
プした多結晶Ｓｔ膜及び高融点金属シリサイド膜を順次
形成してポリサイド膜から成る導体膜９を形成する。こ
の後、上記制御ゲート電極ＣＧの上方におけるこの導体
膜９上に所定形状のレジスト１０を形成する。第５図に
このレジスト１０の形状を示す、第４図Ｂはこの第５図
のＹ−Ｙ線に沿っての断面図である。
次に、このレジスト１０をマスクとして導体膜９を反応
性イオンエツチング（ＲＩＥ）により基板表面と垂直方
向に異方性エツチングして、第４図Ｃに示す状態とする
。このエツチング後には、上記レジスト１０で覆われて
いない部分における制御ゲート電極ＣＧの側面り沿って
導体膜９が残っている。すなわち、この状態では、この
制御ゲート電極ＣＧの側面に残された導体膜９により、
制御ゲート電極ＣＧの延在方向の隣接するメモリセル同
士が接続されている。
性イオンエツチング（ＲＩＥ）により基板表面と垂直方
向に異方性エツチングして、第４図Ｃに示す状態とする
。このエツチング後には、上記レジスト１０で覆われて
いない部分における制御ゲート電極ＣＧの側面り沿って
導体膜９が残っている。すなわち、この状態では、この
制御ゲート電極ＣＧの側面に残された導体膜９により、
制御ゲート電極ＣＧの延在方向の隣接するメモリセル同
士が接続されている。
次に、上記レジスト１０を除去した後、第４図りに示す
ように、上記レジスト１０よりも大きなレジスト１１で
上記導体膜９を覆う、第６図にこのレジスト１１の形状
を示す。第４図りはこの第６図のＺ−Ｚ線に沿っての断
面図である。
ように、上記レジスト１０よりも大きなレジスト１１で
上記導体膜９を覆う、第６図にこのレジスト１１の形状
を示す。第４図りはこの第６図のＺ−Ｚ線に沿っての断
面図である。
次に、上記レジスト１１をマスクとして上記導体膜９を
エツチングすることにより隣接するメモリセル間で導体
膜９を分離する。これによって、第３図Ａ及び第３図Ｂ
に示すように浮遊ゲート電極ＦＣを形成する。この後、
上記レジスト１１を除去する。次に、この浮遊ゲート電
極ＦＧをマスクとして半導体基板１に例えばヒ素（Ａｓ
）のようなｎ型不純物を高濃度にイオン注入する。これ
によって、低不純物濃度領域６ａを有するソース領域６
及びドレイン領域７が上記浮遊ゲート電極ＦＧに対して
自己整合的に形成される。
エツチングすることにより隣接するメモリセル間で導体
膜９を分離する。これによって、第３図Ａ及び第３図Ｂ
に示すように浮遊ゲート電極ＦＣを形成する。この後、
上記レジスト１１を除去する。次に、この浮遊ゲート電
極ＦＧをマスクとして半導体基板１に例えばヒ素（Ａｓ
）のようなｎ型不純物を高濃度にイオン注入する。これ
によって、低不純物濃度領域６ａを有するソース領域６
及びドレイン領域７が上記浮遊ゲート電極ＦＧに対して
自己整合的に形成される。
このようにして、第３図Ａ及び第３図Ｂに示すように目
的とするＥＥＦＲＯＭが完成される。
的とするＥＥＦＲＯＭが完成される。
二の実施例■によれば、制御ゲート電極ＣＧがハイレベ
ルとならない限りソース領域６及びドレイン領域７間は
導通しないので、実施例Ｉと同様に、メモリセルアレイ
の特定のセルを選択して情報を読み出すことができる。
ルとならない限りソース領域６及びドレイン領域７間は
導通しないので、実施例Ｉと同様に、メモリセルアレイ
の特定のセルを選択して情報を読み出すことができる。
さらに、次のような利点もある。すなわち、制御ゲート
電極ＣＧを形成した後に導体膜９を全面に形成し、この
導体膜９を異方性エツチングすることにより浮遊ゲート
電極ＦＣを形成しているので、制御ゲート電極ＣＧの側
壁に浮遊ゲート電極ＦＣを自己整合的に形成することが
できる。このため、製造プロセスが簡単であるばかりで
なく、この浮遊ゲート電極ＦＧの幅で決まるチャネル長
の制御性は良好である。
電極ＣＧを形成した後に導体膜９を全面に形成し、この
導体膜９を異方性エツチングすることにより浮遊ゲート
電極ＦＣを形成しているので、制御ゲート電極ＣＧの側
壁に浮遊ゲート電極ＦＣを自己整合的に形成することが
できる。このため、製造プロセスが簡単であるばかりで
なく、この浮遊ゲート電極ＦＧの幅で決まるチャネル長
の制御性は良好である。
さらに、制御ゲート電極ＣＧの側壁に浮遊ゲート電極Ｆ
Ｃを自己整合的に形成することができることから、メモ
リトランジスタＱ及び選択トランジスタＱ′から成るメ
モリセルの面積を小さくすることができ、従ってメモリ
セルの高集積密度化を図ることができる。
Ｃを自己整合的に形成することができることから、メモ
リトランジスタＱ及び選択トランジスタＱ′から成るメ
モリセルの面積を小さくすることができ、従ってメモリ
セルの高集積密度化を図ることができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、浮遊ゲート電極ＦＧのうち制御ゲート電極ＣＧ
の両側壁に形成されている部分同士は、フィールド絶縁
膜２または活性領域の上方のいずれかの部分で接続され
ていればよい。また、上述の実施例Ｉ、■においては、
本発明をＥＥＦＲＯＭに適用した場合について説明した
が、本発明は、スタティックＲＡＭ （Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とそのバックアップ用の
ＥＥＰＲＯＭとが組み込まれた不揮発性ＲＡＭに適用す
ることも可能である。
の両側壁に形成されている部分同士は、フィールド絶縁
膜２または活性領域の上方のいずれかの部分で接続され
ていればよい。また、上述の実施例Ｉ、■においては、
本発明をＥＥＦＲＯＭに適用した場合について説明した
が、本発明は、スタティックＲＡＭ （Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とそのバックアップ用の
ＥＥＰＲＯＭとが組み込まれた不揮発性ＲＡＭに適用す
ることも可能である。
以上説明したように、本発明によれば、制御ゲート電極
の少なくとも両側壁に浮遊ゲート電極が形成され、この
浮遊ゲート電極の一方の側部及び他方の側部にそれぞれ
対応する部分における半導体基体中に第１及び第２の半
導体領域がそれぞれ形成されているので、浮遊ゲート電
極と第１及び第２の半導体領域とにより構成されるメモ
リトランジスタが、書き込み時に浮遊ゲート電極からエ
レクトロンを引き抜きすぎることによりブイプリーシラ
ン状態となっても、制御ゲート電極がハイレベルになら
ない限りこの制御ゲート電極の下方の半導体基体中には
チャネルが形成されないため、このメモリトランジスタ
は導通しない。これによって、メモリセルアレイの特定
のセルを選択して情報を読み出すことができる。
の少なくとも両側壁に浮遊ゲート電極が形成され、この
浮遊ゲート電極の一方の側部及び他方の側部にそれぞれ
対応する部分における半導体基体中に第１及び第２の半
導体領域がそれぞれ形成されているので、浮遊ゲート電
極と第１及び第２の半導体領域とにより構成されるメモ
リトランジスタが、書き込み時に浮遊ゲート電極からエ
レクトロンを引き抜きすぎることによりブイプリーシラ
ン状態となっても、制御ゲート電極がハイレベルになら
ない限りこの制御ゲート電極の下方の半導体基体中には
チャネルが形成されないため、このメモリトランジスタ
は導通しない。これによって、メモリセルアレイの特定
のセルを選択して情報を読み出すことができる。
第１図Ａは本発明の実施例■によるＥＥＰＲＯＭの要部
の平面図、第１図Ｂは第１図ＡのＢ−Ｂ腺に沿っての断
面図、第１図Ｃは第１図ＡのＣ−Ｃ線に沿っての断面図
、第１図りは第１図ＡのＤ−Ｄ線に沿っての断面図、第
１図Ｅは第１図ＡのＥ−Ｅ線に沿っての断面図、第２図
は第１図Ａ〜第１図Ｅに示すＥＥＰＲＯＭのメモリセル
の等価回路を示す回路図、第３図Ａは本発明の実施例■
によるＥＥＰＲＯＭの要部の平面図、第３図Ｂは第３図
Ａのｘ−Ｘ線に沿っての断面図、第４図Ａ〜第４図りは
第３図Ａ及び第３図Ｂに示すＥＥＰＲＯＭの製造方法の
一例を工程順に示す断面図、第５図は第４図Ｂに対応す
る平面図、第６図は第４図りに対応する平面図、第７図
は従来の一括消去型のＥＥＰＲＯＭを示す断面図である
。 図面における主要な符号の説明 に半導体基板、 ２：フィールド絶縁膜、４：ゲート絶
縁膜、 ６；ソース領域、 ７：ドレイン領域、 ＦＧ
：浮遊ゲート電極、 ＣＧ：制御ゲート電極、 Ｑ：メ
モリトランジスタ、Ｑ゛：選択トランジスタ。 代理人 弁理士 杉 浦 正 知 ｔＪ［’ｌＨ：よ５ＥＥＰＲＯＭ 第１図Ａ ’ｐ １ｌｂＡ）Ｂ−Ｂ １ｌＪｌｒｌｌｆｌ第１図Ｂ １ＡｅｎＣ−ＣｔＳＩｆｒｆｆｉｌｆｌ第１１Ｄ １１ 図Ｄ メモフセル
の苓価１コ路慕１１６ＡのＥ−Ｅ櫟ぼ今ｌｉ］１０ 第１図Ｅ ｖＪ（ｊｑｌｌｌ：！ＳＥＥＰＲＯＭ 第３図Ａ １３１ＤＡ）Ｘ−Ｘ＃＊ＪｆｆｌｆｌｌＺ］第３図Ｂ 第４図Ａ 第４図第 ３尋ＢＣ ′ｌ：８ＬＩ列ＩｔｓよつＥＥＰＲＯＭのづ製造杉ｉ第
４図Ｄ ％ｊ ４ ＋７ Ｂ ＋： 灯光ｊ ）ｉ 判ｋ ＋ｍ
第５図 ’Ｗ４１２１０＋；灯＆ｌう石り＋ｆｆｌ第６図 捉東イク１ 第７図
の平面図、第１図Ｂは第１図ＡのＢ−Ｂ腺に沿っての断
面図、第１図Ｃは第１図ＡのＣ−Ｃ線に沿っての断面図
、第１図りは第１図ＡのＤ−Ｄ線に沿っての断面図、第
１図Ｅは第１図ＡのＥ−Ｅ線に沿っての断面図、第２図
は第１図Ａ〜第１図Ｅに示すＥＥＰＲＯＭのメモリセル
の等価回路を示す回路図、第３図Ａは本発明の実施例■
によるＥＥＰＲＯＭの要部の平面図、第３図Ｂは第３図
Ａのｘ−Ｘ線に沿っての断面図、第４図Ａ〜第４図りは
第３図Ａ及び第３図Ｂに示すＥＥＰＲＯＭの製造方法の
一例を工程順に示す断面図、第５図は第４図Ｂに対応す
る平面図、第６図は第４図りに対応する平面図、第７図
は従来の一括消去型のＥＥＰＲＯＭを示す断面図である
。 図面における主要な符号の説明 に半導体基板、 ２：フィールド絶縁膜、４：ゲート絶
縁膜、 ６；ソース領域、 ７：ドレイン領域、 ＦＧ
：浮遊ゲート電極、 ＣＧ：制御ゲート電極、 Ｑ：メ
モリトランジスタ、Ｑ゛：選択トランジスタ。 代理人 弁理士 杉 浦 正 知 ｔＪ［’ｌＨ：よ５ＥＥＰＲＯＭ 第１図Ａ ’ｐ １ｌｂＡ）Ｂ−Ｂ １ｌＪｌｒｌｌｆｌ第１図Ｂ １ＡｅｎＣ−ＣｔＳＩｆｒｆｆｉｌｆｌ第１１Ｄ １１ 図Ｄ メモフセル
の苓価１コ路慕１１６ＡのＥ−Ｅ櫟ぼ今ｌｉ］１０ 第１図Ｅ ｖＪ（ｊｑｌｌｌ：！ＳＥＥＰＲＯＭ 第３図Ａ １３１ＤＡ）Ｘ−Ｘ＃＊ＪｆｆｌｆｌｌＺ］第３図Ｂ 第４図Ａ 第４図第 ３尋ＢＣ ′ｌ：８ＬＩ列ＩｔｓよつＥＥＰＲＯＭのづ製造杉ｉ第
４図Ｄ ％ｊ ４ ＋７ Ｂ ＋： 灯光ｊ ）ｉ 判ｋ ＋ｍ
第５図 ’Ｗ４１２１０＋；灯＆ｌう石り＋ｆｆｌ第６図 捉東イク１ 第７図
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基体上に形成された制御ゲート電
極の少なくとも両側壁に浮遊ゲート電極が形成され、 上記浮遊ゲート電極の一方の側部に対応する部分におけ
る上記半導体基体中に高不純物濃度領域と低不純物濃度
領域とから成る第２導電型の第１の半導体領域が形成さ
れているとともに、上記浮遊ゲート電極の他方の側部に
対応する部分における上記半導体基体中に第２導電型の
第２の半導体領域が形成されていることを特徴とする不
揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9088288A JPH01262669A (ja) | 1988-04-13 | 1988-04-13 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9088288A JPH01262669A (ja) | 1988-04-13 | 1988-04-13 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01262669A true JPH01262669A (ja) | 1989-10-19 |
Family
ID=14010815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9088288A Pending JPH01262669A (ja) | 1988-04-13 | 1988-04-13 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01262669A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675547A1 (fr) * | 1994-03-30 | 1995-10-04 | STMicroelectronics S.A. | Cellule mémoire électriquement programmable |
| US5903494A (en) * | 1994-03-30 | 1999-05-11 | Sgs-Thomson Microelectronics S.A. | Electrically programmable memory cell |
| JP2008060467A (ja) * | 2006-09-01 | 2008-03-13 | Denso Corp | 不揮発性半導体記憶装置 |
| JP2014239137A (ja) * | 2013-06-07 | 2014-12-18 | イーメモリー テクノロジー インコーポレイテッド | 消去可能プログラム可能単一ポリ不揮発性メモリ |
| JP2014239136A (ja) * | 2013-06-07 | 2014-12-18 | イーメモリー テクノロジー インコーポレイテッド | 消去可能プログラム可能単一ポリ不揮発性メモリ |
| US8941167B2 (en) | 2012-03-08 | 2015-01-27 | Ememory Technology Inc. | Erasable programmable single-ploy nonvolatile memory |
| US9147690B2 (en) | 2012-03-08 | 2015-09-29 | Ememory Technology Inc. | Erasable programmable single-ploy nonvolatile memory |
-
1988
- 1988-04-13 JP JP9088288A patent/JPH01262669A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675547A1 (fr) * | 1994-03-30 | 1995-10-04 | STMicroelectronics S.A. | Cellule mémoire électriquement programmable |
| FR2718289A1 (fr) * | 1994-03-30 | 1995-10-06 | Sgs Thomson Microelectronics | Cellule mémoire électriquement programmable. |
| US5687113A (en) * | 1994-03-30 | 1997-11-11 | Sgs-Thomson Microelectronics S.A. | Electrically programmable memory cell |
| US5740103A (en) * | 1994-03-30 | 1998-04-14 | Sgs-Thomson Microelectronics S.A. | Electrically programmable memory cell |
| US5903494A (en) * | 1994-03-30 | 1999-05-11 | Sgs-Thomson Microelectronics S.A. | Electrically programmable memory cell |
| JP2008060467A (ja) * | 2006-09-01 | 2008-03-13 | Denso Corp | 不揮発性半導体記憶装置 |
| US8941167B2 (en) | 2012-03-08 | 2015-01-27 | Ememory Technology Inc. | Erasable programmable single-ploy nonvolatile memory |
| US9147690B2 (en) | 2012-03-08 | 2015-09-29 | Ememory Technology Inc. | Erasable programmable single-ploy nonvolatile memory |
| JP2014239137A (ja) * | 2013-06-07 | 2014-12-18 | イーメモリー テクノロジー インコーポレイテッド | 消去可能プログラム可能単一ポリ不揮発性メモリ |
| JP2014239136A (ja) * | 2013-06-07 | 2014-12-18 | イーメモリー テクノロジー インコーポレイテッド | 消去可能プログラム可能単一ポリ不揮発性メモリ |
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