JPH02188970A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は２層ゲート構造を有する不揮発性記憶装置に関
するもので、特にＥＰＲＯＭやＥＥＰＲＯ帽こ使用され
るものである。
するもので、特にＥＰＲＯＭやＥＥＰＲＯ帽こ使用され
るものである。
（従来の技術）
従来、２層ゲート構造を有する不揮発性記憶装置は浮遊
ゲート電極及び制御ゲート電極間の層間絶縁膜に、浮遊
ゲート電極の材料として通常使用される多結晶シリコン
の熱酸化膜を使用していた。このため、半導体素子の微
細化に伴い層間絶縁膜の薄膜化が進行すると、データ保
持中に層間絶縁膜に加わる電界が強くなるため、素子特
性の劣化が避けられなかった。そこで、最近では酸化膜
、窒化膜及び酸化膜の３層構造（以下ｒＯＮ。
ゲート電極及び制御ゲート電極間の層間絶縁膜に、浮遊
ゲート電極の材料として通常使用される多結晶シリコン
の熱酸化膜を使用していた。このため、半導体素子の微
細化に伴い層間絶縁膜の薄膜化が進行すると、データ保
持中に層間絶縁膜に加わる電界が強くなるため、素子特
性の劣化が避けられなかった。そこで、最近では酸化膜
、窒化膜及び酸化膜の３層構造（以下ｒＯＮ。
構造」という。）の層間絶縁膜を用いて層間絶縁膜の耐
圧向上を図っている。しかしながら、浮遊ゲート電極側
の酸化膜には高濃度に不純物を拡散させた多結晶シリコ
ン（浮遊ゲート電極）の熱酸化膜を使用するため、その
特性が悪くなっている。
圧向上を図っている。しかしながら、浮遊ゲート電極側
の酸化膜には高濃度に不純物を拡散させた多結晶シリコ
ン（浮遊ゲート電極）の熱酸化膜を使用するため、その
特性が悪くなっている。
従って、半導体素子が微細化し層間絶縁膜の薄膜化が進
行すると、結果として長期電荷保持特性が保障できなく
なる欠点がある。
行すると、結果として長期電荷保持特性が保障できなく
なる欠点がある。
（発明が解決しようとする課題）
このように、従来は、半導体素子の微細化により浮遊ゲ
ート電極及び制御ゲート電極間の層間絶縁膜が薄膜化す
ると、長期電荷保持特性が劣化する欠点があった。
ート電極及び制御ゲート電極間の層間絶縁膜が薄膜化す
ると、長期電荷保持特性が劣化する欠点があった。
よって、本発明の目的は、浮遊ゲート電極及び制御ゲー
ト電極間の層間絶縁膜が薄膜化されても、長期データ保
持特性に優れる信頼性の高い不揮発性記憶装置を提供す
ることである。
ト電極間の層間絶縁膜が薄膜化されても、長期データ保
持特性に優れる信頼性の高い不揮発性記憶装置を提供す
ることである。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために、本発明の不揮発性半導体記
憶装置は、例えば多結晶シリコンの浮遊ゲート電極−Ｌ
に形成される層間絶縁膜が、前記浮遊ゲート電極側から
シリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シ
リコン酸化膜という４層構造をしているものである。
憶装置は、例えば多結晶シリコンの浮遊ゲート電極−Ｌ
に形成される層間絶縁膜が、前記浮遊ゲート電極側から
シリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シ
リコン酸化膜という４層構造をしているものである。
また、前記第１の窒化膜の膜厚を６０Å以下とすれば、
制御ゲート電極からの正孔の注入を防止できるので効果
的である。
制御ゲート電極からの正孔の注入を防止できるので効果
的である。
さらに、前記第１の酸化膜の膜厚を５０Å以上とすれば
、充分なエネルギーギャップを確保し、かつ、キャリア
のトンネリングを防止することができる。
、充分なエネルギーギャップを確保し、かつ、キャリア
のトンネリングを防止することができる。
また、前記第２の窒化膜の膜厚を７０Å以上とすること
により浮遊ゲート電極からの電子の抜けを防止でき、ま
た、１５０Å以下とすることにより正孔の注入を防止す
ることができる。
により浮遊ゲート電極からの電子の抜けを防止でき、ま
た、１５０Å以下とすることにより正孔の注入を防止す
ることができる。
さらに、前記第２の酸化膜の膜厚は制御ゲート電極から
の正孔の注入を防止するため２０Å以上が良い。
の正孔の注入を防止するため２０Å以上が良い。
（作 用）
このような構造によれば、各層の膜厚を最適化すること
により浮遊ゲート電極からの電子の抜けを抑制すること
ができる。また、最下層のシリコン窒化膜を酸化するこ
とによりその上のシリコン酸化膜を形成することができ
、前記シリコン酸化膜の膜質が向上し電荷保持特性が向
上する。
により浮遊ゲート電極からの電子の抜けを抑制すること
ができる。また、最下層のシリコン窒化膜を酸化するこ
とによりその上のシリコン酸化膜を形成することができ
、前記シリコン酸化膜の膜質が向上し電荷保持特性が向
上する。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明の不、揮発性半導体記憶装置を示したも
のである。
のである。
ｐ型シリコン基板１０表面にはフィールド酸化ｅｌｌが
形成されている。フィールド酸化膜１１により囲まれた
素子領域の表面には熱酸化膜１２が形成されている。ま
た、熱酸化膜１２上には多結晶シリコンの浮遊ゲート電
極１３が形成されている。浮遊ゲート電極１３上には層
間絶縁膜として、浮遊ゲート電極１３側からシリコン窒
化膜１４並びにシリコン酸化１１１１５、シリコン窒化
ｓｉｅ及びシリコン酸化膜１７のＯＮＯ構造の絶縁膜が
形成されている。シリコン酸化膜１７上には制御ゲート
電極１８が形成されている。なお、シリコン窒化膜１４
はシリコン酸化膜１５の膜質を向上させるが、この窒化
膜１４へ正孔の注入が起こるためできるだけ薄い方が良
く、例えば６０λ以下とするのが望ましい。また、シリ
コン酸化膜１５は充分なエネルギーギャップを確保し、
かつ、キャリアの直接トンネリングを防止するため５０
Å以上が良い。シリコン窒化膜１６は電子の抜けを抑制
するため７０Å以上とし、かつ、正孔の注入を抑制する
ため１５０Å以下とする。
形成されている。フィールド酸化膜１１により囲まれた
素子領域の表面には熱酸化膜１２が形成されている。ま
た、熱酸化膜１２上には多結晶シリコンの浮遊ゲート電
極１３が形成されている。浮遊ゲート電極１３上には層
間絶縁膜として、浮遊ゲート電極１３側からシリコン窒
化膜１４並びにシリコン酸化１１１１５、シリコン窒化
ｓｉｅ及びシリコン酸化膜１７のＯＮＯ構造の絶縁膜が
形成されている。シリコン酸化膜１７上には制御ゲート
電極１８が形成されている。なお、シリコン窒化膜１４
はシリコン酸化膜１５の膜質を向上させるが、この窒化
膜１４へ正孔の注入が起こるためできるだけ薄い方が良
く、例えば６０λ以下とするのが望ましい。また、シリ
コン酸化膜１５は充分なエネルギーギャップを確保し、
かつ、キャリアの直接トンネリングを防止するため５０
Å以上が良い。シリコン窒化膜１６は電子の抜けを抑制
するため７０Å以上とし、かつ、正孔の注入を抑制する
ため１５０Å以下とする。
さらに、制御ゲート電極１８直下のシリコン酸化膜Ｉ７
は制御ゲート電ＩＪｉ！１８からの正孔の注入を抑制す
るため２０Å以上が良い。基板１０の表面領域にはソー
ス領域１９及びドレイン領域２０が形成されている。浮
遊ゲート電極１３及び制御ゲート電極１８の表面を覆っ
て薄い熱酸化膜２２が形成されている。全面にはパッシ
ベーション膜としてのＣＶＤｕ化膜２３が形成されてい
る。そして、コンタクトホールを介してソース電極２４
及びドレイン電極２５が形成されている。
は制御ゲート電ＩＪｉ！１８からの正孔の注入を抑制す
るため２０Å以上が良い。基板１０の表面領域にはソー
ス領域１９及びドレイン領域２０が形成されている。浮
遊ゲート電極１３及び制御ゲート電極１８の表面を覆っ
て薄い熱酸化膜２２が形成されている。全面にはパッシ
ベーション膜としてのＣＶＤｕ化膜２３が形成されてい
る。そして、コンタクトホールを介してソース電極２４
及びドレイン電極２５が形成されている。
第２図（ａ）〜（ｅ）は本発明を紫外線消去型ＥＦＲＯ
Ｍセルに実施した場合の製造工程を示している。なお、
前記第１図と同一の部分には同じ符号が付しである。
Ｍセルに実施した場合の製造工程を示している。なお、
前記第１図と同一の部分には同じ符号が付しである。
まず、同図（ａ）に示すように、ｐ型シリコン基板１０
の表面に選択酸化法によりフィールド酸化１１ｉ１１を
形成する。この後、約９００℃で熱処理を行い、基板１
０の素子領域表面に第１のゲート絶縁膜となる膜厚２０
０人程程度熱酸化膜１２を形成する。また、全面には浮
遊ゲート電極となる膜厚４０００人程度０第１の多結晶
シリコン膜１３′を堆積形成する。さらに、ＰＯ（４）
３を拡散源として約９００℃で第１の多結晶シリコン膜
１３″にリンを拡散させる。次に、同図（ｂ）に示すよ
うに、第１の多結晶シリコン膜り３′上に例えばＬＰＣ
ＶＤ法を用いて第１のシリコン窒化膜１４を１１０人程
程度積形成する。また、窒化膜１４表面を燃焼酸化法で
酸化し、この窒化膜１４表面に９０人程度の第１のシリ
コン酸化膜１５を形成する。この時、窒化膜１４は６０
人程度消費され５０人程度の膜厚となる。この後、酸化
膜１５上に例えばＬＰＣＶＤ法を用いて第２のシリコン
窒化膜ＩＢを１２０人程程度積形成する。さらに、窒化
膜１６表面を燃焼酸化法で酸化し、この窒化膜１６表面
に３０人程度の第２のシリコン酸化膜１１を形成する。
の表面に選択酸化法によりフィールド酸化１１ｉ１１を
形成する。この後、約９００℃で熱処理を行い、基板１
０の素子領域表面に第１のゲート絶縁膜となる膜厚２０
０人程程度熱酸化膜１２を形成する。また、全面には浮
遊ゲート電極となる膜厚４０００人程度０第１の多結晶
シリコン膜１３′を堆積形成する。さらに、ＰＯ（４）
３を拡散源として約９００℃で第１の多結晶シリコン膜
１３″にリンを拡散させる。次に、同図（ｂ）に示すよ
うに、第１の多結晶シリコン膜り３′上に例えばＬＰＣ
ＶＤ法を用いて第１のシリコン窒化膜１４を１１０人程
程度積形成する。また、窒化膜１４表面を燃焼酸化法で
酸化し、この窒化膜１４表面に９０人程度の第１のシリ
コン酸化膜１５を形成する。この時、窒化膜１４は６０
人程度消費され５０人程度の膜厚となる。この後、酸化
膜１５上に例えばＬＰＣＶＤ法を用いて第２のシリコン
窒化膜ＩＢを１２０人程程度積形成する。さらに、窒化
膜１６表面を燃焼酸化法で酸化し、この窒化膜１６表面
に３０人程度の第２のシリコン酸化膜１１を形成する。
この時、窒化膜１６は２０人程度消費され１００人程程
度膜厚となる。これにより、浮遊ゲート電極側から窒化
膜１４（膜厚５０人）、酸化膜１５（９０人）、窒化膜
１Ｂ （１００人）、酸化膜１７（３０人）という４層
構造の層間絶縁膜が形成される。次に、同図（ｃ）に示
すように、全面には制御ゲート電極となる膜厚４Ｃ１０
０Ａ程度の第２の多結晶シリコン１１１ｇ−を堆積形成
する。さらに、ｐｏＢ。
度膜厚となる。これにより、浮遊ゲート電極側から窒化
膜１４（膜厚５０人）、酸化膜１５（９０人）、窒化膜
１Ｂ （１００人）、酸化膜１７（３０人）という４層
構造の層間絶縁膜が形成される。次に、同図（ｃ）に示
すように、全面には制御ゲート電極となる膜厚４Ｃ１０
０Ａ程度の第２の多結晶シリコン１１１ｇ−を堆積形成
する。さらに、ｐｏＢ。
を拡散源として約９００℃で３０分間、第２の多結晶シ
リコン膜ＩＪＩにリンを拡散させる。次に、同図（ｄ）
に示すように、写真蝕刻法を用いて第２の多結晶シリコ
ン膜１８゛、酸化膜１７、窒化膜１６、酸化膜１５、窒
化膜１４及び第１の多結晶シリコン膜１３′を項次エツ
チングする。この結果、基板１ｏ上には第１のゲート絶
縁膜としての熱酸化膜１２を介して第１の多結晶シリコ
ン膜１３−で構成された浮遊ゲート電極１３が形成され
る。また、浮遊ゲート電極１３上には前記４層構造から
なる第２のゲート絶縁膜２Ｂが形成される。さらに、第
２のゲート絶縁膜２δ上には第２の多結晶シリコン膜１
Ｂ＝で構成された制御ゲート電極１８が形成される。続
いて、制御ゲート電極１８をマスクにしてヒ素をイオン
注入することにより、基板１０の表面にｎ＋型のソース
領域１９及びドレイン領域２０を形成する。次に、同図
（ｅ）に示すよう１こ、乾燥酸化雰囲気中で約９５０℃
の熱酸化を行い、浮遊ゲート電ｉ１３及び制御ゲート電
極１８のそれぞれの表面に膜厚４００人程程度薄い熱酸
化膜２２を形成する。また、全面にパッシベーション膜
としてリンをドープした膜厚が０．８μｍ程度のＣＶＤ
酸化膜２３を堆積形成する。さらに、写真蝕刻法により
コンタクトホールを開孔した後、全面には膜厚１．０μ
ｍ程度のアルミニウムとシリコンからなる合金膜を堆積
形成する。この後、バターニングを行なって前記合金膜
によるソース電極２４及びドレイン電極２５を形成する
。
リコン膜ＩＪＩにリンを拡散させる。次に、同図（ｄ）
に示すように、写真蝕刻法を用いて第２の多結晶シリコ
ン膜１８゛、酸化膜１７、窒化膜１６、酸化膜１５、窒
化膜１４及び第１の多結晶シリコン膜１３′を項次エツ
チングする。この結果、基板１ｏ上には第１のゲート絶
縁膜としての熱酸化膜１２を介して第１の多結晶シリコ
ン膜１３−で構成された浮遊ゲート電極１３が形成され
る。また、浮遊ゲート電極１３上には前記４層構造から
なる第２のゲート絶縁膜２Ｂが形成される。さらに、第
２のゲート絶縁膜２δ上には第２の多結晶シリコン膜１
Ｂ＝で構成された制御ゲート電極１８が形成される。続
いて、制御ゲート電極１８をマスクにしてヒ素をイオン
注入することにより、基板１０の表面にｎ＋型のソース
領域１９及びドレイン領域２０を形成する。次に、同図
（ｅ）に示すよう１こ、乾燥酸化雰囲気中で約９５０℃
の熱酸化を行い、浮遊ゲート電ｉ１３及び制御ゲート電
極１８のそれぞれの表面に膜厚４００人程程度薄い熱酸
化膜２２を形成する。また、全面にパッシベーション膜
としてリンをドープした膜厚が０．８μｍ程度のＣＶＤ
酸化膜２３を堆積形成する。さらに、写真蝕刻法により
コンタクトホールを開孔した後、全面には膜厚１．０μ
ｍ程度のアルミニウムとシリコンからなる合金膜を堆積
形成する。この後、バターニングを行なって前記合金膜
によるソース電極２４及びドレイン電極２５を形成する
。
このようにして形成されたＥＦＲＯＭセルは、電荷が抜
は難いように各膜厚が設定された酸化膜■５、窒化Ｊ１
１１６及び酸化膜Ｉ７のＯＮＯ構造が存在し、また、浮
遊ゲート電極１３に近い酸化膜１５が窒化膜１４の酸化
で得られた膜質の良好なものとなっている。
は難いように各膜厚が設定された酸化膜■５、窒化Ｊ１
１１６及び酸化膜Ｉ７のＯＮＯ構造が存在し、また、浮
遊ゲート電極１３に近い酸化膜１５が窒化膜１４の酸化
で得られた膜質の良好なものとなっている。
従って、浮遊ゲート電極１３に蓄積された電子が制御ゲ
ート１８へ時間とともに抜けることが有効に防止される
。すなわち、長期保持特性の優れたＵＰＲＯＭセルを形
成できる。
ート１８へ時間とともに抜けることが有効に防止される
。すなわち、長期保持特性の優れたＵＰＲＯＭセルを形
成できる。
第３図は３００℃高温放置における電荷保持特性の一例
を示している。同図から明らかなように、電荷保持時間
について本発明は従来に比べ約２倍となっている。
を示している。同図から明らかなように、電荷保持時間
について本発明は従来に比べ約２倍となっている。
なお、前記実施例はＥＰＲＯＭについて述べているが、
ＥＥＦＲＯＭその他の不揮発性記憶装置について有効で
あることは言うまでもない。
ＥＥＦＲＯＭその他の不揮発性記憶装置について有効で
あることは言うまでもない。
【発明の効果］
以上、説明したように本発明によれば次のような効果を
奏する。
奏する。
浮遊ゲート電極及び制御ゲート電極間の層間絶縁膜が窒
化膜、酸化膜、窒化膜及び酸化膜から構成されているの
で、浮遊ゲート電極側の酸化膜の膜質が向上する。従っ
て、このような４層構造の各層の膜厚をそれぞれ最適化
することにより電荷保持特性の向上が達成できる。
化膜、酸化膜、窒化膜及び酸化膜から構成されているの
で、浮遊ゲート電極側の酸化膜の膜質が向上する。従っ
て、このような４層構造の各層の膜厚をそれぞれ最適化
することにより電荷保持特性の向上が達成できる。
第１図は本発明の一実施例に係わる不揮発性半導体記憶
装置を示す断面図、第２図は本発明を紫外線消去型ＥＦ
ＲＯＭに実施した場合の製造工程を示す断面図、第３図
は３００℃高温放置における電荷保持特性を示す図であ
る。 １３・・浮遊ゲート電極、１４・・・シリコン窒化膜、
１５・・・シリコン酸化膜、１６・・・シリコン窒化膜
、１７・・・シリコン酸化膜、１８・・・制御ゲート電
極。 出願人代理人 弁理士 鈴江武彦 第 図 第２図 ３００＠Ｃ高１放置テスト時間［任意目盛］第３図
装置を示す断面図、第２図は本発明を紫外線消去型ＥＦ
ＲＯＭに実施した場合の製造工程を示す断面図、第３図
は３００℃高温放置における電荷保持特性を示す図であ
る。 １３・・浮遊ゲート電極、１４・・・シリコン窒化膜、
１５・・・シリコン酸化膜、１６・・・シリコン窒化膜
、１７・・・シリコン酸化膜、１８・・・制御ゲート電
極。 出願人代理人 弁理士 鈴江武彦 第 図 第２図 ３００＠Ｃ高１放置テスト時間［任意目盛］第３図
Claims (5)
- （１）２層ゲート構造を有する不揮発性記憶装置におい
て、第１のゲート電極及び第２のゲート電極間の層間絶
縁膜は、前記第１のゲート電極側から第１の窒化膜、第
１の酸化膜、第２の窒化膜及び第２の酸化膜という４層
構造から構成されていることを特徴とする不揮発性半導
体記憶装置。 - （２）前記第１の窒化膜の膜厚は６０Å以下であること
を特徴とする請求項１記載の不揮発性半導体記憶装置。 - （３）前記第１の酸化膜の膜厚は５０Å以上であること
を特徴とする請求項１記載の不揮発性半導体記憶装置。 - （４）前記第２の窒化膜の膜厚は７０Å以上１５０Å以
下であることを特徴とする請求項１記載の不揮発性半導
体記憶装置。 - （５）前記第２の酸化膜の膜厚は２０Å以上であること
を特徴とする請求項１記載の不揮発性半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008006A JPH07118511B2 (ja) | 1989-01-17 | 1989-01-17 | 不揮発性半導体記憶装置 |
| KR1019890019284A KR930001888B1 (ko) | 1989-01-17 | 1989-12-22 | 불휘발성 반도체 기억장치 |
| EP90100445A EP0383011B1 (en) | 1989-01-17 | 1990-01-10 | Semiconductor non-volatile memory device |
| DE69025784T DE69025784T2 (de) | 1989-01-17 | 1990-01-10 | Nichtflüchtige Speicher-Halbleiteranordnung |
| US07/730,704 US5304829A (en) | 1989-01-17 | 1991-07-16 | Nonvolatile semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008006A JPH07118511B2 (ja) | 1989-01-17 | 1989-01-17 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02188970A true JPH02188970A (ja) | 1990-07-25 |
| JPH07118511B2 JPH07118511B2 (ja) | 1995-12-18 |
Family
ID=11681271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008006A Expired - Fee Related JPH07118511B2 (ja) | 1989-01-17 | 1989-01-17 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0383011B1 (ja) |
| JP (1) | JPH07118511B2 (ja) |
| KR (1) | KR930001888B1 (ja) |
| DE (1) | DE69025784T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729035A (en) * | 1995-11-07 | 1998-03-17 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor device with multi-layered capacitor insulating film |
| KR19990057077A (ko) * | 1997-12-29 | 1999-07-15 | 구본준 | 비휘발성 메모리 소자 제조방법 |
| US7101749B2 (en) | 1998-12-09 | 2006-09-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
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|---|---|---|---|---|
| US5260593A (en) * | 1991-12-10 | 1993-11-09 | Micron Technology, Inc. | Semiconductor floating gate device having improved channel-floating gate interaction |
| DE69226358T2 (de) * | 1992-05-27 | 1998-11-26 | Sgs Thomson Microelectronics | EPROM-Zelle mit Dielektricum zwischen Polysiliziumschichten, das leicht in kleinen Dimensionen herstellbar ist |
| JP3600326B2 (ja) * | 1994-09-29 | 2004-12-15 | 旺宏電子股▲ふん▼有限公司 | 不揮発性半導体メモリ装置およびその製造方法 |
| JPH10256400A (ja) * | 1997-03-10 | 1998-09-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP4189549B2 (ja) * | 2002-11-29 | 2008-12-03 | 独立行政法人科学技術振興機構 | 情報記憶素子及びその製造方法並びにメモリアレイ |
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|---|---|---|---|---|
| JPS61136274A (ja) * | 1984-12-07 | 1986-06-24 | Toshiba Corp | 半導体装置 |
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1989
- 1989-01-17 JP JP1008006A patent/JPH07118511B2/ja not_active Expired - Fee Related
- 1989-12-22 KR KR1019890019284A patent/KR930001888B1/ko not_active IP Right Cessation
-
1990
- 1990-01-10 EP EP90100445A patent/EP0383011B1/en not_active Expired - Lifetime
- 1990-01-10 DE DE69025784T patent/DE69025784T2/de not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729035A (en) * | 1995-11-07 | 1998-03-17 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor device with multi-layered capacitor insulating film |
| KR19990057077A (ko) * | 1997-12-29 | 1999-07-15 | 구본준 | 비휘발성 메모리 소자 제조방법 |
| US7101749B2 (en) | 1998-12-09 | 2006-09-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US7479430B2 (en) | 1998-12-09 | 2009-01-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69025784D1 (de) | 1996-04-18 |
| EP0383011A2 (en) | 1990-08-22 |
| KR930001888B1 (ko) | 1993-03-19 |
| KR900012338A (ko) | 1990-08-03 |
| EP0383011B1 (en) | 1996-03-13 |
| EP0383011A3 (en) | 1990-12-12 |
| DE69025784T2 (de) | 1996-08-08 |
| JPH07118511B2 (ja) | 1995-12-18 |
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