JP2670330B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は２層ゲート構造を有する不揮発性記憶装置に
関するもので、特にEPROMやEEPROMに使用されるもので
ある。
関するもので、特にEPROMやEEPROMに使用されるもので
ある。
（従来の技術） 従来、２層ゲート構造を有する不揮発性記憶装置は浮
遊ゲート電極及び制御ゲート電極間の層間絶縁膜に、耐
圧向上を目的として酸化膜、窒化膜及び酸化膜の３層構
造（以下「ONO構造」という。）の絶縁膜を用いてい
た。この場合、最上層の酸化膜は、通常窒化膜を酸化す
ることにより得られる膜厚が100Å以下のものであり、
主に窒化膜中のピンホールを埋めるため及びリーク耐圧
を高めるために形成される。
遊ゲート電極及び制御ゲート電極間の層間絶縁膜に、耐
圧向上を目的として酸化膜、窒化膜及び酸化膜の３層構
造（以下「ONO構造」という。）の絶縁膜を用いてい
た。この場合、最上層の酸化膜は、通常窒化膜を酸化す
ることにより得られる膜厚が100Å以下のものであり、
主に窒化膜中のピンホールを埋めるため及びリーク耐圧
を高めるために形成される。
ところで、近年、デバイスの高速化のために、制御ゲ
ート電極は高融点金属又はそのシリサイド若しくはポリ
サイド（以下「高融点金属等」という。）から構成され
ることが多くなってきた。高融点金属等は酸化膜と反応
して酸化膜の耐圧を劣化させることがあり、特に層間絶
縁膜にシリコン酸化膜のみを用いた構造において顕著で
あることが知られている。なお、ONO構造においては、
高融点金属等が最上層の酸化膜と反応しても、窒化膜が
高融点金属等と反応し難いこと、及び最下層の酸化膜や
窒化膜は影響を受けないことにより電気的に問題となる
ような耐圧の劣化には到らないと考えられる。
ート電極は高融点金属又はそのシリサイド若しくはポリ
サイド（以下「高融点金属等」という。）から構成され
ることが多くなってきた。高融点金属等は酸化膜と反応
して酸化膜の耐圧を劣化させることがあり、特に層間絶
縁膜にシリコン酸化膜のみを用いた構造において顕著で
あることが知られている。なお、ONO構造においては、
高融点金属等が最上層の酸化膜と反応しても、窒化膜が
高融点金属等と反応し難いこと、及び最下層の酸化膜や
窒化膜は影響を受けないことにより電気的に問題となる
ような耐圧の劣化には到らないと考えられる。
しかしながら、ONO構造を有する不揮発性記憶装置で
は、ONO構造の最上層の酸化膜が劣化していると長期電
荷保持特性が悪くなることが明らかとなっている。これ
は、第１に前記酸化膜が劣化していると、そこを通して
制御ゲート電極から窒化膜中へ正孔が注入、蓄積される
こと。また、第２に窒化膜中へ注入された正孔が電子を
中和することにより浮遊ゲート電極から制御ゲート電極
へ向かう電界が強められ、電子が浮遊ゲート電極から抜
けてしまうことが原因している。
は、ONO構造の最上層の酸化膜が劣化していると長期電
荷保持特性が悪くなることが明らかとなっている。これ
は、第１に前記酸化膜が劣化していると、そこを通して
制御ゲート電極から窒化膜中へ正孔が注入、蓄積される
こと。また、第２に窒化膜中へ注入された正孔が電子を
中和することにより浮遊ゲート電極から制御ゲート電極
へ向かう電界が強められ、電子が浮遊ゲート電極から抜
けてしまうことが原因している。
なお、不揮発性記憶装置においては、リークが非常に
微少であっても長期的に見ると問題となるレベルに達す
る場合が多くある。
微少であっても長期的に見ると問題となるレベルに達す
る場合が多くある。
（発明が解決しようとする課題） このように、従来は、デバイスの高速化のため制御ゲ
ート電極に高融点金属等を用いると、ONO構造の最上層
の酸化膜が劣化して長期電荷保持特性が悪化する欠点が
あった。
ート電極に高融点金属等を用いると、ONO構造の最上層
の酸化膜が劣化して長期電荷保持特性が悪化する欠点が
あった。
よって、本発明の目的は、ONO構造の最上層の酸化膜
の劣化を最小限に抑制することにより、長期電荷保持特
性に優れた信頼性の高い不揮発性記憶装置を提供するこ
とである。
の劣化を最小限に抑制することにより、長期電荷保持特
性に優れた信頼性の高い不揮発性記憶装置を提供するこ
とである。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の不揮発性半導体
記憶装置は、浮遊ゲート電極上の層間絶縁膜がONO構造
である場合において、最上層のシリコン酸化膜と制御ゲ
ート電極材との反応による膜質の劣化を抑制するため、
前記シリコン酸化膜の表面を窒化処理するというもので
ある。
記憶装置は、浮遊ゲート電極上の層間絶縁膜がONO構造
である場合において、最上層のシリコン酸化膜と制御ゲ
ート電極材との反応による膜質の劣化を抑制するため、
前記シリコン酸化膜の表面を窒化処理するというもので
ある。
また、制御ゲート電極からの正孔の注入を抑制するた
め、前記窒化処理後において、前記シリコン酸化膜は、
その組成が窒化膜よりも酸化膜に近い膜の膜厚が30Å以
上存在していればさらに効果的である。
め、前記窒化処理後において、前記シリコン酸化膜は、
その組成が窒化膜よりも酸化膜に近い膜の膜厚が30Å以
上存在していればさらに効果的である。
（作 用） このような、最上層のシリコン酸化膜表面を窒化処理
することにより、前記シリコン酸化膜と制御ゲート電極
材とが反応し難くなる。これにより、前記シリコン酸化
膜の劣化を防止でき長期電荷保持特性に優れた信頼性の
高い不揮発性半導体記憶装置を提供できる。
することにより、前記シリコン酸化膜と制御ゲート電極
材とが反応し難くなる。これにより、前記シリコン酸化
膜の劣化を防止でき長期電荷保持特性に優れた信頼性の
高い不揮発性半導体記憶装置を提供できる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は本発明の不揮発性半導体記憶装置を示したも
のである。
のである。
ｐ型シリコン基板10表面にはフィールド酸化膜11が形
成されている。フィールド酸化膜11により囲まれた素子
領域の表面には熱酸化膜12が形成されている。また、熱
酸化膜12上には多結晶シリコンの浮遊ゲート電極13が形
成されている。浮遊ゲート電極13上には層間絶縁膜とし
て、浮遊ゲート電極13側からシリコン酸化膜14、シリコ
ン窒化膜15及びシリコン酸化膜16aのONO構造の絶縁膜が
形成されている。シリコン酸化膜16a上には、このシリ
コン酸化膜16a表面を窒化処理することにより得られ
る、その組成が酸化膜よりも窒化膜に近い膜（以下「窒
化された膜」という）。16bが形成されている。窒化さ
れた膜16b上には制御ゲート電極26が形成されている。
なお、シリコン酸化膜16aと制御ゲート電極26との反応
による膜質の劣化は窒化された膜16bにより防ぐことが
できる。また、シリコン酸化膜16aは制御ゲート電極26
からシリコン窒化膜15へ正孔の注入を制御するため、窒
化処理後においてもその組成が窒化膜よりも酸化膜に近
い膜の膜圧が30Å以上あることが望ましい。基板10の表
面領域にはソース領域19及びドレイン領域20が形成され
ている。浮遊ゲート電極13及び制御ゲート電極26の表面
を覆って薄い熱酸化膜21が形成されている。全面にはパ
ッシベーション膜としてのCVD酸化膜22が形成されてい
る。そして、コンタクトホールを介してソース電極23及
びドレイン電極24が形成されている。
成されている。フィールド酸化膜11により囲まれた素子
領域の表面には熱酸化膜12が形成されている。また、熱
酸化膜12上には多結晶シリコンの浮遊ゲート電極13が形
成されている。浮遊ゲート電極13上には層間絶縁膜とし
て、浮遊ゲート電極13側からシリコン酸化膜14、シリコ
ン窒化膜15及びシリコン酸化膜16aのONO構造の絶縁膜が
形成されている。シリコン酸化膜16a上には、このシリ
コン酸化膜16a表面を窒化処理することにより得られ
る、その組成が酸化膜よりも窒化膜に近い膜（以下「窒
化された膜」という）。16bが形成されている。窒化さ
れた膜16b上には制御ゲート電極26が形成されている。
なお、シリコン酸化膜16aと制御ゲート電極26との反応
による膜質の劣化は窒化された膜16bにより防ぐことが
できる。また、シリコン酸化膜16aは制御ゲート電極26
からシリコン窒化膜15へ正孔の注入を制御するため、窒
化処理後においてもその組成が窒化膜よりも酸化膜に近
い膜の膜圧が30Å以上あることが望ましい。基板10の表
面領域にはソース領域19及びドレイン領域20が形成され
ている。浮遊ゲート電極13及び制御ゲート電極26の表面
を覆って薄い熱酸化膜21が形成されている。全面にはパ
ッシベーション膜としてのCVD酸化膜22が形成されてい
る。そして、コンタクトホールを介してソース電極23及
びドレイン電極24が形成されている。
第２図（ａ）〜（ｅ）は本発明を紫外線消去型EPROM
セルに実施した場合の製造工程を示している。なお、前
記第１図と同様の部分には同じ符号が付してある。
セルに実施した場合の製造工程を示している。なお、前
記第１図と同様の部分には同じ符号が付してある。
まず、同図（ａ）に示すように、ｐ型シリコン基板10
の表面に選択酸化法によりフィールド酸化膜11を形成す
る。この後、熱酸化を行い、基板10の素子領域表面に第
１のゲート絶縁膜となる膜厚200Å程度の熱酸化膜12を
形成する。また、全面には浮遊ゲート電極となる膜厚20
00Å程度の第１の多結晶シリコン膜13′を堆積形成す
る。さらに、POCl3を拡散源として第１の多結晶シリコ
ン膜13′にリンを拡散させる。次に、同図（ｂ）に示す
ように、約1000℃の希釈酸化法により第１の多結晶シリ
コン膜13′表面を熱酸化してシリコン酸化膜14を膜厚15
0Å程度に形成する。また、シリコン酸化膜14上に例え
ばLPCVD法を用いてシリコン窒化膜15を膜厚150Å程度に
堆積形成する。さらに、シリコン窒化膜15表面を燃焼酸
化法で熱酸化し、この窒化膜15表面に膜厚50Å程度のシ
リコン酸化膜16aを形成する。次に、同図（ｃ）に示す
ように、シリコン酸化膜16a表面を窒化処理して窒化さ
れた膜16bを形成する。なお、正孔の注入を充分に抑制
するため、前記窒化処理後においてもシリコン酸化膜16
aは、その組成が窒化膜よりも酸化膜に近い膜の膜厚が3
0Å以上存在していることが望ましい。また、窒化方法
としては急速窒化法、熱窒化法、プラズマ窒化法等を用
いることができる。次に、同図（ｄ）に示すように、全
面には制御ゲート電極となる膜厚2000Å程度の第２の多
結晶シリコン膜17を堆積形成する。また、POCl3を拡散
源として第２の多結晶シリコン膜17にリンを拡散させ
る。さらに、第２の多結晶シリコン膜17上にタングステ
ンシリサイド（WSi）層18を堆積形成する。次に、同図
（ｅ）に示すように、写真蝕刻法を用いてタングステン
シリサイド層18、第２の多結晶シリコン膜17、窒化され
た膜16b、シリコン酸化膜16a、シリコン窒化膜15、シリ
コン酸化膜14及び第１の多結晶シリコン膜13′を順次エ
ッチングする。この結果、基板10上には第１のゲート絶
縁膜としての熱酸化膜12を介して第１の多結晶シリコン
膜13′で構成された浮遊ゲート電極13が形成される。ま
た、浮遊ゲート電極13上には、最上層のシリコン酸化膜
16a表面が窒化処理されたONO構造からなる第２のゲート
絶縁膜25が形成される。さらに、第２のゲート絶縁膜25
上には第２の多結晶シリコン膜17及びタングステンシリ
サイド18で構成された制御ゲート電極26が形成される。
続いて、制御ゲート電極26をマスクにしてヒ素をイオン
注入することにより、基板10の表面にn+型のソース領域
19及びドレイン領域20を形成する。次に、同図（ｆ）に
示すように、乾燥酸化雰囲気中で約950℃の熱酸化を行
い、浮遊ゲート電極13及び制御ゲート電極26のそれぞれ
の表面に膜厚400Å程度の薄い熱酸化膜21を形成する。
また、全面にパッシベーション膜としてリンをドープし
た膜厚が0.8μｍ程度のCVD酸化膜22を堆積形成する。さ
らに、写真蝕刻法によりコンタクトホールを開孔した
後、全面には膜厚1.0μｍ程度のアルミニウムとシリコ
ンからなる合金膜を堆積形成する。この後、パターニン
グを行なって前記合金膜によるソース電極23及びドレイ
ン電極24を形成する。
の表面に選択酸化法によりフィールド酸化膜11を形成す
る。この後、熱酸化を行い、基板10の素子領域表面に第
１のゲート絶縁膜となる膜厚200Å程度の熱酸化膜12を
形成する。また、全面には浮遊ゲート電極となる膜厚20
00Å程度の第１の多結晶シリコン膜13′を堆積形成す
る。さらに、POCl3を拡散源として第１の多結晶シリコ
ン膜13′にリンを拡散させる。次に、同図（ｂ）に示す
ように、約1000℃の希釈酸化法により第１の多結晶シリ
コン膜13′表面を熱酸化してシリコン酸化膜14を膜厚15
0Å程度に形成する。また、シリコン酸化膜14上に例え
ばLPCVD法を用いてシリコン窒化膜15を膜厚150Å程度に
堆積形成する。さらに、シリコン窒化膜15表面を燃焼酸
化法で熱酸化し、この窒化膜15表面に膜厚50Å程度のシ
リコン酸化膜16aを形成する。次に、同図（ｃ）に示す
ように、シリコン酸化膜16a表面を窒化処理して窒化さ
れた膜16bを形成する。なお、正孔の注入を充分に抑制
するため、前記窒化処理後においてもシリコン酸化膜16
aは、その組成が窒化膜よりも酸化膜に近い膜の膜厚が3
0Å以上存在していることが望ましい。また、窒化方法
としては急速窒化法、熱窒化法、プラズマ窒化法等を用
いることができる。次に、同図（ｄ）に示すように、全
面には制御ゲート電極となる膜厚2000Å程度の第２の多
結晶シリコン膜17を堆積形成する。また、POCl3を拡散
源として第２の多結晶シリコン膜17にリンを拡散させ
る。さらに、第２の多結晶シリコン膜17上にタングステ
ンシリサイド（WSi）層18を堆積形成する。次に、同図
（ｅ）に示すように、写真蝕刻法を用いてタングステン
シリサイド層18、第２の多結晶シリコン膜17、窒化され
た膜16b、シリコン酸化膜16a、シリコン窒化膜15、シリ
コン酸化膜14及び第１の多結晶シリコン膜13′を順次エ
ッチングする。この結果、基板10上には第１のゲート絶
縁膜としての熱酸化膜12を介して第１の多結晶シリコン
膜13′で構成された浮遊ゲート電極13が形成される。ま
た、浮遊ゲート電極13上には、最上層のシリコン酸化膜
16a表面が窒化処理されたONO構造からなる第２のゲート
絶縁膜25が形成される。さらに、第２のゲート絶縁膜25
上には第２の多結晶シリコン膜17及びタングステンシリ
サイド18で構成された制御ゲート電極26が形成される。
続いて、制御ゲート電極26をマスクにしてヒ素をイオン
注入することにより、基板10の表面にn+型のソース領域
19及びドレイン領域20を形成する。次に、同図（ｆ）に
示すように、乾燥酸化雰囲気中で約950℃の熱酸化を行
い、浮遊ゲート電極13及び制御ゲート電極26のそれぞれ
の表面に膜厚400Å程度の薄い熱酸化膜21を形成する。
また、全面にパッシベーション膜としてリンをドープし
た膜厚が0.8μｍ程度のCVD酸化膜22を堆積形成する。さ
らに、写真蝕刻法によりコンタクトホールを開孔した
後、全面には膜厚1.0μｍ程度のアルミニウムとシリコ
ンからなる合金膜を堆積形成する。この後、パターニン
グを行なって前記合金膜によるソース電極23及びドレイ
ン電極24を形成する。
このようにして形成されたEPROMセルは、ONO構造の最
上層のシリコン酸化膜16a表面を窒化処理することによ
り、シリコン酸化膜16aと制御ゲート電極26との反応を
防止できる。これにより、シリコン酸化膜16aの膜質の
劣化を防ぐことができ高い信頼性を有するEPROMセルを
形成できる。
上層のシリコン酸化膜16a表面を窒化処理することによ
り、シリコン酸化膜16aと制御ゲート電極26との反応を
防止できる。これにより、シリコン酸化膜16aの膜質の
劣化を防ぐことができ高い信頼性を有するEPROMセルを
形成できる。
なお、前記実施例はEPROMについて述べているが、EPR
OMその他の不揮発性記憶装置についても有効である。ま
た、制御ゲート電極26材はタングステンポリサイドの他
高融点金属、タングステンシリサイド等においても有効
であることは言うまでもない。
OMその他の不揮発性記憶装置についても有効である。ま
た、制御ゲート電極26材はタングステンポリサイドの他
高融点金属、タングステンシリサイド等においても有効
であることは言うまでもない。
［発明の効果］ 以上、説明したように本発明によれば次のような効果
を奏する。
を奏する。
浮遊ゲート電極及び制御ゲート電極間の層間絶縁膜
に、最上層の酸化膜表面を窒化処理したONO構造の絶縁
膜を用いているので、前記シリコン酸化膜と制御ゲート
電極とが反応することもなく長期電荷保持特性が向上す
る。また、大容量メモリにおいて、局所的な表面酸化膜
の劣化による数ビットのセルの電荷の抜けについて、そ
の発生頻度が大幅に低減する。
に、最上層の酸化膜表面を窒化処理したONO構造の絶縁
膜を用いているので、前記シリコン酸化膜と制御ゲート
電極とが反応することもなく長期電荷保持特性が向上す
る。また、大容量メモリにおいて、局所的な表面酸化膜
の劣化による数ビットのセルの電荷の抜けについて、そ
の発生頻度が大幅に低減する。
第１図は本発明の一実施例に係わる不揮発性半導体記憶
装置を示す断面図、第２図は本発明を紫外線消去型EPRO
Mに実施した場合の製造工程を示す断面図である。 13……制御ゲート電極、14……シリコン酸化膜、15……
シリコン窒化膜、16a……シリコン酸化膜、16b……窒化
された膜、25……制御ゲート電極。
装置を示す断面図、第２図は本発明を紫外線消去型EPRO
Mに実施した場合の製造工程を示す断面図である。 13……制御ゲート電極、14……シリコン酸化膜、15……
シリコン窒化膜、16a……シリコン酸化膜、16b……窒化
された膜、25……制御ゲート電極。
Claims (2)
- 【請求項１】２層ゲート構造を有する不揮発性記憶装置
において、第１のゲート電極及び第２のゲート電極間の
層間絶縁膜は、前記第１のゲート電極側から第１の酸化
膜、窒化膜、第２の酸化膜及び前記第２の酸化膜表面を
窒化処理することにより得られる窒化された膜より構成
されていることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記第２の酸化膜は、窒化処理後におい
て、その組成が窒化膜よりも酸化膜に近い膜の膜厚が30
Å以上存在していることを特徴とする請求項１記載の不
揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP800589A JP2670330B2 (ja) | 1989-01-17 | 1989-01-17 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP800589A JP2670330B2 (ja) | 1989-01-17 | 1989-01-17 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02188969A JPH02188969A (ja) | 1990-07-25 |
| JP2670330B2 true JP2670330B2 (ja) | 1997-10-29 |
Family
ID=11681246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP800589A Expired - Fee Related JP2670330B2 (ja) | 1989-01-17 | 1989-01-17 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2670330B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8153487B2 (en) | 2006-01-31 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930007527B1 (ko) * | 1990-09-22 | 1993-08-12 | 삼성전자 주식회사 | 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조 |
| DE69322928T2 (de) * | 1992-10-27 | 1999-07-29 | Nec Corp., Tokio/Tokyo | Verfahren zur Herstellung eines nicht-flüchtigen Halbleiter-Speicherbauteils |
| KR100416816B1 (ko) * | 1996-12-30 | 2004-04-06 | 주식회사 하이닉스반도체 | 반도체소자의플로팅게이트형성방법 |
| JP4892199B2 (ja) * | 2005-06-06 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP4762036B2 (ja) * | 2006-04-14 | 2011-08-31 | 株式会社東芝 | 半導体装置 |
-
1989
- 1989-01-17 JP JP800589A patent/JP2670330B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8153487B2 (en) | 2006-01-31 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02188969A (ja) | 1990-07-25 |
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