JPH09205157A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09205157A JPH09205157A JP8137566A JP13756696A JPH09205157A JP H09205157 A JPH09205157 A JP H09205157A JP 8137566 A JP8137566 A JP 8137566A JP 13756696 A JP13756696 A JP 13756696A JP H09205157 A JPH09205157 A JP H09205157A
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Abstract
(57)【要約】
【課題】 ポリシリコン上に信頼性の高い極薄酸化膜を
制御性良く形成する方法を提供する。 【解決手段】 結晶シリコン基板１上に、燐ドープされ
たポリシリコン膜１２を１５００Å成膜し、ＲＴＡプロ
セスのうちの、ＲＴＮを用いて９５０℃−６０sec で軽
い窒化処理を施した後、拡散炉を用いたドライ酸化、又
は拡散炉を用いたウェット酸化、又はＲＴＡによる酸化
（ＲＴＯ）を行い、容量膜厚９０Åの酸化膜１３を形成
する。更にその上部に、燐ドープされたポリシリコン膜
１６を成膜する。
制御性良く形成する方法を提供する。 【解決手段】 結晶シリコン基板１上に、燐ドープされ
たポリシリコン膜１２を１５００Å成膜し、ＲＴＡプロ
セスのうちの、ＲＴＮを用いて９５０℃−６０sec で軽
い窒化処理を施した後、拡散炉を用いたドライ酸化、又
は拡散炉を用いたウェット酸化、又はＲＴＡによる酸化
（ＲＴＯ）を行い、容量膜厚９０Åの酸化膜１３を形成
する。更にその上部に、燐ドープされたポリシリコン膜
１６を成膜する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、殊に、
不揮発性半導体メモリ装置およびその製造方法に関す
る。
不揮発性半導体メモリ装置およびその製造方法に関す
る。
【０００２】
【従来の技術】一般的にいえることであるが、ポリシリ
コン膜は、結晶シリコン基板と比較すると、酸化速度が
著しく早いため絶縁膜等の膜厚制御が容易でなかった。
特にフローティングゲート型の不揮発性メモリ装置にお
いて、フローティングゲート電極と制御ゲート電極間の
ポリシリコン膜の酸化による絶縁膜（ボトム酸化膜）は
膜厚の均一性、絶縁耐性に問題が多かった。
コン膜は、結晶シリコン基板と比較すると、酸化速度が
著しく早いため絶縁膜等の膜厚制御が容易でなかった。
特にフローティングゲート型の不揮発性メモリ装置にお
いて、フローティングゲート電極と制御ゲート電極間の
ポリシリコン膜の酸化による絶縁膜（ボトム酸化膜）は
膜厚の均一性、絶縁耐性に問題が多かった。
【０００３】
【発明が解決しようとする課題】ポリシリコンの酸化膜
は、結晶シリコンの酸化膜に比べ、絶縁耐性が低い。こ
れは、ＳｉＯ2 ／Ｐｏｌｙ−Ｓｉ界面における微少な凹
凸による電流増大が原因といわれており、この改善のた
め通常の結晶シリコンの酸化よりもより高温での酸化が
必要とされる。これに加えポリシリコン膜は結晶シリコ
ン基板に比べて著しく酸化速度が速いため膜厚制御は容
易ではない。特にフローティングゲート型の不揮発性メ
モリ装置において、フローティングゲート電極と制御ゲ
ート電極間のポリシリコン膜の酸化による絶縁膜（ボト
ム酸化膜）は膜厚の均一性、絶縁耐性に問題が多かっ
た。本発明は、ポリシリコン上に極薄酸化膜を制御性良
く形成する方法を提供することを目的とする。
は、結晶シリコンの酸化膜に比べ、絶縁耐性が低い。こ
れは、ＳｉＯ2 ／Ｐｏｌｙ−Ｓｉ界面における微少な凹
凸による電流増大が原因といわれており、この改善のた
め通常の結晶シリコンの酸化よりもより高温での酸化が
必要とされる。これに加えポリシリコン膜は結晶シリコ
ン基板に比べて著しく酸化速度が速いため膜厚制御は容
易ではない。特にフローティングゲート型の不揮発性メ
モリ装置において、フローティングゲート電極と制御ゲ
ート電極間のポリシリコン膜の酸化による絶縁膜（ボト
ム酸化膜）は膜厚の均一性、絶縁耐性に問題が多かっ
た。本発明は、ポリシリコン上に極薄酸化膜を制御性良
く形成する方法を提供することを目的とする。
【０００３】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、ポリシリコン膜或いはポリシリコン
電極に酸化処理を必要とする工程において、その工程の
前に、軽い窒化処理を施すことを特徴とする。
装置の製造方法は、ポリシリコン膜或いはポリシリコン
電極に酸化処理を必要とする工程において、その工程の
前に、軽い窒化処理を施すことを特徴とする。
【０００４】請求項２に記載の不揮発性半導体メモリ装
置の製造方法は、フローティングゲート電極と制御ゲー
ト電極の間にＯＮＯ積層構造の絶縁膜を形成する方法に
おいて、ポリシリコン膜によりなるフローティング電極
上にボトム酸化膜（ＯＮＯの下層の酸化膜）を形成する
工程の前に、軽い窒化処理を施すことを特徴とする。
置の製造方法は、フローティングゲート電極と制御ゲー
ト電極の間にＯＮＯ積層構造の絶縁膜を形成する方法に
おいて、ポリシリコン膜によりなるフローティング電極
上にボトム酸化膜（ＯＮＯの下層の酸化膜）を形成する
工程の前に、軽い窒化処理を施すことを特徴とする。
【０００５】請求項３に記載の不揮発性半導体メモリ装
置の製造方法は、フローティングゲート電極と制御ゲー
ト電極の間にＯＮＯ積層構造の絶縁膜を形成する方法に
おいて、ポリシリコン膜によりなるフローティングゲー
ト電極上にボトム酸化膜をＲＴＡ（Rapid Thermal Anne
al）プロセスで形成することを特徴とする．
置の製造方法は、フローティングゲート電極と制御ゲー
ト電極の間にＯＮＯ積層構造の絶縁膜を形成する方法に
おいて、ポリシリコン膜によりなるフローティングゲー
ト電極上にボトム酸化膜をＲＴＡ（Rapid Thermal Anne
al）プロセスで形成することを特徴とする．
【０００６】請求項４に記載の半導体装置の製造方法
は、不揮発性半導体メモリ装置の製造方法に関し、フロ
ーティングゲート電極と制御ゲート電極の間にＯＮＯ積
層構造の絶縁膜を形成する方法において、ポリシリコン
膜によりなるフローティングゲート電極上にボトム酸化
膜を形成する工程の前に、軽い窒化処理を施し、ボトム
酸化膜の形成をＲＴＡ（Rapid Thermal Anneal）プロセ
スで行うことを特徴とする。
は、不揮発性半導体メモリ装置の製造方法に関し、フロ
ーティングゲート電極と制御ゲート電極の間にＯＮＯ積
層構造の絶縁膜を形成する方法において、ポリシリコン
膜によりなるフローティングゲート電極上にボトム酸化
膜を形成する工程の前に、軽い窒化処理を施し、ボトム
酸化膜の形成をＲＴＡ（Rapid Thermal Anneal）プロセ
スで行うことを特徴とする。
【０００７】請求項５に記載の不揮発性半導体メモリ装
置の製造方法は、スタックゲート構成によりなるメモリ
素子部分を形成した後、メモリ保護層を形成する工程に
おいて、保護層の最下層となる酸化層の形成の前に、軽
い窒化処理を行うことを特徴とする。
置の製造方法は、スタックゲート構成によりなるメモリ
素子部分を形成した後、メモリ保護層を形成する工程に
おいて、保護層の最下層となる酸化層の形成の前に、軽
い窒化処理を行うことを特徴とする。
【０００８】請求項６に記載の半導体装置は、請求項１
〜５の半導体装置の製造方法により作成した不揮発性半
導体メモリ装置である。
〜５の半導体装置の製造方法により作成した不揮発性半
導体メモリ装置である。
【０００９】請求項１に記載の半導体装置の製造方法
は、ポリシリコン膜あるいはポリシリコン電極に酸化処
理を必要とする工程において、その工程の前に、軽い窒
化処理を施すことを特徴とするものである。ポリシリコ
ンの酸化膜は結晶シリコンの酸化膜に比べて著しく絶縁
耐性が低いことが知られており、これはＳｉＯ2 ／Ｐｏ
ｌｙ−Ｓｉ界面における微少な凹凸により、カソード電
界が強められＳｉＯ2 膜中を流れる電流が著しく増大す
るためといわれている。この改善のため、ポリシリコン
の酸化は結晶シリコンのそれよりもより高温での酸化が
必要とされる。参考値ではあるが、結晶シリコンの酸化
は８００〜９５０℃程度、ポリシリコンの酸化は９００
〜１１００℃程度で行われるのが一般的である。これに
加えて、ポリシリコン膜は結晶シリコン基板に比べて酸
化速度が著しく速いため膜厚制御は容易ではない。酸化
前に軽い窒化処理を行うことにより、ポリシリコン上に
極薄酸化膜を制御性良く形成することが可能となる。
は、ポリシリコン膜あるいはポリシリコン電極に酸化処
理を必要とする工程において、その工程の前に、軽い窒
化処理を施すことを特徴とするものである。ポリシリコ
ンの酸化膜は結晶シリコンの酸化膜に比べて著しく絶縁
耐性が低いことが知られており、これはＳｉＯ2 ／Ｐｏ
ｌｙ−Ｓｉ界面における微少な凹凸により、カソード電
界が強められＳｉＯ2 膜中を流れる電流が著しく増大す
るためといわれている。この改善のため、ポリシリコン
の酸化は結晶シリコンのそれよりもより高温での酸化が
必要とされる。参考値ではあるが、結晶シリコンの酸化
は８００〜９５０℃程度、ポリシリコンの酸化は９００
〜１１００℃程度で行われるのが一般的である。これに
加えて、ポリシリコン膜は結晶シリコン基板に比べて酸
化速度が著しく速いため膜厚制御は容易ではない。酸化
前に軽い窒化処理を行うことにより、ポリシリコン上に
極薄酸化膜を制御性良く形成することが可能となる。
【００１０】請求項２に記載の不揮発性半導体メモリ装
置の製造方法は、不揮発性半導体メモリ装置におけるフ
ローティングゲート電極と制御ゲート電極の間の絶縁膜
の形成方法に関するものである。ポリシリコン膜により
なるフローティングゲート電極上に酸化処理によりボト
ム酸化膜（ＯＮＯの下層の酸化膜）を形成する場合に、
軽い窒化処理を予め施しておくことにより、高温下にお
いても容易に１０ｎｍ以下の極薄酸化膜の形成が可能と
なるため、微少な凹凸に起因した絶縁耐性の低下を抑制
することが出来る。上記の軽い窒化処理並びに酸化処理
はべた状のポリシリコン膜表面のみに行う場合もあれ
ば、ある電極パターンを形成した後に行う場合もあり、
素子構造並びにそのプロセスにより異なる。窒化の方法
並びに窒化の度合いも所望の酸化膜厚や熱履歴、或いは
酸化法等により異なり適宜設定される。ただし、窒化の
度合いはシリコン結晶に換算して数原子層以下及び／ま
たは組成比で数atom％以下の軽い窒化処理に限るもので
ある。これ以上の重い窒化では、酸化防止効果が強すぎ
るため酸化膜の形成そのものが困難になる。軽い窒化を
行うための方法はＲＴＮ（Rapid Thermal Nitridation
）処理が有効であるが、これに限定されるものではな
い。
置の製造方法は、不揮発性半導体メモリ装置におけるフ
ローティングゲート電極と制御ゲート電極の間の絶縁膜
の形成方法に関するものである。ポリシリコン膜により
なるフローティングゲート電極上に酸化処理によりボト
ム酸化膜（ＯＮＯの下層の酸化膜）を形成する場合に、
軽い窒化処理を予め施しておくことにより、高温下にお
いても容易に１０ｎｍ以下の極薄酸化膜の形成が可能と
なるため、微少な凹凸に起因した絶縁耐性の低下を抑制
することが出来る。上記の軽い窒化処理並びに酸化処理
はべた状のポリシリコン膜表面のみに行う場合もあれ
ば、ある電極パターンを形成した後に行う場合もあり、
素子構造並びにそのプロセスにより異なる。窒化の方法
並びに窒化の度合いも所望の酸化膜厚や熱履歴、或いは
酸化法等により異なり適宜設定される。ただし、窒化の
度合いはシリコン結晶に換算して数原子層以下及び／ま
たは組成比で数atom％以下の軽い窒化処理に限るもので
ある。これ以上の重い窒化では、酸化防止効果が強すぎ
るため酸化膜の形成そのものが困難になる。軽い窒化を
行うための方法はＲＴＮ（Rapid Thermal Nitridation
）処理が有効であるが、これに限定されるものではな
い。
【００１１】請求項３に記載の不揮発性半導体メモリ装
置は、不揮発性半導体メモリ装置におけるフローティン
グゲート電極と制御ゲート電極の間の絶縁膜の形成方法
に関するものであり、ポリシリコン膜によりなるフロー
ティングゲート電極上のボトム酸化膜（ＯＮＯの下層の
酸化膜）の形成をＲＴＯ（Rapid Thermal Oxidation）
処理により行うことを特徴とする。ポリシリコンの酸化
膜は結晶シリコンの酸化膜に比べ著しく絶縁耐性が低い
ことが知られており、これはＳｉＯ2 ／Ｐｏｌｙ−Ｓｉ
界面における微少な凹凸が原因と考えられている。従っ
て、ポリシリコンの酸化は結晶シリコンのそれよりもよ
り高温での酸化が有効である。ＲＴＡ（ＲＴＯ）処理に
より制御性良く高温短時間での極薄酸化膜の形成が可能
となる。
置は、不揮発性半導体メモリ装置におけるフローティン
グゲート電極と制御ゲート電極の間の絶縁膜の形成方法
に関するものであり、ポリシリコン膜によりなるフロー
ティングゲート電極上のボトム酸化膜（ＯＮＯの下層の
酸化膜）の形成をＲＴＯ（Rapid Thermal Oxidation）
処理により行うことを特徴とする。ポリシリコンの酸化
膜は結晶シリコンの酸化膜に比べ著しく絶縁耐性が低い
ことが知られており、これはＳｉＯ2 ／Ｐｏｌｙ−Ｓｉ
界面における微少な凹凸が原因と考えられている。従っ
て、ポリシリコンの酸化は結晶シリコンのそれよりもよ
り高温での酸化が有効である。ＲＴＡ（ＲＴＯ）処理に
より制御性良く高温短時間での極薄酸化膜の形成が可能
となる。
【００１２】請求項４に記載の不揮発性半導体メモリ装
置の製造方法は、不揮発性半導体メモリ装置におけるフ
ローティングゲート電極と制御ゲート電極の間の絶縁膜
の形成方法に関するものであり、ポリシリコン膜により
なるフローティングゲート電極上に、予め軽い窒化処理
を施し、ボトム酸化膜（ＯＮＯの下層の酸化膜）の形成
をＲＴＯ（Rapid Thermal Oxidation ）処理により行う
ことを特徴とする。本項は、請求項２及び／又は請求項
３の効果作用を兼ね備えたものである。
置の製造方法は、不揮発性半導体メモリ装置におけるフ
ローティングゲート電極と制御ゲート電極の間の絶縁膜
の形成方法に関するものであり、ポリシリコン膜により
なるフローティングゲート電極上に、予め軽い窒化処理
を施し、ボトム酸化膜（ＯＮＯの下層の酸化膜）の形成
をＲＴＯ（Rapid Thermal Oxidation ）処理により行う
ことを特徴とする。本項は、請求項２及び／又は請求項
３の効果作用を兼ね備えたものである。
【００１３】請求項５に記載の不揮発性半導体メモリ装
置の製造方法は、スタックゲート構成によりなる不揮発
性半導体メモリの素子部分を形成した後にＳＲＡＭ、ゲ
ートアレイ、Ｉ／Ｏ部等の回路部、あるいはメタル配線
工程の形成を行う場合に必要とされるメモリ部の保護層
の形成方法に関する。この保護層は次工程以降で幾度と
なく行なわれる洗浄やエッチングの工程等からメモリ部
分を保護するもの、あるいは実効チャネル長を調整する
ためのサイドウォールとして用いるものであり、酸化
膜、或いは酸化膜と窒化膜の積層膜等によって構成され
る。この酸化膜や酸化膜と窒化膜の積層膜はＣＶＤ等に
よるデポジション膜によって形成される場合が少なくな
いが、基板露出部分への汚染やダメージ等を考慮して、
少なくともその最下層は酸化処理により行われる場合が
多い。この最下層の酸化工程において強い酸化を行うと
スタックゲートの側面部等において異常な酸化が起り素
子形状等が損なわれたり、またソース／ドレイン上部
（ゲートエッジ部分）のトンネル酸化膜厚が厚くなるた
めメモリ動作特性が変化してしまう（書き込み／消去を
ゲートとソースあるいはドレイン間で行う場合等におい
て）場合がある。本項は上記問題を回避するため考案さ
れたものであり、保護層の最下層となる酸化層形成の前
に、軽い窒化処理を行うことを特徴とする。
置の製造方法は、スタックゲート構成によりなる不揮発
性半導体メモリの素子部分を形成した後にＳＲＡＭ、ゲ
ートアレイ、Ｉ／Ｏ部等の回路部、あるいはメタル配線
工程の形成を行う場合に必要とされるメモリ部の保護層
の形成方法に関する。この保護層は次工程以降で幾度と
なく行なわれる洗浄やエッチングの工程等からメモリ部
分を保護するもの、あるいは実効チャネル長を調整する
ためのサイドウォールとして用いるものであり、酸化
膜、或いは酸化膜と窒化膜の積層膜等によって構成され
る。この酸化膜や酸化膜と窒化膜の積層膜はＣＶＤ等に
よるデポジション膜によって形成される場合が少なくな
いが、基板露出部分への汚染やダメージ等を考慮して、
少なくともその最下層は酸化処理により行われる場合が
多い。この最下層の酸化工程において強い酸化を行うと
スタックゲートの側面部等において異常な酸化が起り素
子形状等が損なわれたり、またソース／ドレイン上部
（ゲートエッジ部分）のトンネル酸化膜厚が厚くなるた
めメモリ動作特性が変化してしまう（書き込み／消去を
ゲートとソースあるいはドレイン間で行う場合等におい
て）場合がある。本項は上記問題を回避するため考案さ
れたものであり、保護層の最下層となる酸化層形成の前
に、軽い窒化処理を行うことを特徴とする。
【００１４】請求項６に記載の発明は、請求項１〜５の
半導体処理の製造方法により作製した不揮発性半導体メ
モリ装置であり、良好で安定な素子形状及びメモリ動作
特性を有する。
半導体処理の製造方法により作製した不揮発性半導体メ
モリ装置であり、良好で安定な素子形状及びメモリ動作
特性を有する。
【００１５】図２に本発明の対象とする不揮発性半導体
メモリ装置のフローティングゲート電極と制御ゲート電
極間の酸化絶縁膜構成例を示す。図２において、１は結
晶シリコン基板、２はポリシリコンフローティングゲー
ト電極、３は酸化膜（ボトム酸化膜）、４は窒化膜、５
は酸化膜（トップ酸化膜）、６はポリシリコン制御ゲー
ト電極であり、３，４，５がＯＮＯ積層膜とよばれるも
のである。
メモリ装置のフローティングゲート電極と制御ゲート電
極間の酸化絶縁膜構成例を示す。図２において、１は結
晶シリコン基板、２はポリシリコンフローティングゲー
ト電極、３は酸化膜（ボトム酸化膜）、４は窒化膜、５
は酸化膜（トップ酸化膜）、６はポリシリコン制御ゲー
ト電極であり、３，４，５がＯＮＯ積層膜とよばれるも
のである。
【００１６】
【実施例】次に、実施例を挙げて本発明を更に詳細に説
明する。ポリシリコンの酸化膜の信頼性を評価するた
め、結晶シリコン基板上にゲート酸化膜（トンネル酸化
膜）を介して燐ドープされたポリシリコン膜を１５００
Å成膜し、ＲＴＮプロセスを用いて、ポリシリコン表面
に９５０℃−６０ｓｅｃで軽い窒化処理を施した後、拡
散炉を用いたドライ酸化、拡散炉を用いたウェット酸
化、ＲＴＡによる酸化（ＲＴＯ）の３種類の酸化法を用
いて容量膜厚９０Åの酸化膜（ボトム酸化膜に対応する
もの）を形成した。この場合、その絶縁膜構成は酸化膜
と窒化膜の積層膜にはならない。酸化は主に界面で進行
するため、得られる膜はほぼ完全な酸化膜であり、その
酸化膜表面近傍が若干（数％以下）窒化されているだけ
となる。次に、その上部に燐ドープされたポリシリコン
膜を１５００Å成膜し、公知写真製版技術を用いて、キ
ャパシタ試料を形成した。このポリシリコン酸化膜信頼
性評価用のキャパシタ試料の概略断面図を図１に示す。
図１のキャパシタ試料の層構成は、図２に示された不揮
発性半導体メモリ装置の構成に対応しており、１１は結
晶シリコン基板、１２は燐ドープされたポリシリコン
膜、１３は酸化膜、１６は燐ドープされたポリシリコン
膜である。上記試料においてインターポリ絶縁膜とし
て、ＯＮＯ積層膜ではなく、単層の酸化膜を用いた理由
は、ＯＮＯ積層膜のキャリア伝導機構が複雑であるため
であり、また、本発明が、ポリシリコン上の酸化膜ある
いは、ＯＮＯ積層膜の下層の酸化膜の形成に関するもの
であるからである。このキャパシタ試料（電極１２と電
極１６で構成されるキャパシタ）につき、評価のため下
記の試験を行った。
明する。ポリシリコンの酸化膜の信頼性を評価するた
め、結晶シリコン基板上にゲート酸化膜（トンネル酸化
膜）を介して燐ドープされたポリシリコン膜を１５００
Å成膜し、ＲＴＮプロセスを用いて、ポリシリコン表面
に９５０℃−６０ｓｅｃで軽い窒化処理を施した後、拡
散炉を用いたドライ酸化、拡散炉を用いたウェット酸
化、ＲＴＡによる酸化（ＲＴＯ）の３種類の酸化法を用
いて容量膜厚９０Åの酸化膜（ボトム酸化膜に対応する
もの）を形成した。この場合、その絶縁膜構成は酸化膜
と窒化膜の積層膜にはならない。酸化は主に界面で進行
するため、得られる膜はほぼ完全な酸化膜であり、その
酸化膜表面近傍が若干（数％以下）窒化されているだけ
となる。次に、その上部に燐ドープされたポリシリコン
膜を１５００Å成膜し、公知写真製版技術を用いて、キ
ャパシタ試料を形成した。このポリシリコン酸化膜信頼
性評価用のキャパシタ試料の概略断面図を図１に示す。
図１のキャパシタ試料の層構成は、図２に示された不揮
発性半導体メモリ装置の構成に対応しており、１１は結
晶シリコン基板、１２は燐ドープされたポリシリコン
膜、１３は酸化膜、１６は燐ドープされたポリシリコン
膜である。上記試料においてインターポリ絶縁膜とし
て、ＯＮＯ積層膜ではなく、単層の酸化膜を用いた理由
は、ＯＮＯ積層膜のキャリア伝導機構が複雑であるため
であり、また、本発明が、ポリシリコン上の酸化膜ある
いは、ＯＮＯ積層膜の下層の酸化膜の形成に関するもの
であるからである。このキャパシタ試料（電極１２と電
極１６で構成されるキャパシタ）につき、評価のため下
記の試験を行った。
【００１７】１）ＴＥＭ（Transmission Electron Micr
oscopy）、透過電子顕微鏡による試料断面観察。これに
より、凹凸や酸化膜厚の微視的均一性の評価が行なわれ
る。 ２）初期耐圧試験による評価。 ３）ＴＤＤＢ（Time Dependent Dielectric Breakdown
）、経時絶縁破壊耐性評価。
oscopy）、透過電子顕微鏡による試料断面観察。これに
より、凹凸や酸化膜厚の微視的均一性の評価が行なわれ
る。 ２）初期耐圧試験による評価。 ３）ＴＤＤＢ（Time Dependent Dielectric Breakdown
）、経時絶縁破壊耐性評価。
【００１８】以上の１）、２）及び３）の試験により、
酸化膜信頼性を検討した。尚比較のためポリシリコン１
２（図１）の代わりに結晶シリコン基板を用いた場合に
ついても同様な試料を作成し評価を行った。その評価結
果を〔表１〕（ＴＥＭ評価結果）、〔表２〕（初期耐性
評価結果）、〔表３〕（定電流ＴＤＤＢ耐性評価結果）
に示す。
酸化膜信頼性を検討した。尚比較のためポリシリコン１
２（図１）の代わりに結晶シリコン基板を用いた場合に
ついても同様な試料を作成し評価を行った。その評価結
果を〔表１〕（ＴＥＭ評価結果）、〔表２〕（初期耐性
評価結果）、〔表３〕（定電流ＴＤＤＢ耐性評価結果）
に示す。
【００１９】
【表１】 ◎ ○ × ×× 良い ←──────────→ 悪い
【００２０】
【表２】
【００２１】
【表３】
【００２２】〔表１〕〜〔表３〕によると、結晶シリコ
ン基板上の酸化膜は、軽い窒化の有無にかかわらず、い
ずれの酸化方法を採用しても、酸化膜のうねり（凹凸）
や膜厚の微視的均一性、初期耐圧及びＴＤＤＢ耐性にお
いて良好な信頼性を示している。一方、ポリシリコン上
の酸化膜は、軽い窒化を行わない場合に比べ、窒化有の
場合の方が、膜厚の微視的均一性、初期耐圧及びＴＤＤ
Ｂ耐性が向上していることが判る。このことから軽い窒
化はプロセスの制御性の向上ばかりではなく、酸化膜厚
の微視的均一性向上にも効果があることがわかる。ま
た、通常のゲート酸化膜では、拡散炉によるウエット酸
化膜の方が、ドライ酸化膜やＲＴＯ膜よりＴＤＤＢ耐性
は高いと一般に云われているが、ポリシリコンの酸化の
場合は、酸化速度の速いウエット酸化の場合、酸化膜厚
の均一性や酸化膜−ポリシリコン膜界面の凹凸が顕著に
なり信頼性が低下するものと考えられる。ＲＴＯ膜の場
合、処理温度が高いため凹凸を緩和する効果があるもの
と考えられる。
ン基板上の酸化膜は、軽い窒化の有無にかかわらず、い
ずれの酸化方法を採用しても、酸化膜のうねり（凹凸）
や膜厚の微視的均一性、初期耐圧及びＴＤＤＢ耐性にお
いて良好な信頼性を示している。一方、ポリシリコン上
の酸化膜は、軽い窒化を行わない場合に比べ、窒化有の
場合の方が、膜厚の微視的均一性、初期耐圧及びＴＤＤ
Ｂ耐性が向上していることが判る。このことから軽い窒
化はプロセスの制御性の向上ばかりではなく、酸化膜厚
の微視的均一性向上にも効果があることがわかる。ま
た、通常のゲート酸化膜では、拡散炉によるウエット酸
化膜の方が、ドライ酸化膜やＲＴＯ膜よりＴＤＤＢ耐性
は高いと一般に云われているが、ポリシリコンの酸化の
場合は、酸化速度の速いウエット酸化の場合、酸化膜厚
の均一性や酸化膜−ポリシリコン膜界面の凹凸が顕著に
なり信頼性が低下するものと考えられる。ＲＴＯ膜の場
合、処理温度が高いため凹凸を緩和する効果があるもの
と考えられる。
【００２３】
【発明の効果】以上の説明で明らかなように、請求項１
に記載の半導体処理の製造方法によれば、ポリシリコン
膜或いは、ポリシリコン電極に酸化処理を必要とする工
程において、その工程の前に軽い窒化処理を施すことに
より、酸化膜厚の均一性が向上し、しかもポリシリコン
の酸化速度の抑制が可能となる。
に記載の半導体処理の製造方法によれば、ポリシリコン
膜或いは、ポリシリコン電極に酸化処理を必要とする工
程において、その工程の前に軽い窒化処理を施すことに
より、酸化膜厚の均一性が向上し、しかもポリシリコン
の酸化速度の抑制が可能となる。
【００２４】請求項２に記載の不揮発性半導体メモリ装
置の製造方法によれば、ポリシリコン膜によりなるフロ
ーティングゲート電極上にボトム酸化膜を形成する工程
の前に、軽い窒化処理を施すことにより、酸化膜厚の均
一性の向上が可能となると共に、初期及び経時絶縁耐性
が向上する。従って、酸化絶縁膜の信頼性が増すことに
なる。
置の製造方法によれば、ポリシリコン膜によりなるフロ
ーティングゲート電極上にボトム酸化膜を形成する工程
の前に、軽い窒化処理を施すことにより、酸化膜厚の均
一性の向上が可能となると共に、初期及び経時絶縁耐性
が向上する。従って、酸化絶縁膜の信頼性が増すことに
なる。
【００２５】請求項３に記載の不揮発性半導体メモリ装
置の製造方法によれば、ポリシリコン膜によりなるフロ
ーティングゲート電極上にボトム酸化膜をＲＴＯプロセ
スで行うことにより、制御性よく、高温短時間で極薄酸
化膜が形成されるため酸化膜とポリシリコン膜の界面の
凹凸が緩和される効果がある。このため酸化膜の信頼性
が向上する。
置の製造方法によれば、ポリシリコン膜によりなるフロ
ーティングゲート電極上にボトム酸化膜をＲＴＯプロセ
スで行うことにより、制御性よく、高温短時間で極薄酸
化膜が形成されるため酸化膜とポリシリコン膜の界面の
凹凸が緩和される効果がある。このため酸化膜の信頼性
が向上する。
【００２６】請求項４に記載の不揮発性半導体メモリ装
置の製造方法によれば、前述の請求項２及び／又は請求
項３により得られた作用効果を得ることができる。
置の製造方法によれば、前述の請求項２及び／又は請求
項３により得られた作用効果を得ることができる。
【００２７】請求項５に記載の不揮発性半導体メモリ装
置の製造方法によれば、スタックゲート構成により、メ
モリ素子部分を形成して後、メモリ保護層、あるいはサ
イドウォールを形成する工程において、保護層あるいは
サイドウォールの最下層となる酸化層の形成前に、軽い
窒化処理を行うことにより、酸化膜厚の均一化、酸化膜
の初期及び経時絶縁耐性を向上させることができる。
置の製造方法によれば、スタックゲート構成により、メ
モリ素子部分を形成して後、メモリ保護層、あるいはサ
イドウォールを形成する工程において、保護層あるいは
サイドウォールの最下層となる酸化層の形成前に、軽い
窒化処理を行うことにより、酸化膜厚の均一化、酸化膜
の初期及び経時絶縁耐性を向上させることができる。
【００２８】請求項６に記載の不揮発性半導体メモリ装
置によれば、良好で安定な素子形状及びメモリ動作特性
を得ることができる。
置によれば、良好で安定な素子形状及びメモリ動作特性
を得ることができる。
【図１】ポリシリコン膜信頼性評価用試料の概略断面図
である。
である。
【図２】半導体装置のフローティングゲート電極と制御
ゲート電極間の酸化絶縁膜構成例を示す断面図である。
ゲート電極間の酸化絶縁膜構成例を示す断面図である。
【図３】実施例におけるＭＯＳキャパシタ試料の評価結
果を示す表である。
果を示す表である。
１ 結晶シリコン基板 ２ ポリシリコンフローティングゲート電極 ３ 酸化膜（ボトム酸化膜） ４ 窒化膜 ５ 酸化膜（トップ酸化膜） ６ ポリシリコン制御ゲート電極 １１ 結晶シリコン基板 １２ 燐ドープされたポリシリコン膜 １３ 酸化膜 １６ 燐ドープされたポリシリコン膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年８月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】ポリシリコン膜信頼性評価用試料の概略断面図
である。
である。
【図２】半導体装置のフローティングゲート電極と制御
ゲート電極間の酸化絶縁膜構成例を示す断面図である。
ゲート電極間の酸化絶縁膜構成例を示す断面図である。
【符号の説明】 １ 結晶シリコン基板 ２ ポリシリコンフローティングゲート電極 ３ 酸化膜（ボトム酸化膜） ４ 窒化膜 ５ 酸化膜（トップ酸化膜） ６ ポリシリコン制御ゲート電極 １１ 結晶シリコン基板 １２ 燐ドープされたポリシリコン膜 １３ 酸化膜 １６ 燐ドープされたポリシリコン膜
Claims (6)
- 【請求項１】 半導体装置の製造方法に関し、ポリシリ
コン膜或いはポリシリコン電極に酸化処理を必要とする
工程において、その工程の前に、軽い窒化処理を施すこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 不揮発性半導体メモリ装置の製造方法に
関し、フローティングゲート電極と制御ゲート電極の間
にＯＮＯ積層構造の絶縁膜を形成する方法において、ポ
リシリコン膜によりなるフローティング電極上にボトム
酸化膜（ＯＮＯの下層の酸化膜）を形成する工程の前
に、軽い窒化処理を施すことを特徴とする不揮発性半導
体メモリ装置の製造方法。 - 【請求項３】 不揮発性半導体メモリ装置の製造方法に
関し、フローティングゲート電極と制御ゲート電極の間
にＯＮＯ積層構造の絶縁膜を形成する方法において、ポ
リシリコン膜によりなるフローティングゲート電極上に
ボトム酸化膜を、ＲＴＡ（Rapid Thermal Anneal）プロ
セスで形成することを特徴とする不揮発性半導体メモリ
装置の製造方法。 - 【請求項４】 不揮発性半導体メモリ装置の製造方法に
関し、フローティングゲート電極と制御ゲート電極の間
にＯＮＯ積層構造の絶縁膜を形成する方法において、ポ
リシリコン膜によりなるフローティングゲート電極上に
ボトム酸化膜を形成する工程の前に、軽い窒化処理を施
し、ボトム酸化膜の形成をＲＴＡ（Rapid Thermal Anne
al）プロセスで行うことを特徴とする不揮発性メモリ装
置の製造方法。 - 【請求項５】 不揮発性半導体メモリ装置の製造方法に
関し、スタックゲート構成によりなるメモリ素子部分を
形成した後、メモリ保護層を形成する工程において、保
護層の最下層となる酸化層の形成の前に、軽い窒化処理
を行うことを特徴とする不揮発性半導体メモリ装置の製
造方法。 - 【請求項６】 請求項１〜５の半導体装置の製造方法に
より作成した不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13756696A JP3552846B2 (ja) | 1995-11-20 | 1996-05-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-326495 | 1995-11-20 | ||
| JP32649595 | 1995-11-20 | ||
| JP13756696A JP3552846B2 (ja) | 1995-11-20 | 1996-05-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205157A true JPH09205157A (ja) | 1997-08-05 |
| JP3552846B2 JP3552846B2 (ja) | 2004-08-11 |
Family
ID=26470824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13756696A Expired - Fee Related JP3552846B2 (ja) | 1995-11-20 | 1996-05-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3552846B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1298711A2 (de) | 2001-10-01 | 2003-04-02 | Infineon Technologies AG | Verfahren zum Herstellen einer integrierten Halbleiteranordnung und zugehörige Halbleiteranordnung |
| KR100399940B1 (ko) * | 2001-12-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 제조방법 |
| JP2005159266A (ja) * | 2003-11-25 | 2005-06-16 | Macronix Internatl Co Ltd | Ｏｎｏ構造上に酸化物を形成するための方法 |
-
1996
- 1996-05-08 JP JP13756696A patent/JP3552846B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1298711A2 (de) | 2001-10-01 | 2003-04-02 | Infineon Technologies AG | Verfahren zum Herstellen einer integrierten Halbleiteranordnung und zugehörige Halbleiteranordnung |
| EP1298711A3 (de) * | 2001-10-01 | 2006-04-19 | Infineon Technologies AG | Verfahren zum Herstellen einer integrierten Halbleiteranordnung und zugehörige Halbleiteranordnung |
| KR100399940B1 (ko) * | 2001-12-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 제조방법 |
| JP2005159266A (ja) * | 2003-11-25 | 2005-06-16 | Macronix Internatl Co Ltd | Ｏｎｏ構造上に酸化物を形成するための方法 |
| JP4598421B2 (ja) * | 2003-11-25 | 2010-12-15 | 旺宏電子股▲ふん▼有限公司 | Ｏｎｏ構造上に酸化物を形成するための方法 |
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| Publication number | Publication date |
|---|---|
| JP3552846B2 (ja) | 2004-08-11 |
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