KR20010004265A - 플래쉬 메모리 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 실리콘 기판 상부에 필드 산화 공정으로 터널 산화막을 형성하는 단계와, 전체 상부에 제 1 폴리 실리콘층을 형성한 후 제 1 폴리 마스크를 증착하는 단계와, 상기 제 1 폴리 마스크를 식각 마스크로 하여 셀의 액티브 영역만 남겨두고 플로팅 게이트 영역을 디파인 한 후 정션 형성을 위한 이온주입 공정을 실시하는 단계와, 전체 상부에 플로팅 게이트의 사이드 웰 패시베이션 및 식각 버퍼층으로 사용할 산화막을 형성하는 단계와, 상기 폴리 실리콘과 산화막의 선택비가 높은 래시피로 에치 백 공정을 실시하여 플로팅 게이트 주변을 모두 산화막 물질로 보호막을 형성하는 단계와, 상기 폴리 실리콘층 상부에 절연막인 ONO막을 증착하고, 콘트롤 게이트로 사용되는 제 2 폴리 실리콘층, 텅스텐 실리사이드막을 순차적으로 형성한 후 게이트 마스크을 증착하는 단계와, 상기 게이트 마스크를 식각 마스크로 하여 플라즈마 식각 공정을 실시하여 게이트 라인을 형성하는 단계를 포함하여 이루어진 플래쉬 메모리 소자의 게이트 형성 방법을 제공한다.
Description
본 발명은 플래쉬 메모리 소자의 게이트 형성 방법에 관한 것으로, 특히 셀의 게이트 형성시 플라즈마 식각 손실에 의한 소스 엣지(Source edge) 영역의 터널 산화막 손실(Tunnel oxide damage)을 방지하기 위해 버퍼 층(Buffer layer)을 이용하여 자기정렬 식각(SAE) 공정시 터널 산화막 및 실리콘 기판이 노출되지 않도록 함으로써, 식각 공정에 의한 기판 손실, 산화막 손실, 잉여 폴리(Residue poly) 문제를 근본적으로 해결하고, 공정상의 문제로 인한 소자의 신뢰성 특성을 개선할 수 있는 플래쉬 메모리 소자의 게이트 형성 방법에 관한 것이다.
종래의 플래쉬 메모리 소자의 게이트 형성 방법을 도 1 및 도 3을 참고하여 설명하면 다음과 같다.
도 1은 종래의 게이트 형성 방법을 설명하기 위해 도시한 폴리 1 패턴 마스크의 레이 아웃(Layout)구조도이고, 도 3(a) 내지 도 3(c)는 종래의 셀 게이트 형성 방법을 설명하기 위해 도시한 단면도이다.
도 1의 도면부호(a)는 제 1 폴리 실리콘 식각 공정시 오픈(Open)되는 영역을 의미하며, 도면부호(b)는 ISO 패턴을 나타낸다. 도 1에서 나타낸 바와 같이 종래의 제 1 폴리 실리콘 식각 공정은 워드라인을 따라 셀과 셀 사이를 절연시키기 위해 필드 산화막 상부의 일부 영역에 대해 제 1 폴리 실리콘을 식각하게 된다.
도 3(a)에서, 실리콘 기판(1) 상부에 필드 산화막(2)을 형성한다. 필드 산화막(2) 상부에는 제 1 폴리 실리콘(플로팅 게이트)층(3)을 형성한 후, 제 1 폴리 실리콘층(3) 상부에 ONO막(4)을 형성한다. 이후, 제 2 폴리 실리콘(콘트롤 게이트)층(5) 및 절연막(6)을 순차적으로 형성한다. 절연막(6)으로는 WSix 및 ARC 옥시나이트라이드(Oxynitride)를 사용한다. 이후, 전체 상부에 게이트 마스크(7)를 증착한다.
도 3(b)에서, 게이트 마스크(7)를 식각 마스크로 이용하여 셀 영역은 절연막(6)까지 식각하고, 페리 트랜지스터(Peri. Tr) 영역은 실리콘 기판(1)까지 식각한다. 셀 영역은 P1, ONO, P2, WSix 및 ARC로 구성되며, 트랜지스터(Peri. Tr) 영역은 P1 또는 P2, WSix, ARC 로 구성되어 있기 때문에 게이트 식각과 자기정렬 식각의 두 공정을 통해 셀 워드라인이 형성된다.
이러한, 종래의 게이트 형성 방법은 다음과 같은 문제점이 있다.
먼저, 게이트 및 자기정렬 식각 공정시 산화막과 폴리 실리콘과의 선택비가 아주 좋지 않은 이상 하부 층(Under layer)의 어택(Attack) 및 식각층의 잔존(Residue) 문제가 항상 존재하게 된다. 즉, SAE 공정에 의하여 제 1 폴리 실리콘층의 식각시 웨이퍼간(Wafer to wafer), 로트간(Lot to lot)으로 공정 변화가 항상 존재함으로 과도한 식각의 경우 실리콘 기판의 손실이 발생하여 소거 특성을 저하시키게 된다. 또한, 식각이 덜 되었을 경우는 폴리 실리콘이 남아(Poly residue) 게이트 콘택 브리지(Gate to contact bridge) 또는 채널 길이의 증가로 불량 비트(Fail bit)가 발생하게 된다.
또한, 식각 공정시 발생하는 터널 옥사이드 엣지(Tunnel oxide edge)쪽의 플라즈마 손실로 인한 챠지 업(Charge up) 현상으로 소자의 신뢰성 저하에 큰 영향을 미치게 된다. 즉, 식각 손실로 취약하게 된 소스/드레인 옆(Side)으로 플로팅 게이트 내부에 존재하는 챠지들이 유실되어 소자의 초기 불량 및 오퍼레이팅 라이프(Operating life) 특성에 심각한 영향을 주게 된다.
따라서, 본 발명은 셀의 게이트 형성시 플라즈마 식각 손실에 의한 소스 엣지 영역의 터널 산화막 손실을 방지하기 위해 버퍼 층을 이용하여 자기정렬 식각 공정시 터널 산화막 층 및 실리콘 기판이 노출되지 않도록 함으로써, 상기한 단점을 해소 할 수 있는 플래쉬 메모리 소자의 게이트 형성 방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 게이트 형성 방법은 실리콘 기판 상부에 필드 산화 공정으로 터널 산화막을 형성하는 단계와, 전체 상부에 제 1 폴리 실리콘층을 형성한 후 제 1 폴리 마스크를 증착하는 단계와, 상기 제 1 폴리 마스크를 식각 마스크로 하여 셀의 액티브 영역만 남겨두고 플로팅 게이트 영역을 디파인 한 후 정션 형성을 위한 이온주입 공정을 실시하는 단계와, 전체 상부에 플로팅 게이트의 사이드 웰 패시베이션 및 식각 버퍼층으로 사용할 산화막을 형성하는 단계와, 상기 폴리 실리콘과 산화막의 선택비가 높은 래시피로 에치 백 공정을 실시하여 플로팅 게이트 주변을 모두 산화막 물질로 보호막을 형성하는 단계와, 상기 폴리 실리콘층 상부에 절연막인 ONO막을 증착하고, 콘트롤 게이트로 사용되는 제 2 폴리 실리콘층, 텅스텐 실리사이드막을 순차적으로 형성한 후 게이트 마스크을 증착하는 단계와, 상기 게이트 마스크를 식각 마스크로 하여 플라즈마 식각 공정을 실시하여 게이트 라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명은 워드라인 방향으로 셀과 셀 사이의 절연을 위해 제 1 폴리 실리콘층을 디파인(Define) 하는 종래의 게이트 형성 방법 대신에, 플로팅 게이트 제 1 폴리 마스크를 사용하여 디파인하게 된다. 그리고, 게이트 액티브(Gate active) 영역을 제외한 모든 영역을 산화막이나 PSG, BPSG등 산화막 계열의 절연막으로 보호한 다음 이를 식각 손실 방지를 위한 버퍼 층 및 채널 손실 방지를 위한 절연막으로 사용한다.
또한, 제 1 폴리 실리콘층과 제 2 폴리 실리콘층을 따로 디파인 하여 ONO막과 게이트의 접촉 면적을 크게 함으로써 게이트 커플링 비를 증가시켜 개선된 특성을 기대할 수 있다.
도 1은 종래의 셀 게이트 형성 방법을 설명하기 위해 도시한 폴리 1 패턴 마스크의 레이 아웃 구조도.
도 2는 본 발명에 따른 셀 게이트 형성 방법을 설명하기 위해 도시한 폴리 1 패턴 마스크의 레이 아웃 구조도.
도 3(a) 및 도 3(b)는 종래의 셀 게이트 형성 방법을 설명하기 위해 도시한 단면도.
도 4(a) 내지 도 4(f)는 본 발명에 따른 셀 게이트 형성 방법을 설명하기 위해 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11: 실리콘 기판 12: 터널 산화막
13: 제 1 폴리 실리콘층 14: 제 1 폴리 마스크
15: 산화막 16: ONO막
17: 제 2 폴리 실리콘층 18: 텅스텐 실리사이드막
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 셀 게이트 형성 방법을 설명하기 위해 도시한 제 1 폴리 패턴 마스크의 레이 아웃 구조도이고, 도 4(a) 내지 도 4(f)는 본 발명에 따른 셀 게이트 형성 방법을 설명하기 위해 도시한 단면도이다.
먼저, 도 4(a)는 실리콘 기판(11) 상부에 필드 산화 공정으로 터널 산화막(12)을 형성하고, 전체 상부에 제 1 폴리 실리콘층(13)을 형성한 후 제 1 폴리 마스크(14)를 증착한 상태의 단면도이다.
도 4(b)는 제 1 폴리 마스크(14)를 식각 마스크로 하여 셀의 액티브 영역만 남겨두고 플로팅 게이트 영역을 디파인 한 후 정션(Junction) 형성을 위한 이온주입 공정을 실시한 상태의 단면도이다.
도 4(c)는 도 4(b)의 전체 상부에 플로팅 게이트의 사이드 웰 패시베이션(Side wall passivation) 및 식각 버퍼층(Etch buffer layer)으로 사용할 산화막(15)을 형성한 상태의 단면도이다. 상기 산화막(15)으로는 BPSG, PSG, MTO 등을 사용한다.
도 4(d)는 폴리와 산화막의 선택비가 높은 래시피(Recipe)로 에치 백(Etch back) 공정을 실시하여 플로팅 게이트 주변을 모두 산화막 물질로 보호막을 형성한 상태의 단면도이다.
도 4(e)는 폴리 실리콘층 간의 절연막인 ONO막(16)을 형성하고, 콘트롤 게이트로 사용되는 제 2 폴리 실리콘층(17), 텅스텐 실리사이드층(18), 하드 마스크로 이용되는 ARC 옥시나이트라이드막(18)을 순차적으로 형성한 후 게이트 마스크(19)을 증착하여 게이트 라인 형성을 위한 마스크 공정을 수행하는 상태의 단면도이다. 이때, 게이트 라인을 위한 마스크 공정은 플로팅 게이트(제 1 폴리 실리콘층)와 미스 얼라인(Mis align)을 최소화 하고 게이트 커플링 비를 크게하기 위해 플로팅 게이트 보다 약간 크게 디파인 한다.
도 4(f)는 게이트 마스크(19)을 식각 마스크로 하여 플라즈마 식각 공정을 통해 최종적으로 게이트 라인을 형성한 상태의 단면도이다.
상술한 바와 같은 본 발명은 플래쉬 메모리 소자의 상품성을 좌우하는 가장 큰 요소인 소자의 신뢰성 문제(Charge ross)를 개선시킬 수 있다. 계산상으로 플로팅 게이트에서 전자가 하루에 하나 이상 빠져나가게 되면 10년을 보상할 수 없게 된다. 플로팅 게이트의 전자는 열적, 전기적 스트레스에 의해 빠져나가게 되는데 그중 터널 산화막이 가장 취약한 곳으로 알려져 있고 실제로 측정 결과도 이같은 사실을 증명하고 있다. 이로 인해 본 발명에서는 산화막 계열의 물질로 플로팅 게이트 주변에 보호막을 형성함으로써 터널 산화막 엣지 쪽으로 챠지 손실을 최소화 할 수 있다.
또한, 본 발명은 식각 공정에 의한 기판(Sub) 손실 및 폴리 잉여 문제를 근본적으로 해결할 수 있다. 종래 기술에서는 셀(P1, ONO, P2, WSix, ARC)과 트랜지스터(P1 또는 P2, WSix, ARC)의 구조가 상이한 관계로 게이트 식각 공정으로 셀 영역의 제 2 폴리 실리콘층 까지만 식각 공정을 수행하고, 트랜지스터는 실리콘 기판까지 식각한 후 셀 영역만 오픈 시킨 후 나머지 ONO막, 제 1 폴리 실리콘층, Tox 층을 식각하여 게이트 라인을 형성하였다. 이와 같은 경우 여러가지 다른 물질들을 식각함으로 인해 식각 선택비 문제로 셀 영역의 실리콘 기판 손실 문제나 필드 산화막과 액티브 영역과의 단차 부분처럼 아주 취약한 곳에 남아있는 폴리 잉여 문제를 항상 야기하게 된다. 이들은 정션 누설을 증가시키고 폴리가 남아 있을경우 챠지 패스가 되어 소자의 신뢰성에 커다란 영향을 미친다.
그러므로, 본 발명에서는 터널 산화막 보호 뿐만 아니라 산화층(식각 버퍼층)을 이용하여 후속 SAE 공정에 의한 실리콘 기판 손실 및 폴리 잔존 문제를 근본적으로 해결하였다.
또한, ONO막과 게이트간의 접촉면적을 크게 함으로써 커플링 비가 좋아진다.
종래 기술에 의한 게이트 보다 본 발명의 게이트는 플로팅 게이트와 콘트롤 게이트로 각각 따로 디파인 하고, 또한 콘트롤 게이트를 약간 크게 디파인 함으로써 폴리 실리콘과 ONO막 사이의 접촉 면적을 크게하여 커플링 비를 향상시킬 수 있다.
이렇게 함으로써 소거에 필요한 전계를 인가하기 위해 종래의 기술보다 낮은 게이트 전압을 인가해도 같은 전계를 얻을 수 있으므로 저전압을 사용하는 소자에서 유리하다.
상술한 바와 같이 본 발명은 다음과 같은 효과를 얻을 수 있다.
첫째, 플래쉬 메모리 소자의 상품성을 좌우하는 가장 큰 요소인 소자의 신뢰성 문제(Charge ross)를 개선시킬 수 있다.
둘째, 본 발명은 식각 공정에 의한 실리콘 기판 손실 및 폴리 실리콘의 잔존 문제를 근본적으로 해결할 수 있다.
셋째, ONO막과 게이트 간의 접촉면적을 크게 함으로써 커플링 비가 좋아진다.
Claims (7)
- 실리콘 기판 상부에 필드 산화 공정으로 터널 산화막을 형성하는 단계와,상기 실리콘 기판 전체 상부에 제 1 폴리 실리콘층을 형성한 후 제 1 폴리 마스크를 증착하는 단계와,상기 제 1 폴리 마스크를 식각 마스크로 하여 셀의 액티브 영역만 남겨두고 플로팅 게이트 영역을 디파인 한 후 정션 형성을 위한 이온주입 공정을 실시하는 단계와,전체 상부에 플로팅 게이트의 사이드 웰 패시베이션 및 식각 버퍼층으로 사용할 산화막을 형성하는 단계와,상기 폴리 실리콘과 산화막의 선택비가 높은 래시피로 에치 백 공정을 실시하여 플로팅 게이트 주변을 모두 산화막 물질로 보호막을 형성하는 단계와,상기 폴리 실리콘층 상부에 절연막인 ONO막을 증착하고, 콘트롤 게이트로 사용되는 제 2 폴리 실리콘층, 텅스텐 실리사이드막을 순차적으로 형성한 후 게이트 마스크을 증착하는 단계와,상기 게이트 마스크를 식각 마스크로 하여 플라즈마 식각 공정을 통해 게이트 라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 플로팅 게이트의 사이드 웰 패시베이션 및 식각 버퍼층은 제 1 폴리 실리콘층 식각 공정 후 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 2 항에 있어서,상기 플로팅 게이트의 사이드 웰 패시베이션 및 식각 버퍼층으로 PSG 를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 2 항에 있어서,상기 플로팅 게이트의 사이드 웰 패시베이션 및 식각 버퍼층으로 BPSG 를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 2 항에 있어서,상기 플로팅 게이트의 사이드 웰 패시베이션 및 식각 버퍼층으로 MTO 를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 플로팅 게이트와 콘트롤 게이트를 각각 따로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 콘트롤 게이트를 상기 플로팅 게이트 보다 크게 디파인 시키는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
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| KR1019990024888A KR100602326B1 (ko) | 1999-06-28 | 1999-06-28 | 플래쉬 메모리 소자의 게이트 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100602326B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100923299B1 (ko) * | 2003-01-28 | 2009-10-23 | 삼성전자주식회사 | 자기 램의 자기 터널 접합층 형성 방법 |
| KR101064281B1 (ko) * | 2005-05-23 | 2011-09-14 | 매그나칩 반도체 유한회사 | 반도체 메모리 소자의 제조방법 |
| KR200487727Y1 (ko) | 2018-03-15 | 2018-10-25 | 이철아 | 과수용 이동식 사다리대차 |
-
1999
- 1999-06-28 KR KR1019990024888A patent/KR100602326B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100923299B1 (ko) * | 2003-01-28 | 2009-10-23 | 삼성전자주식회사 | 자기 램의 자기 터널 접합층 형성 방법 |
| KR101064281B1 (ko) * | 2005-05-23 | 2011-09-14 | 매그나칩 반도체 유한회사 | 반도체 메모리 소자의 제조방법 |
| KR200487727Y1 (ko) | 2018-03-15 | 2018-10-25 | 이철아 | 과수용 이동식 사다리대차 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100602326B1 (ko) | 2006-07-14 |
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