JPH10189774A - 半導体記憶素子及びその製造方法、並びに半導体記憶装置 - Google Patents
半導体記憶素子及びその製造方法、並びに半導体記憶装置Info
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- JPH10189774A JPH10189774A JP34379096A JP34379096A JPH10189774A JP H10189774 A JPH10189774 A JP H10189774A JP 34379096 A JP34379096 A JP 34379096A JP 34379096 A JP34379096 A JP 34379096A JP H10189774 A JPH10189774 A JP H10189774A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000000463 material Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 5
- 229910021332 silicide Inorganic materials 0.000 abstract description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 3
- 230000000903 blocking effect Effects 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 239000012212 insulator Substances 0.000 abstract 2
- 238000009413 insulation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
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- Read Only Memory (AREA)
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Abstract
(57)【要約】
【課題】 半導体記憶素子を冗長切り替え素子として用
いて、そのフローティングゲートに紫外線が入射しない
ようにすることにより、煩雑な冗長切り替え作業を簡略
化し、紫外線消去による冗長情報の変動を防止し、かつ
小型化を実現した不揮発性の半導体記憶素子及びその製
造方法、並びにこの半導体記憶素子を用いた半導体記憶
装置を提供する。 【解決手段】 フローティングゲート３を有し、このフ
ローティングゲート３がコントロールゲート５で覆われ
ており、かつこのコントロールゲート５が紫外線を透過
しない材料からなる半導体記憶素子１０、及びこの半導
体記憶素子１０を冗長切り替え素子として用いる半導体
記録装置を構成する。
いて、そのフローティングゲートに紫外線が入射しない
ようにすることにより、煩雑な冗長切り替え作業を簡略
化し、紫外線消去による冗長情報の変動を防止し、かつ
小型化を実現した不揮発性の半導体記憶素子及びその製
造方法、並びにこの半導体記憶素子を用いた半導体記憶
装置を提供する。 【解決手段】 フローティングゲート３を有し、このフ
ローティングゲート３がコントロールゲート５で覆われ
ており、かつこのコントロールゲート５が紫外線を透過
しない材料からなる半導体記憶素子１０、及びこの半導
体記憶素子１０を冗長切り替え素子として用いる半導体
記録装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば冗長切り替
え素子としての不揮発性の半導体記憶素子に適用して好
適な、半導体記憶素子及びその製造方法、並びに半導体
記憶装置に係わる。
え素子としての不揮発性の半導体記憶素子に適用して好
適な、半導体記憶素子及びその製造方法、並びに半導体
記憶装置に係わる。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の冗長回
路は、多結晶シリコン等で形成されたヒューズを形成
し、冗長を行う不良ビットに対応するヒューズをレーザ
で溶断する、いわゆるレーザ溶断ヒューズを用いること
によって、不良ビットと予備のビットとの切り替えが行
われてきた。
路は、多結晶シリコン等で形成されたヒューズを形成
し、冗長を行う不良ビットに対応するヒューズをレーザ
で溶断する、いわゆるレーザ溶断ヒューズを用いること
によって、不良ビットと予備のビットとの切り替えが行
われてきた。
【０００３】この場合、冗長回路との切り替えを行うた
めのシーケンスは以下のようになる。 （１）ウエハレベルでの紫外線消去 （２）ウエハレベルでのチップ動作確認（ファンクショ
ンテスト） （３）冗長の可否判断、及び冗長可能チップのチェック （４）レーザによる冗長選択スイッチであるヒューズの
溶断 （５）ウエハレベルでの紫外線消去 （６）チップの組立 （７）チップ動作確認（ファンクションテスト）
めのシーケンスは以下のようになる。 （１）ウエハレベルでの紫外線消去 （２）ウエハレベルでのチップ動作確認（ファンクショ
ンテスト） （３）冗長の可否判断、及び冗長可能チップのチェック （４）レーザによる冗長選択スイッチであるヒューズの
溶断 （５）ウエハレベルでの紫外線消去 （６）チップの組立 （７）チップ動作確認（ファンクションテスト）
【０００４】こうしたシーケンスの中で、（２）、
（３）、（４）の各ステップは、当然のことながら、そ
れぞれ別の装置、例えばテスター及びレーザカッターに
おいて行わなければならないため、その作業が非常に煩
雑なものになってしまっていた。
（３）、（４）の各ステップは、当然のことながら、そ
れぞれ別の装置、例えばテスター及びレーザカッターに
おいて行わなければならないため、その作業が非常に煩
雑なものになってしまっていた。
【０００５】このような煩雑さを回避するための方法と
して、上述のレーザ溶断ヒューズの代わりに、不揮発性
半導体記憶素子を冗長の切り替え素子として用いる方法
がある。この場合、チップの動作確認を行う際に、まず
不揮発性半導体記憶素子から充分に電子を引き抜いて空
乏化し、素子が導通状態になるようにしておき、冗長可
能な場合は電子を注入することで導通を遮断してやれば
よい。
して、上述のレーザ溶断ヒューズの代わりに、不揮発性
半導体記憶素子を冗長の切り替え素子として用いる方法
がある。この場合、チップの動作確認を行う際に、まず
不揮発性半導体記憶素子から充分に電子を引き抜いて空
乏化し、素子が導通状態になるようにしておき、冗長可
能な場合は電子を注入することで導通を遮断してやれば
よい。
【０００６】このように、不揮発性半導体記憶素子を冗
長の切り替え素子として用いた場合には、（２）のテス
ターを用いたウエハレベルでのチップ動作確認時に、そ
の場で不揮発性半導体記憶素子の情報を変更することで
冗長を行うことができるため、上述した（３）、（４）
の工程をなくすことができる。さらに、チップの組立後
に不良になったもので、冗長回路による救済が可能なチ
ップに対しても、電気的に冗長の切り替えを行うことが
出来るため、冗長回路による救済効率を高めることがで
きる。
長の切り替え素子として用いた場合には、（２）のテス
ターを用いたウエハレベルでのチップ動作確認時に、そ
の場で不揮発性半導体記憶素子の情報を変更することで
冗長を行うことができるため、上述した（３）、（４）
の工程をなくすことができる。さらに、チップの組立後
に不良になったもので、冗長回路による救済が可能なチ
ップに対しても、電気的に冗長の切り替えを行うことが
出来るため、冗長回路による救済効率を高めることがで
きる。
【０００７】
【発明が解決しようとする課題】しかしながら、単に冗
長切り替え素子として不揮発性半導体記憶素子を用い、
テスターを用いたウエハレベルでのチップ動作確認時
（２）に、その場で不揮発性半導体記憶素子の情報を変
更した場合には、その後の組立前の紫外線消去工程
（５）の時において、冗長切り替え素子として用いた不
揮発性半導体記憶素子の情報も同時に変わってしまうた
め、冗長切り替え素子として実用化することができな
い。
長切り替え素子として不揮発性半導体記憶素子を用い、
テスターを用いたウエハレベルでのチップ動作確認時
（２）に、その場で不揮発性半導体記憶素子の情報を変
更した場合には、その後の組立前の紫外線消去工程
（５）の時において、冗長切り替え素子として用いた不
揮発性半導体記憶素子の情報も同時に変わってしまうた
め、冗長切り替え素子として実用化することができな
い。
【０００８】この問題を回避するため、図５に示すよう
に、冗長切り替え用の不揮発性半導体記憶素子をアルミ
配線などの紫外線を透過しない膜、この例では配線層５
９で覆うことで、紫外線照射による記憶素子の情報の変
動を防止する技術が提案されている。
に、冗長切り替え用の不揮発性半導体記憶素子をアルミ
配線などの紫外線を透過しない膜、この例では配線層５
９で覆うことで、紫外線照射による記憶素子の情報の変
動を防止する技術が提案されている。
【０００９】図５の半導体記憶素子５０は、半導体基板
５１の表面上にトンネルゲート絶縁膜５２を介してフロ
ーティングゲート５３が形成され、フローティングゲー
ト５３上にゲート間絶縁層５４を介してコントロールゲ
ート５５が形成されてスタックゲート構造を構成してい
る。そして、スタック構造のフローティングゲート５３
及びコントロールゲート５５を覆って、厚くゲート間絶
縁層５８が形成され、さらに表面を覆って遮光膜となる
配線層５９が形成されている。半導体基板５１表面には
ソース部及びドレイン部となる不純物の拡散層５６が形
成されている。
５１の表面上にトンネルゲート絶縁膜５２を介してフロ
ーティングゲート５３が形成され、フローティングゲー
ト５３上にゲート間絶縁層５４を介してコントロールゲ
ート５５が形成されてスタックゲート構造を構成してい
る。そして、スタック構造のフローティングゲート５３
及びコントロールゲート５５を覆って、厚くゲート間絶
縁層５８が形成され、さらに表面を覆って遮光膜となる
配線層５９が形成されている。半導体基板５１表面には
ソース部及びドレイン部となる不純物の拡散層５６が形
成されている。
【００１０】しかしながら、この技術によれば、図５に
示すように、紫外線ＵＶが配線層５９と基板５１との間
のゲート間絶縁層５８の隙間ａから入ってくるため、こ
れを防止するために遮光膜となる配線層５９の覆いを充
分に広く採ってやる必要があり、結果的に素子面積が大
きくなってしまうというデメリットがあった。
示すように、紫外線ＵＶが配線層５９と基板５１との間
のゲート間絶縁層５８の隙間ａから入ってくるため、こ
れを防止するために遮光膜となる配線層５９の覆いを充
分に広く採ってやる必要があり、結果的に素子面積が大
きくなってしまうというデメリットがあった。
【００１１】上述した問題の解決のために、本発明にお
いては、半導体記憶素子を冗長切り替え素子として用い
て、そのフローティングゲートに紫外線が入射しないよ
うにすることにより、煩雑な冗長切り替え作業を簡略化
し、紫外線消去による冗長情報の変動を防止し、かつ小
型化を実現した不揮発性の半導体記憶素子及びその製造
方法、並びにこの半導体記憶素子を用いた半導体記憶装
置を提供するものである。
いては、半導体記憶素子を冗長切り替え素子として用い
て、そのフローティングゲートに紫外線が入射しないよ
うにすることにより、煩雑な冗長切り替え作業を簡略化
し、紫外線消去による冗長情報の変動を防止し、かつ小
型化を実現した不揮発性の半導体記憶素子及びその製造
方法、並びにこの半導体記憶素子を用いた半導体記憶装
置を提供するものである。
【００１２】
【課題を解決するための手段】本発明の半導体記憶素子
は、フローティングゲートを覆って紫外線を透過しない
材料からなるコントロールゲートが形成された構成であ
る。
は、フローティングゲートを覆って紫外線を透過しない
材料からなるコントロールゲートが形成された構成であ
る。
【００１３】上述の本発明の半導体記憶素子によれば、
フローティングゲートが紫外線を透過しない材料からな
るコントロールゲートで覆われているので、紫外線の入
射を防止して、紫外線による記憶素子の情報の変動を防
止することができる。また、新たに遮光膜を設けずに、
フローティングゲートを覆ったコントロールゲートによ
り遮光を行うので、フローティングゲートの側方からの
紫外線の入射を防止することができると共に、遮光膜を
広く形成しなくてもすむため、半導体記憶素子の小型化
を図ることができる。
フローティングゲートが紫外線を透過しない材料からな
るコントロールゲートで覆われているので、紫外線の入
射を防止して、紫外線による記憶素子の情報の変動を防
止することができる。また、新たに遮光膜を設けずに、
フローティングゲートを覆ったコントロールゲートによ
り遮光を行うので、フローティングゲートの側方からの
紫外線の入射を防止することができると共に、遮光膜を
広く形成しなくてもすむため、半導体記憶素子の小型化
を図ることができる。
【００１４】本発明の半導体記憶素子の製造方法は、半
導体基板上にゲート絶縁膜を介して第１電極層を形成
し、この第１電極層をパターン加工してフローティング
ゲートを形成し、次にフローティングゲートを覆うよう
にゲート間絶縁層を介して紫外線を透過しない材料から
なる第２電極層を形成し、第２電極層をパターン加工し
てフローティングゲートを覆うコントロールゲートを形
成する。
導体基板上にゲート絶縁膜を介して第１電極層を形成
し、この第１電極層をパターン加工してフローティング
ゲートを形成し、次にフローティングゲートを覆うよう
にゲート間絶縁層を介して紫外線を透過しない材料から
なる第２電極層を形成し、第２電極層をパターン加工し
てフローティングゲートを覆うコントロールゲートを形
成する。
【００１５】上述の本発明の半導体記憶素子の製造方法
によれば、紫外線を透過しない材料からなるコントロー
ルゲートが、フローティングゲートをゲート間絶縁層を
介して覆って形成されることにより、紫外線を遮光する
ことができる半導体記憶素子を製造することができる。
またコントロールゲートを形成して遮光膜とするため
に、通常の半導体記憶素子の製造工程により製造がで
き、製造工程を増加させなくても紫外線を遮光できる半
導体記憶素子を製造することができる。
によれば、紫外線を透過しない材料からなるコントロー
ルゲートが、フローティングゲートをゲート間絶縁層を
介して覆って形成されることにより、紫外線を遮光する
ことができる半導体記憶素子を製造することができる。
またコントロールゲートを形成して遮光膜とするため
に、通常の半導体記憶素子の製造工程により製造がで
き、製造工程を増加させなくても紫外線を遮光できる半
導体記憶素子を製造することができる。
【００１６】本発明の半導体記憶装置は、上記半導体記
憶素子、即ちこのフローティングゲートが紫外線を透過
しない材料からなるコントロールゲートで覆われた半導
体記憶素子を冗長選択のスイッチとして用いる構成であ
る。
憶素子、即ちこのフローティングゲートが紫外線を透過
しない材料からなるコントロールゲートで覆われた半導
体記憶素子を冗長選択のスイッチとして用いる構成であ
る。
【００１７】上述の本発明の半導体記憶装置によれば、
コントロールゲートにより紫外線遮光できる半導体記憶
素子を冗長選択のスイッチとして用いることにより、こ
のスイッチ以外の記憶素子に対して紫外線消去を行って
も、冗長選択のスイッチの記憶素子の情報が紫外線が入
射しないので消去されずに保持される。従って、所望の
冗長切り替えを行うことができる。また、半導体記憶素
子を冗長選択のスイッチに用いることにより、プログラ
ム化して切り替え情報を与えることができるため、従来
のレーザ溶断ヒューズを冗長選択のスイッチに用いた場
合のような煩雑な工程を要しないで冗長切り替えを行う
ことができる。
コントロールゲートにより紫外線遮光できる半導体記憶
素子を冗長選択のスイッチとして用いることにより、こ
のスイッチ以外の記憶素子に対して紫外線消去を行って
も、冗長選択のスイッチの記憶素子の情報が紫外線が入
射しないので消去されずに保持される。従って、所望の
冗長切り替えを行うことができる。また、半導体記憶素
子を冗長選択のスイッチに用いることにより、プログラ
ム化して切り替え情報を与えることができるため、従来
のレーザ溶断ヒューズを冗長選択のスイッチに用いた場
合のような煩雑な工程を要しないで冗長切り替えを行う
ことができる。
【００１８】
【発明の実施の形態】本発明は、ソース領域、ドレイン
領域、フローティングゲート及びコントロールゲートを
有し、フローティングゲートが、紫外線を透過しない材
料からなるコントロールゲートで覆われて成る半導体記
憶素子である。
領域、フローティングゲート及びコントロールゲートを
有し、フローティングゲートが、紫外線を透過しない材
料からなるコントロールゲートで覆われて成る半導体記
憶素子である。
【００１９】また本発明は、半導体基板上にゲート絶縁
膜を介して第１電極層を形成し、第１電極層をパターン
加工してフローティングゲートを形成する工程と、フロ
ーティングゲートを覆うようにゲート間絶縁層を介して
紫外線を透過しない材料からなる第２電極層を形成し、
第２電極層をパターン加工してフローティングゲートを
覆うコントロールゲートを形成する工程とを有する半導
体記憶素子の製造方法である。
膜を介して第１電極層を形成し、第１電極層をパターン
加工してフローティングゲートを形成する工程と、フロ
ーティングゲートを覆うようにゲート間絶縁層を介して
紫外線を透過しない材料からなる第２電極層を形成し、
第２電極層をパターン加工してフローティングゲートを
覆うコントロールゲートを形成する工程とを有する半導
体記憶素子の製造方法である。
【００２０】また本発明は、フローティングゲートが紫
外線を透過しない材料からなるコントロールゲートで覆
われた半導体記憶素子を冗長選択のスイッチとして用い
る半導体記憶装置である。
外線を透過しない材料からなるコントロールゲートで覆
われた半導体記憶素子を冗長選択のスイッチとして用い
る半導体記憶装置である。
【００２１】以下、図面を参照して本発明の半導体記憶
素子及びその製造方法、並びに半導体記憶装置の実施例
を説明する。図１及び図２は、半導体記憶素子、本例で
は不揮発性の半導体記憶素子の１メモリセルに相当する
領域の概略構成図を示す。図１は平面図、図２Ａは図１
のＡ−Ａ′における断面図、図２Ｂは図１のＢ−Ｂ′に
おける断面図を示す。
素子及びその製造方法、並びに半導体記憶装置の実施例
を説明する。図１及び図２は、半導体記憶素子、本例で
は不揮発性の半導体記憶素子の１メモリセルに相当する
領域の概略構成図を示す。図１は平面図、図２Ａは図１
のＡ−Ａ′における断面図、図２Ｂは図１のＢ−Ｂ′に
おける断面図を示す。
【００２２】この半導体記憶素子は、例えばシリコンか
らなる半導体基板１上に、トンネルゲート絶縁膜２を介
して、例えば不純物としてリンをドープした多結晶シリ
コン層からなるフローティングゲート３が形成され、こ
のフローティングゲート３を覆って、例えばＳｉＯ2 ／
ＳｉＮ／ＳｉＯ2 の積層膜からなるゲート間絶縁層４が
形成され、これの上に、例えばシリサイドＷＳｉと多結
晶シリコンの積層膜からなるコントロールゲート５が形
成されて、メモリセル１０を構成している。
らなる半導体基板１上に、トンネルゲート絶縁膜２を介
して、例えば不純物としてリンをドープした多結晶シリ
コン層からなるフローティングゲート３が形成され、こ
のフローティングゲート３を覆って、例えばＳｉＯ2 ／
ＳｉＮ／ＳｉＯ2 の積層膜からなるゲート間絶縁層４が
形成され、これの上に、例えばシリサイドＷＳｉと多結
晶シリコンの積層膜からなるコントロールゲート５が形
成されて、メモリセル１０を構成している。
【００２３】図２Ａに示すように、半導体基板１内のコ
ントロールゲート５を挟む両側の位置には拡散層によ
る、ソース領域６Ｓ及びドレイン領域６Ｄが形成され
る。一方、図２Ｂに示すように、フローティングゲート
３は、トンネルゲート絶縁膜２上、及びその周囲の素子
分離を行う素子分離層７の一部上に跨って形成されてい
る。素子分離層７は、図１に示すメモリセル１０のアク
ティブ領域８を周囲のメモリセルから分離する。このア
クティブ領域８においては、半導体基板１上に前述の薄
いトンネルゲート絶縁膜２が形成される。９は、ソース
領域６Ｓ及びドレイン領域６Ｄと上層の配線とのコンタ
クト部である。
ントロールゲート５を挟む両側の位置には拡散層によ
る、ソース領域６Ｓ及びドレイン領域６Ｄが形成され
る。一方、図２Ｂに示すように、フローティングゲート
３は、トンネルゲート絶縁膜２上、及びその周囲の素子
分離を行う素子分離層７の一部上に跨って形成されてい
る。素子分離層７は、図１に示すメモリセル１０のアク
ティブ領域８を周囲のメモリセルから分離する。このア
クティブ領域８においては、半導体基板１上に前述の薄
いトンネルゲート絶縁膜２が形成される。９は、ソース
領域６Ｓ及びドレイン領域６Ｄと上層の配線とのコンタ
クト部である。
【００２４】本例においては、特にコントロールゲート
５を紫外線を透過しない材料、例えばポリシリコン層上
にＷＳｉ層が形成されたいわゆる金属ポリサイド等によ
って形成する。この紫外線を透過しない材料からなるコ
ントロールゲート５により、図２Ａ及び図２Ｂに示すよ
うに、フローティングゲート３の上面及び側面を覆うこ
とによって、効率よく紫外線を遮断することができるも
のである。また、コントロールゲート５は、フローティ
ングゲート３の側面も覆っているので、前述の図５の例
では問題となる側方からの紫外線の入射も防止できる。
５を紫外線を透過しない材料、例えばポリシリコン層上
にＷＳｉ層が形成されたいわゆる金属ポリサイド等によ
って形成する。この紫外線を透過しない材料からなるコ
ントロールゲート５により、図２Ａ及び図２Ｂに示すよ
うに、フローティングゲート３の上面及び側面を覆うこ
とによって、効率よく紫外線を遮断することができるも
のである。また、コントロールゲート５は、フローティ
ングゲート３の側面も覆っているので、前述の図５の例
では問題となる側方からの紫外線の入射も防止できる。
【００２５】上述の本実施例の半導体記憶素子によれ
ば、紫外線を透過しない材料からなるコントロールゲー
ト５によりフローティングゲート３が覆われているた
め、フローティングゲート３の上方及び側方からの紫外
線の入射を防止することができ、紫外線入射による半導
体記憶素子の記憶内容の変化を防止することができる。
ば、紫外線を透過しない材料からなるコントロールゲー
ト５によりフローティングゲート３が覆われているた
め、フローティングゲート３の上方及び側方からの紫外
線の入射を防止することができ、紫外線入射による半導
体記憶素子の記憶内容の変化を防止することができる。
【００２６】また、新たに記憶素子上に別途遮光膜を設
けることがなく、フローティングゲート３を覆ったコン
トロールゲート５により遮光を行うことができるので、
遮光膜を広く形成しなくてもすむため、設計上の制約が
低減される。従って、半導体記憶素子の小型化を図って
かつ遮光を行うことができる。
けることがなく、フローティングゲート３を覆ったコン
トロールゲート５により遮光を行うことができるので、
遮光膜を広く形成しなくてもすむため、設計上の制約が
低減される。従って、半導体記憶素子の小型化を図って
かつ遮光を行うことができる。
【００２７】この不揮発性半導体記憶素子の動作方法と
しては、例えば次のように行う。コントロールゲート５
に負電圧、ソース領域６Ｓ、及び図示しないが半導体基
板１内に形成されるウエル領域に正電圧を印加すること
により、フローティングゲート３から電子を引き抜き、
記憶素子を導通状態にすることができる。一方、コント
ロールゲート５に正電圧、ソース領域６Ｓとウエル領域
に負電圧を印加することにより、フローティングゲート
３に電子を注入し、記憶素子を非導通状態にすることが
できる。
しては、例えば次のように行う。コントロールゲート５
に負電圧、ソース領域６Ｓ、及び図示しないが半導体基
板１内に形成されるウエル領域に正電圧を印加すること
により、フローティングゲート３から電子を引き抜き、
記憶素子を導通状態にすることができる。一方、コント
ロールゲート５に正電圧、ソース領域６Ｓとウエル領域
に負電圧を印加することにより、フローティングゲート
３に電子を注入し、記憶素子を非導通状態にすることが
できる。
【００２８】そして、さらに上述の半導体記憶素子を冗
長選択スイッチとして用いて、半導体記憶装置を構成す
ると、本体の半導体記憶素子の情報を消去するための紫
外線が入射しても、冗長選択スイッチの半導体記憶素子
は、紫外線を透過しない材料からなるコントロールゲー
トによりフローティングゲートが覆われているために、
冗長情報が書き換えられず保持されることから、効率の
良い冗長方式を実現することができる。また、半導体記
憶素子を冗長選択のスイッチに用いることにより、プロ
グラム化して切り替え情報を与えることができるため、
従来のレーザ溶断ヒューズを冗長選択のスイッチに用い
た場合のような煩雑な工程を要しないで冗長切り替えを
行うことができる。
長選択スイッチとして用いて、半導体記憶装置を構成す
ると、本体の半導体記憶素子の情報を消去するための紫
外線が入射しても、冗長選択スイッチの半導体記憶素子
は、紫外線を透過しない材料からなるコントロールゲー
トによりフローティングゲートが覆われているために、
冗長情報が書き換えられず保持されることから、効率の
良い冗長方式を実現することができる。また、半導体記
憶素子を冗長選択のスイッチに用いることにより、プロ
グラム化して切り替え情報を与えることができるため、
従来のレーザ溶断ヒューズを冗長選択のスイッチに用い
た場合のような煩雑な工程を要しないで冗長切り替えを
行うことができる。
【００２９】次に、図面を用いて、この不揮発性半導体
記憶素子の製造方法について説明する。まず、図３Ａに
示すように、例えばシリコンからなる半導体基板１上
に、トンネルゲート絶縁膜２を形成する。さらに、後に
フローティングゲート３となる例えば不純物としてリン
をドープした多結晶シリコンからなる第１電極層１１を
堆積する。次に、図３Ｂに示すように、この第１電極層
１１をパターン加工してフローティングゲート３を形成
する。
記憶素子の製造方法について説明する。まず、図３Ａに
示すように、例えばシリコンからなる半導体基板１上
に、トンネルゲート絶縁膜２を形成する。さらに、後に
フローティングゲート３となる例えば不純物としてリン
をドープした多結晶シリコンからなる第１電極層１１を
堆積する。次に、図３Ｂに示すように、この第１電極層
１１をパターン加工してフローティングゲート３を形成
する。
【００３０】続いて、図３Ｃに示すように、フローティ
ングゲート３上を覆って全面的に、例えばＳｉＯ2 ／Ｓ
ｉＮ／ＳｉＯ2 の積層膜からなるゲート間絶縁層４を形
成する。さらに、ゲート間絶縁層４の上に、例えば紫外
線を透過しない材料としてシリサイドＷＳｉと多結晶シ
リコンとの積層膜からなる第２電極層１２を形成する。
ングゲート３上を覆って全面的に、例えばＳｉＯ2 ／Ｓ
ｉＮ／ＳｉＯ2 の積層膜からなるゲート間絶縁層４を形
成する。さらに、ゲート間絶縁層４の上に、例えば紫外
線を透過しない材料としてシリサイドＷＳｉと多結晶シ
リコンとの積層膜からなる第２電極層１２を形成する。
【００３１】次に、図３Ｄに示すように、周辺のトラン
ジスタのゲート部の加工と同時にゲート部の第２電極層
１２にパターン加工を行って、コントロールゲート５を
形成する。さらに、ソース領域６Ｓ及びドレイン領域６
Ｄを半導体基板１内に形成する。このようにして、図１
に示した構造のメモリセル１０からなる半導体記憶素子
が得られる。
ジスタのゲート部の加工と同時にゲート部の第２電極層
１２にパターン加工を行って、コントロールゲート５を
形成する。さらに、ソース領域６Ｓ及びドレイン領域６
Ｄを半導体基板１内に形成する。このようにして、図１
に示した構造のメモリセル１０からなる半導体記憶素子
が得られる。
【００３２】上述の本実施例の不揮発性半導体記憶素子
の製造方法によれば、紫外線を透過しない材料からなる
コントロールゲート５が、フローティングゲート３をゲ
ート間絶縁層４を介して覆って形成されることにより、
紫外線を遮光することができる半導体記憶素子を製造す
ることができる。また、コントロールゲート５を形成し
て遮光膜とするために、通常の半導体記憶素子の製造工
程により製造ができ、製造工程を増加させなくても紫外
線を遮光できる半導体記憶素子を製造することができ
る。
の製造方法によれば、紫外線を透過しない材料からなる
コントロールゲート５が、フローティングゲート３をゲ
ート間絶縁層４を介して覆って形成されることにより、
紫外線を遮光することができる半導体記憶素子を製造す
ることができる。また、コントロールゲート５を形成し
て遮光膜とするために、通常の半導体記憶素子の製造工
程により製造ができ、製造工程を増加させなくても紫外
線を遮光できる半導体記憶素子を製造することができ
る。
【００３３】ところで、現在メモリの構造としては、先
に図５に示した例と同様に、コントロールゲート及びフ
ローティングゲートの２層のゲートを、ゲート間絶縁層
を介して同じパターンで積層形成した、いわゆるスタッ
クゲート構造を有するものが用いられている。この構造
の場合には、周辺のトランジスタ等のゲート部の加工
と、メモリアレイの各メモリセルのスタックゲートの加
工とを、それぞれ別々に行うことが一般的である。
に図５に示した例と同様に、コントロールゲート及びフ
ローティングゲートの２層のゲートを、ゲート間絶縁層
を介して同じパターンで積層形成した、いわゆるスタッ
クゲート構造を有するものが用いられている。この構造
の場合には、周辺のトランジスタ等のゲート部の加工
と、メモリアレイの各メモリセルのスタックゲートの加
工とを、それぞれ別々に行うことが一般的である。
【００３４】一方、上述の実施例の半導体記憶素子の製
造方法では、周辺トランジスタのゲート部の加工と同時
に、紫外線遮光がなされる不揮発性半導体記憶素子のゲ
ート部の加工を行っている。
造方法では、周辺トランジスタのゲート部の加工と同時
に、紫外線遮光がなされる不揮発性半導体記憶素子のゲ
ート部の加工を行っている。
【００３５】これに対して、本発明の半導体記憶素子の
製造方法の他の実施例として、メモリアレイ、即ち紫外
線遮光がされない、冗長選択スイッチ以外の本体の半導
体記憶素子の各メモリセルのスタックゲートの加工と同
時に、紫外線遮光がなされる不揮発性半導体記憶素子の
ゲート部の加工を行ってもよい。この場合、図４に製造
工程の一工程図を示すように、メモリアレイの各メモリ
セルのスタックゲートの加工後に、半導体基板１が掘れ
て凹部１ａが形成されるが、この凹部１ａにソース領域
６Ｓ及びドレイン領域６Ｄを形成しても、半導体記憶素
子の特性上は大きな問題にはならない。
製造方法の他の実施例として、メモリアレイ、即ち紫外
線遮光がされない、冗長選択スイッチ以外の本体の半導
体記憶素子の各メモリセルのスタックゲートの加工と同
時に、紫外線遮光がなされる不揮発性半導体記憶素子の
ゲート部の加工を行ってもよい。この場合、図４に製造
工程の一工程図を示すように、メモリアレイの各メモリ
セルのスタックゲートの加工後に、半導体基板１が掘れ
て凹部１ａが形成されるが、この凹部１ａにソース領域
６Ｓ及びドレイン領域６Ｄを形成しても、半導体記憶素
子の特性上は大きな問題にはならない。
【００３６】本発明の半導体記憶素子及びその製造方
法、並びに半導体記憶装置は、上述の例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲でその他様
々な構成が取り得る。
法、並びに半導体記憶装置は、上述の例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲でその他様
々な構成が取り得る。
【００３７】
【発明の効果】本発明の半導体記憶素子によれば、フロ
ーティングゲートが紫外線を透過しない材料からなるコ
ントロールゲートで覆われているので、紫外線の入射を
防止して、紫外線入射による情報の変動を防止すること
ができる。また、新たに遮光膜を設けずに、フローティ
ングゲートを覆ったコントロールゲートにより遮光を行
うので、フローティングゲートの側方からの紫外線の入
射を防止することができ、紫外線による情報の変動の起
こらない半導体記憶素子を構成することができると共
に、遮光膜を広く形成しなくてもすむため、半導体記憶
素子のさらなる小型化を図ることができる。
ーティングゲートが紫外線を透過しない材料からなるコ
ントロールゲートで覆われているので、紫外線の入射を
防止して、紫外線入射による情報の変動を防止すること
ができる。また、新たに遮光膜を設けずに、フローティ
ングゲートを覆ったコントロールゲートにより遮光を行
うので、フローティングゲートの側方からの紫外線の入
射を防止することができ、紫外線による情報の変動の起
こらない半導体記憶素子を構成することができると共
に、遮光膜を広く形成しなくてもすむため、半導体記憶
素子のさらなる小型化を図ることができる。
【００３８】本発明の半導体記憶素子の製造方法によれ
ば、紫外線を透過しない材料からなるコントロールゲー
トが、フローティングゲートをゲート間絶縁層を介して
覆って形成されることにより、紫外線を遮光することが
できる半導体記憶素子を製造することができる。またコ
ントロールゲートを形成して遮光膜とするために、通常
の半導体記憶素子の製造工程により製造ができ、製造工
程を増加させなくても紫外線を遮光できる半導体記憶素
子を製造することができる。
ば、紫外線を透過しない材料からなるコントロールゲー
トが、フローティングゲートをゲート間絶縁層を介して
覆って形成されることにより、紫外線を遮光することが
できる半導体記憶素子を製造することができる。またコ
ントロールゲートを形成して遮光膜とするために、通常
の半導体記憶素子の製造工程により製造ができ、製造工
程を増加させなくても紫外線を遮光できる半導体記憶素
子を製造することができる。
【００３９】本発明の半導体記憶装置によれば、コント
ロールゲートにより紫外線遮光できる半導体記憶素子を
冗長選択のスイッチとして用いることにより、このスイ
ッチ以外の記憶素子に対して紫外線消去を行っても、冗
長選択のスイッチの記憶素子の情報が紫外線が入射しな
いので消去されずに保持される。従って、所望の冗長切
り替えを行うことができる。また、半導体記憶素子を冗
長選択のスイッチに用いることにより、プログラム化し
て切り替え情報を与えることができるため、従来のよう
な煩雑な工程を要しないで冗長切り替えを行うことがで
きる。
ロールゲートにより紫外線遮光できる半導体記憶素子を
冗長選択のスイッチとして用いることにより、このスイ
ッチ以外の記憶素子に対して紫外線消去を行っても、冗
長選択のスイッチの記憶素子の情報が紫外線が入射しな
いので消去されずに保持される。従って、所望の冗長切
り替えを行うことができる。また、半導体記憶素子を冗
長選択のスイッチに用いることにより、プログラム化し
て切り替え情報を与えることができるため、従来のよう
な煩雑な工程を要しないで冗長切り替えを行うことがで
きる。
【図１】本発明の半導体記憶素子の実施例のメモリセル
の概略構成図（平面図）である。
の概略構成図（平面図）である。
【図２】Ａ 図１のメモリセルのＡ−Ａ′における断面
図である。 Ｂ 図１のメモリセルのＢ−Ｂ′における断面図であ
る。
図である。 Ｂ 図１のメモリセルのＢ−Ｂ′における断面図であ
る。
【図３】Ａ〜Ｄ 本発明の半導体記憶素子の製造方法の
実施例の製造工程図である。
実施例の製造工程図である。
【図４】本発明の半導体記憶素子の製造方法の他の実施
例の一製造工程図である。
例の一製造工程図である。
【図５】紫外線を遮光する半導体記憶素子の一例の概略
構成図である。
構成図である。
１ 半導体基板、１ａ 凹部、２ トンネルゲート絶縁
膜、３ フローティングゲート、４ ゲート間絶縁層、
５ コントロールゲート、６Ｓ ソース領域、６Ｄ ド
レイン領域、７ 素子分離層、８ アクティブ領域、９
コンタクト部、１０ メモリセル、１１ 第１電極
層、１２ 第２電極層、５０ 半導体記憶素子、５１
半導体基板、５２ トンネルゲート絶縁膜、５３ フロ
ーティングゲート、５４ ゲート間絶縁層、５５ コン
トロールゲート、５６ 拡散層、５８ゲート間絶縁層、
５９ 配線層、ＵＶ 紫外線
膜、３ フローティングゲート、４ ゲート間絶縁層、
５ コントロールゲート、６Ｓ ソース領域、６Ｄ ド
レイン領域、７ 素子分離層、８ アクティブ領域、９
コンタクト部、１０ メモリセル、１１ 第１電極
層、１２ 第２電極層、５０ 半導体記憶素子、５１
半導体基板、５２ トンネルゲート絶縁膜、５３ フロ
ーティングゲート、５４ ゲート間絶縁層、５５ コン
トロールゲート、５６ 拡散層、５８ゲート間絶縁層、
５９ 配線層、ＵＶ 紫外線
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】 ソース領域、ドレイン領域、フローティ
ングゲート及びコントロールゲートを有し、 上記フローティングゲートが、紫外線を透過しない材料
からなる上記コントロールゲートで覆われて成ることを
特徴とする半導体記憶素子。 - 【請求項２】 半導体基板上にゲート絶縁膜を介して第
１電極層を形成し、該第１電極層をパターン加工してフ
ローティングゲートを形成する工程と、 上記フローティングゲートを覆うようにゲート間絶縁層
を介して紫外線を透過しない材料からなる第２電極層を
形成し、該第２電極層をパターン加工して上記フローテ
ィングゲートを覆うコントロールゲートを形成する工程
とを有することを特徴とする半導体記憶素子の製造方
法。 - 【請求項３】 上記請求項１に記載の半導体記憶素子を
冗長選択のスイッチとして用いることを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34379096A JP3629855B2 (ja) | 1996-12-24 | 1996-12-24 | 半導体記憶素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34379096A JP3629855B2 (ja) | 1996-12-24 | 1996-12-24 | 半導体記憶素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189774A true JPH10189774A (ja) | 1998-07-21 |
| JP3629855B2 JP3629855B2 (ja) | 2005-03-16 |
Family
ID=18364262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34379096A Expired - Fee Related JP3629855B2 (ja) | 1996-12-24 | 1996-12-24 | 半導体記憶素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3629855B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150680A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 半導体記憶装置 |
| JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2006319293A (ja) * | 2005-05-12 | 2006-11-24 | Hynix Semiconductor Inc | フラッシュメモリ素子およびその製造方法 |
| US7311385B2 (en) | 2003-11-12 | 2007-12-25 | Lexmark International, Inc. | Micro-fluid ejecting device having embedded memory device |
| JP2010021562A (ja) * | 2009-09-09 | 2010-01-28 | Fujitsu Ltd | 半導体記憶装置 |
| JP2011233913A (ja) * | 2011-07-04 | 2011-11-17 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
-
1996
- 1996-12-24 JP JP34379096A patent/JP3629855B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150680A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 半導体記憶装置 |
| JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US7311385B2 (en) | 2003-11-12 | 2007-12-25 | Lexmark International, Inc. | Micro-fluid ejecting device having embedded memory device |
| US7673973B2 (en) | 2003-11-12 | 2010-03-09 | Lexmark Internatinoal, Inc. | Micro-fluid ejecting device having embedded memory devices |
| US7954929B2 (en) | 2003-11-12 | 2011-06-07 | Lexmark International, Inc. | Micro-fluid ejecting device having embedded memory in communication with an external controller |
| JP2006319293A (ja) * | 2005-05-12 | 2006-11-24 | Hynix Semiconductor Inc | フラッシュメモリ素子およびその製造方法 |
| JP2010021562A (ja) * | 2009-09-09 | 2010-01-28 | Fujitsu Ltd | 半導体記憶装置 |
| JP2011233913A (ja) * | 2011-07-04 | 2011-11-17 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3629855B2 (ja) | 2005-03-16 |
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