JP2000150833A

JP2000150833A - 半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number: JP2000150833A
Application number: JP10320308A
Authority: JP
Inventors: Masataka Kato; 正高加藤; Kosuke Okuyama; 幸祐奥山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-11-11
Filing date: 1998-11-11
Publication date: 2000-05-30

Abstract

(57)【要約】【課題】メモリセルの微細化を推進する。【解決手段】１トランジスタ型のセルで構成されたメ
モリセルＭを構成する浮遊ゲート電極９を単一電極材料
で構成された単純な断面Ｉ形状とし、制御ゲート電極１
１との容量の増大を図るべく、制御ゲート電極１１をそ
の浮遊ゲート電極９の側面をも覆うように断面Π形状と
した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、情報の電気的な書
き込みおよび消去が可能な不揮発性メモリセルを有する
半導体集積回路装置およびその製造方法に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】データの電気的な書き込み・消去が可能
な不揮発性メモリは、例えば配線基板上に組み込んだま
までも情報の書き換えが可能であり使用し易いことから
メモリを必要とする種々の製品に幅広く使用されてい
る。特に、電気的一括消去型ＥＥＰＲＯＭ（Electrical
ly Erasable Programmable ROM；以下、フラッシュメモ
リ（ＥＥＰＲＯＭ）ともいう）は、１つのトランジスタ
で１ビットの情報の記憶が可能であり、メモリセルサイ
ズをＤＲＡＭ（Dynamic Random Access Memory）よりも
小さくすることができることから高集積性に優れ、磁気
ディスク等のような大容量データ保存用装置へと応用範
囲が広がりつつある。

【０００３】この種の不揮発性メモリセルを有する半導
体集積回路装置については、例えば特開平６−７７４３
７号公報に記載がある。この半導体集積回路装置の不揮
発性メモリセルは、1 つのトランジスタからなり、半導
体基板ないしはウェル領域上に形成されたトンネル酸化
膜と呼ばれるゲート絶縁膜を介して浮遊ゲート電極が形
成され、浮遊ゲート上に絶縁膜を介してメモリアレイの
ワード線となる制御ゲート電極が形成されている。情報
の記憶は浮遊ゲート電極への電子の注入及び放出により
行っている。情報の書込みは、例えば浮遊ゲート電極か
ら電子を放出することにより行われ、具体的には浮遊ゲ
ート電極から薄いゲート絶縁膜を介してドレイン端子へ
電子をトンネル現象により放出している。情報の消去
は、例えば浮遊ゲート電極へ電子を注入することにより
行われ、具体的にはドレイン端子からソース端子にわた
るチャネル領域上の薄い絶縁膜を介して、浮遊ゲート電
極へ電子をトンネル現象により半導体基板側より注入し
ている。このように、書込み／消去の両動作ともに、ゲ
ート絶縁膜を介した電子のトンネル現象により達成され
ている。

【０００４】ところで、例えば現状の記憶装置（磁気デ
ィスク等）に匹敵ないしは上回る書込み／消去速度を実
現する等、不揮発性メモリセルを有する半導体集積回路
装置の高機能化を実現するために、複数個のメモリセル
のデータを一括して書込みないしは消去してビット当た
りの書き込み消去時間の低減を図ったり、不揮発性メモ
リセルの構造に工夫を施している。例えば上述の特開平
６−７７４３７号公報では、浮遊ゲート電極を下層、上
層の2 層構造にし、かつ、上層の浮遊ゲート電極面積を
下層の浮遊ゲート電極面積よりも広い形状とすること
で、浮遊ゲート電極と制御ゲート電極との間の容量を浮
遊ゲート電極と半導体基板との間の容量よりも大きくし
て制御ゲート電極に加えた電圧を効率よく浮遊ゲート電
極に伝達している。また、特開平９−１０２５５４号公
報では、浮遊ゲート電極を構成する四角形状の第１のポ
リシリコンパターンの上部側面に第２のポリシリコンパ
ターンを形成することで、浮遊ゲート電極の上部面積を
下部面積よりも大きくしている。

【０００５】

【発明が解決しようとする課題】ところが、不揮発性メ
モリセルの浮遊ゲート電極の上部面積を下部面積よりも
大きくする技術においては、以下の課題があることを本
発明者は見出した。

【０００６】第１は、不揮発性メモリセルを有する半導
体集積回路装置の小型化を阻害するという課題である。
すなわち、浮遊ゲート電極の上部面積を下部面積よりも
大きくする技術では、その上部面積をある程度確保しな
ければならないので、不揮発性メモリセルの微細化推進
を阻害する課題がある。また、浮遊ゲート電極を２層構
造とする技術では、その上層と下層との間でフォトリソ
グラフィ時の位置合わせマージンを確保しなければなら
ないので、不揮発性メモリセルの微細化推進を阻害する
課題がある。さらに、浮遊ゲート電極を２層構造とする
技術では、浮遊ゲート電極の上層部と半導体基板との間
にそれらの絶縁性を確保する等の観点から厚い絶縁膜を
形成しなければならないが、この厚い絶縁膜は、例えば
上記ワード線等の下地絶縁膜の上面に段差を生じさせる
結果、そのワード線等の微細加工が困難となる課題があ
る。

【０００７】一方、特開平２−１１０９８０号公報に
は、いわゆるスプリット型不揮発性半導体装置において
自己整合的に拡散層を形成するプロセスが開示されてい
る。この発明では、スプリット型を形成する選択トラン
ジスタのゲート長が２つのパターン合わせにより変わる
という課題をもっていた。このため、メモリセルの選択
／非選択を制御する選択ゲートのゲート長を充分に確保
するためには合わせ余裕を加えた長さの余裕が必要とな
り、セル面積の縮小を阻害していた。

【０００８】第２は、不揮発性メモリセルを有する半導
体集積回路装置の製造プロセスが複雑になるという課題
である。すなわち、上記した浮遊ゲート電極を構成する
四角形状の第１のポリシリコンパターンの上部側面に第
２のポリシリコンパターンを形成する技術では、第２の
ポリシリコンパターンをエッチバックで自己整合的に形
成するので、プロセス数が増え、製造工程が複雑となる
課題がある。

【０００９】本発明の目的は、不揮発性メモリセルの微
細化を推進することのできる技術を提供することにあ
る。

【００１０】また、本発明の他の目的は、不揮発性メモ
リセルを有する半導体集積回路装置の製造工程の簡略化
を推進することのできる技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】(1) 本発明の半導体集積回路装置の製造方
法は、（ａ）半導体基板上に、第１の絶縁膜、第１のゲ
ート電極形成膜を順に形成した後、これをパターニング
することにより、前記半導体基板の素子形成面に対して
交差する第１の面およびこれに交差する第２の面を有す
る複数の第１のゲート電極形成パターンを形成する工程
と、（ｂ）前記複数の第１のゲート電極形成パターンの
各々の第１の面を覆う第２の絶縁膜を形成する工程と、
（ｃ）隣接する第１のゲート電極形成パターンの第１の
面に設けられた前記第２の絶縁膜間に第３の絶縁膜を形
成する工程と、（ｄ）前記（ｃ）工程後、前記第２の絶
縁膜を選択的に除去する工程と、（ｅ）前記（ｄ）工程
後、前記複数の第１のゲート電極の第１の面および第２
の面に層間膜を形成する工程と、（ｆ）前記（ｅ）工程
後、前記第２のゲート電極形成膜を、その一部が前記第
２の絶縁膜の除去領域に形成された開口部に埋め込まれ
るように形成する工程と、（ｇ）前記第１のゲート電極
形成パターンおよび第２のゲート電極形成膜をパターニ
ングすることにより、第１のゲート電極を形成し、か
つ、前記第１のゲート電極の第１の面と前記第３の絶縁
膜との間に一部が介在された第２のゲート電極を形成す
る工程とを有するものである。

【００１４】(2) 本発明の半導体集積回路装置の製造方
法は、前記(1) の（ｂ）工程の前に、前記半導体基板に
不純物を前記第１のゲート電極形成パターンに対して自
己整合的に導入して、一対の半導体領域を形成する工程
を含み、前記一対の半導体領域の内の一方は前記メモリ
セルのソース領域、前記一対の半導体領域の内の他方は
ドレイン領域を構成するものである。

【００１５】(3) 本発明の半導体集積回路装置の製造方
法は、前記(1) の（ｄ）工程の後、前記（ｅ）工程の前
に、前記第２の絶縁膜の除去領域に形成された開口部を
通して半導体基板に不純物を導入することにより、一対
の半導体領域を形成する工程を含み、前記一対の半導体
領域の内の一方は前記メモリセルのソース領域、前記一
対の半導体領域の内の他方はドレイン領域を構成するも
のである。

【００１６】(4) 本発明の半導体集積回路装置の製造方
法は、前記(1) の（ｂ）工程の後、前記（ｃ）工程の前
に、前記半導体基板内に不純物を前記第２の絶縁膜に対
して自己整合的に導入して、前記メモリセルのソースま
たはドレイン領域の内の一方として作用する半導体領域
を選択的に形成する工程と、前記（ｄ）工程の後、前記
（ｅ）工程の前に、前記第２の絶縁膜の除去領域に形成
された開口部を通して半導体基板に不純物を導入するこ
とにより、前記メモリセルのソースまたはドレイン領域
の内の他方として作用する半導体領域を選択的に形成す
る工程とを含むものである。

【００１７】(5) 本発明の半導体集積回路装置の製造方
法は、前記(1) の（ｇ）工程の後、前記半導体基板内に
不純物を、前記第１ゲート電極に対して自己整合的に導
入して、一対の半導体領域を形成する工程を含み、前記
一対の半導体領域の内の一方は前記メモリセルのソース
領域、前記一対の半導体領域の内の他方はドレイン領域
を構成するものである。

【００１８】(6) 本発明の半導体集積回路装置の製造方
法は、前記(1) または(5) の（ａ）工程の後、前記
（ｂ）工程の前に、前記半導体基板を第１のゲート電極
形成パターンに対して自己整合的にエッチングして、半
導体基板内に溝を形成する工程と、前記溝に絶縁膜を埋
込み素子分離部を形成する工程とを含むものである。

【００１９】(7) 本発明の半導体集積回路装置の製造方
法は、前記(1) または(2) の（ａ）工程の後、前に前記
（ｂ）工程の前に、前記半導体基板を熱酸化して、前記
第１の絶縁膜よりも厚い第４絶縁膜を形成する工程を含
み、前記第２の絶縁膜は、前記第４絶縁膜の上部に形成
されるものである。

【００２０】(8) 本発明の半導体集積回路装置の製造方
法は、前記(1) 、(2) 、(3) 、(5) または(6) の（ｄ）
工程の後、前記（ｅ）工程の前に、前記半導体基板を熱
酸化して、前記第２の絶縁膜の除去領域に前記第１の絶
縁膜よりも厚い第４絶縁膜を形成する工程を含み、前記
第２のゲート電極は、前記第４絶縁膜の上部に形成され
るものである。

【００２１】(9) 本発明の半導体集積回路装置の製造方
法は、前記(1) 、(2) 、(3) 、(5) 、(6) 、(7) または
(8) の前記（ｂ）工程の後、前記（ｃ）工程の前に、前
記半導体基板を第２絶縁膜に対して自己整合的にエッチ
ングして、半導体基板内に溝を形成する工程を含み、前
記（ｃ）工程において、前記第３の絶縁膜は前記溝を埋
込むように形成されるとともに、前記第２の絶縁膜間を
埋込むように形成されるものである。

【００２２】(10)本発明の半導体集積回路装置の製造方
法は、(1) 、(2) 、(3) 、(4) 、(7)、(8) 、(9) また
は(10)の（ｄ）工程後、前記（ｅ）工程前に、前記半導
体基板上に、不純物を含有する導体膜を、その一部が前
記第８の絶縁膜の除去領域に形成された開口部に埋め込
まれ、前記半導体基板に接するように被着する工程と、
前記不純物を含有する導体膜を前記開口部の底部に前記
第１のゲート電極形成パターンの厚さよりも薄く残され
るようにエッチバックする工程と、前記不純物を含有す
る導体膜から半導体基板に不純物を熱拡散し、前記複数
の不揮発性メモリセルの一対の半導体領域を第１のゲー
ト電極形成パターンに対して自己整合的に形成する工程
とを有するものである。

【００２３】(11)本発明の半導体集積回路装置の製造方
法は、前記(1) 、(2) 、(3) 、(4) 、(5) 、(6) 、(7)
、(8) 、(9) または(10)の（ａ）工程において、前記
第１のゲート電極形成膜上に第５の絶縁膜が形成された
後に、前記パターニングが行われて第１のゲート電極形
成パターンが形成され、前記（ｃ）工程においては、前
記（ｂ）工程後の半導体基板上に絶縁膜を被着した後、
その絶縁膜をその上面が前記第１のゲート電極形成パタ
ーンの第２の面に対して平坦性を持つように前記第５の
絶縁膜をストッパとして削ることで第３の絶縁膜を形成
するものである。

【００２４】(12)本発明の半導体集積回路装置の製造方
法は、前記(1) 、(2) 、(3) 、(4) 、(5) 、(6) 、(7)
、(8) 、(9) 、(10)または(11)の第２のゲート電極形
成膜の形成工程は、前記半導体基板上に第１の導体膜
を、その一部が前記第２の絶縁膜の除去領域に形成され
た開口部に埋め込まれるように被着する工程と、前記第
１の導体膜上に第２の導体膜を被着する工程とを有する
ものである。

【００２５】(13)本発明の半導体集積回路装置の製造方
法は、前記(12)の第１の導体膜は低抵抗多結晶シリコン
膜からなり、前記第２の導体膜は前記第１の導体膜より
も相対的に低抵抗な導体膜からなるものである。

【００２６】(14)本発明の半導体集積回路装置の製造方
法は、（ａ）半導体基板上に、第１の絶縁膜および第１
のゲート電極形成膜を順に形成した後、これをパターニ
ングすることにより、前記半導体基板の素子形成面に対
して交差する第１の面およびこれに交差する第２の面を
有する複数の第１のゲート電極形成パターンを形成する
工程と、（ｂ）前記第１のゲート電極形成パターンの第
１の面および第２の面を被覆する層間膜を形成する工程
と、（ｃ）前記（ｂ）工程後、前記半導体基板上に第２
のゲート電極形成膜を、その一部が前記第１のゲート電
極形成パターンの隣接間に埋め込まれるように形成する
工程と、（ｄ）前記第２のゲート電極形成膜をパターニ
ングすることにより第２のゲート電極を形成する工程と
を有するものである。

【００２７】(15)本発明の半導体集積回路装置の製造方
法は、前記(14)の（ｃ）工程における第２のゲート電極
形成膜の形成工程は、前記半導体基板上に前記第１のゲ
ート電極形成パターンの隣接間が埋め込まれるように第
１の導体膜を被着する工程と、前記第１の導体膜を、前
記第１のゲート電極形成パターンの第２の面に被覆され
た層間膜が露出されるように平坦化し、前記第１のゲー
ト電極形成パターンの隣接間に第１の導体膜を埋め込む
工程と、前記第１の導体膜の埋め込み工程後、前記半導
体基板上に第２の導体膜を被着する工程とを有するもの
である。

【００２８】(16)本発明の半導体集積回路装置の製造方
法は、前記(14)の（ｃ）工程の第２のゲート電極形成膜
の形成工程は、前記半導体基板上に前記第１のゲート電
極形成パターンの隣接間が埋め込まれるように第１の導
体膜を被着する工程と、前記第１の導体膜を、前記第１
のゲート電極形成パターンの第２の面に被覆された層間
膜が露出されず、一部がその層間膜上に残されるように
平坦化する工程と、前記平坦化処理後の第１の導体膜上
に第２の導体膜を被着する工程とを有するものである。

【００２９】(17)本発明の半導体集積回路装置の製造方
法は、前記(14)、(15)または(16)の（ｄ）工程後、前記
第２のゲート電極の側面に第６の絶縁膜を形成する工程
と、前記第６の絶縁膜に対して自己整合的に、前記第１
のゲート電極形成パターンをパターニングして第１のゲ
ート電極を形成する工程と、前記第１のゲート電極の隣
接間の底部に、その第１のゲート電極の一部が露出され
るように第７の絶縁膜を埋め込み形成する工程と、前記
第７の絶縁膜の埋め込み形成後、前記半導体基板に対し
て熱処理を施すことにより、前記第１のゲート電極にお
いて前記第７の絶縁膜から露出する部分に前記第６の絶
縁膜よりも相対的に薄い第８の絶縁膜を形成する工程
と、前記薄い第８の絶縁膜に接する第３のゲート電極を
形成する工程とを有するものである。

【００３０】(18)本発明の半導体集積回路装置の製造方
法は、（ａ）半導体基板上に、第１の絶縁膜、第１のゲ
ート電極形成膜および第７の絶縁膜を順に被着した後、
これをパターニングすることにより、前記半導体基板の
素子形成面に対して交差する第１の面およびこれに交差
する第２の面を有する複数の第１のゲート電極形成パタ
ーンを形成する工程と、（ｂ）前記複数の第１のゲート
電極形成パターンの各々の第１の面を覆う第２の絶縁膜
を形成する工程と、（ｃ）前記半導体基板に不純物を前
記第２の絶縁膜に対して自己整合的に導入し、半導体基
板内にメモリセルの一対の半導体領域の内の一方を構成
する第１の半導体領域を形成する工程と、（ｄ）前記
（ｃ）工程後、前記第２の絶縁膜の隣接間に、第３の絶
縁膜を形成する工程と、（ｅ）前記（ｄ）工程後、前記
第３の絶縁膜が残されるように前記第２の絶縁膜を選択
的に除去する工程と、（ｆ）前記（ｅ）工程後、前記半
導体基板に不純物を前記第１のゲート電極形成パターン
および第３の絶縁膜に対して自己整合的に導入し、前記
メモリセルの一対の半導体領域の内の他方を構成する第
２の半導体領域を選択的に形成する工程と、（ｇ）前記
（ｆ）工程後、前記第１のゲート電極形成パターンの第
１の面および第２の面を被覆する層間膜を形成する工程
と、（ｈ）前記（ｇ）工程後、前記半導体基板上に第２
のゲート電極形成膜を、その一部が前記第１のゲート電
極形成パターンと第３の絶縁膜との間に埋め込まれるよ
うに形成する工程と、（ｉ）前記（ｈ）工程後、前記第
２のゲート電極形成膜をパターニングすることにより第
２のゲート電極を形成する工程とを有するものである。

【００３１】(19)本発明の半導体集積回路装置の製造方
法は、前記(18)の（ｉ）工程後、前記第２のゲート電極
の側面に第６の絶縁膜を形成する工程と、前記第６の絶
縁膜に対して自己整合的に前記第１のゲート電極形成パ
ターンをパターニングして第１のゲート電極を形成する
工程と、前記第１のゲート電極の隣接間の底部に、その
第１のゲート電極の一部が露出されるように第７の絶縁
膜を埋め込み形成する工程と、前記第７の絶縁膜の埋め
込み形成後、前記半導体基板に対して熱処理を施すこと
により、前記第１のゲート電極において前記第１１の絶
縁膜から露出する部分に前記第６の絶縁膜よりも相対的
に薄い第８の絶縁膜を形成する工程と、前記薄い第８の
絶縁膜に接する第３のゲート電極を形成する工程とを有
するものである。

【００３２】(20)本発明の半導体集積回路装置は、複数
のメモリセルの各々は、半導体基板上に第１の絶縁膜を
介して設けられた第１のゲート電極と、その第１のゲー
ト電極との間に層間膜を介して設けられた第２のゲート
電極と、前記半導体基板内で、前記第１のゲート電極の
下部まで延在して設けられた一対の半導体領域とを有す
る１トランジスタ型のセルで構成され、前記第１のゲー
ト電極は、単一のゲート電極材料で構成され、前記半導
体基板の素子形成面に対して交差する第１の面と、それ
に交差する第２の面とを有し、前記第１の面は、前記半
導体基板側の端部から前記第２の面に接する側の端部ま
で前記層間膜に接した状態で連なって形成されており、
前記第２のゲート電極は、前記第１の面の少なくとも一
部と、前記第２の面との両方に対して層間膜を介して対
向するように設けられているものである。

【００３３】(21)本発明の半導体集積回路装置は、複数
のメモリセルの各々は、半導体基板上に第１の絶縁膜を
介して設けられた第１のゲート電極と、その第１のゲー
ト電極との間に層間膜を介して設けられた第２のゲート
電極と、前記半導体基板内で前記第１のゲート電極の下
部まで延在して設けられた一対の半導体領域とを有する
１トランジスタ型のセルで構成され、前記第１のゲート
電極は、断面Ｉ型で形成され、前記第２のゲート電極
は、前記第１のゲート電極において前記半導体基板の素
子形成面に対して交差する第１の面と、その第１の面に
交差する第２の面とを取り囲むように、断面Π型で形成
されているものである。

【００３４】(22)本発明の半導体集積回路装置は、複数
のメモリセルの各々は、半導体基板に設けられた一対の
半導体領域と、前記一対の半導体領域の間における前記
半導体基板上に第１の絶縁膜を介して設けられた第１の
ゲート電極と、その第１のゲート電極との間に層間膜を
介して設けられた第２のゲート電極とを有し、前記第１
のゲート電極は、前記半導体基板の素子形成面に対して
交差する第１の面と、それに交差する第２の面とを有
し、前記第１の面は、前記半導体基板側の端部から前記
第２の面に接する側の端部まで前記層間膜に接した状態
で連なって形成されており、前記第２のゲート電極は、
前記第１の面の少なくとも一部と、前記第２の面との両
方に対して層間膜を介して対向するように設けられてい
るものである。

【００３５】(23)本発明の半導体集積回路装置は、前記
(20)、(21)または(22)の第１のゲート電極の第１の面に
対向する第２のゲート電極と、前記半導体基板の素子形
成面との間に第１の絶縁膜より厚い第２の絶縁膜を設け
たものである。

【００３６】(24)本発明の半導体集積回路装置は、複数
のメモリセルの各々は、半導体基板に設けられた一対の
半導体領域と、前記一対の半導体領域の間における前記
半導体基板上に第１の絶縁膜を介して設けられた第１の
ゲート電極と、その第１のゲート電極との間に層間膜を
介して設けられた第２のゲート電極とを有し、前記第１
のゲート電極は、前記半導体基板の素子形成面に対して
交差する第１の面と、それに交差する第２の面とを有
し、前記第１の面は、前記半導体基板側の端部から前記
第２の面に接する側の端部まで前記層間膜に接した状態
で連なって形成されており、前記第２のゲート電極は、
前記第１の面の少なくとも一部と、前記第２の面との両
方に対して層間膜を介して対向するように設けられてお
り、前記第２のゲート電極と半導体基板との間に前記第
１の面に対して自己整合的に形成され、かつ、前記第１
の絶縁膜よりも厚い第２の絶縁膜を設けたものである。

【００３７】(25)本発明の半導体集積回路装置は、前記
(20)、(21)、(22)、(23)または(24)の互いに隣接する第
１のゲート電極の間に、前記第１のゲート電極の第１の
面に対向する第３の面と、前記第３の面に交差し、か
つ、前記第１のゲート電極の第２の面に対して平坦性を
持つ第４の面とを有する第３の絶縁膜が設けられ、前記
第３の絶縁膜の第３の面と前記第１のゲート電極の第１
の面との間に前記第２のゲート電極の一部を介在させた
ものである。

【００３８】(26)本発明の半導体集積回路装置は、前記
(25)の互いに隣接する前記第１のゲート電極の間におけ
る半導体基板に溝が形成され、前記溝内に前記第３の絶
縁膜が埋め込まれて形成されるものである。

【００３９】(27)本発明の半導体集積回路装置は、前記
(25)または(26)の第２のゲート電極はそれら第２の電極
と一体に形成された第１の配線によって電気的に接続さ
れ、前記第１の配線は前記第１のゲート電極の第２の面
に層間膜を介して設けられ、かつ、前記第３の絶縁膜の
第４の面に接して設けられた状態で前記半導体基板の素
子形成面に沿って延在されているものである。

【００４０】(28)本発明の半導体集積回路装置は、前記
(27)の第１の配線および第２のゲート電極を第１の導体
膜とそれに電気的に接続された第２の導体膜とで構成
し、前記第３の絶縁膜の第３の面と前記第１のゲート電
極の第１の面との間に介在された第２のゲート電極の一
部を、前記第１の導体膜の少なくとも一部で構成したも
のである。

【００４１】(29)本発明の半導体集積回路装置は、前記
(28)の第２の導体膜と、前記第１のゲート電極の第２の
面に接する層間膜との間に前記第１の導体膜を介在させ
たものである。

【００４２】(30)本発明の半導体集積回路装置は、前記
(28)または(29)の記第１の導体膜は不純物を含有する多
結晶シリコン膜からなり、前記第２の導体膜は第１の導
体膜よりも相対的に抵抗の低い導体膜からなるものであ
る。

【００４３】(31)本発明の半導体集積回路装置は、前記
(23)または(24)の第２の絶縁膜の一部は前記第１のゲー
ト電極の下部に延在して設けられているものである。

【００４４】(32)本発明の半導体集積回路装置は、前記
(20)、(21)、(22)、(23)、(24)、(25)、(26)、(27)、(2
8)、(29)、(30)または(31)の一対の半導体領域に接した
状態で導体膜を設け、前記一対の半導体領域と前記導体
膜とを電気的に接続したものである。

【００４５】(33)本発明の半導体集積回路装置は、複数
のメモリセルの各々は、前記半導体基板内で第１方向に
おいて離隔して設けられた一対の半導体領域と、前記一
対の半導体領域の間における前記半導体基板上に第１の
絶縁膜を介して設けられた第１のゲート電極と、その第
１のゲート電極との間に層間膜を介して設けられた第２
のゲート電極とを有し、前記第１方向に垂直な第２方向
において互いに隣接する前記第２のゲート電極の間に第
３のゲート電極が設けられ、前記第２方向に互いに隣接
する第２のゲート電極と第３のゲート電極との間に第４
の絶縁膜が設けられ、前記第２方向に互いに隣接する前
記第１のゲート電極と前記第３のゲート電極との間に前
記第４の絶縁膜よりも相対的に薄い第５の絶縁膜が設け
られ、前記第１方向に互いに隣接する前記第１のゲート
電極の間に、その各々の第１のゲート電極から所定の距
離を隔てた平面位置に第６の絶縁膜が設けられ、前記第
２のゲート電極は、前記第１の面の少なくとも一部と、
前記第２の面と、前記第６の絶縁膜に対して層間膜を介
して対向するように形成されており、前記第１方向にお
いて、前記第１のゲート電極からその両側に隣接する各
々の第６の絶縁膜までの距離が等しく構成されているも
のである。

【００４６】(34)本発明の半導体集積回路装置は、複数
のメモリセルの各々は、半導体基板内で第１方向におい
て離隔して設けられた一対の半導体領域と、前記一対の
半導体領域の間における前記半導体基板上に第１の絶縁
膜を介して設けられた第１のゲート電極と、その第１の
ゲート電極との間に層間膜を介して設けられた第２のゲ
ート電極とを有し、第１方向に垂直な第２方向において
互いに隣接する前記第２のゲート電極の間に第３のゲー
ト電極が設けられ、前記第２方向に互いに隣接する第２
のゲート電極と第３のゲート電極との間に第４の絶縁膜
が設けられ、前記第２方向に互いに隣接する前記第１の
ゲート電極と前記第３のゲート電極との間に前記第４の
絶縁膜よりも相対的に薄い第５の絶縁膜が設けられ、前
記第１方向に互いに隣接する前記第１のゲート電極の間
に、その各々の第１のゲート電極から所定の距離を隔て
た平面位置に第６の絶縁膜が設けられ、前記第２のゲー
ト電極は、前記第１の面の少なくとも一部と、前記第２
の面と、前記第６の絶縁膜に対して層間膜を介して対向
するように形成されており、前記第６の絶縁膜は、前記
第１の電極の第１の面に対向する第５の面と、それに交
差する第６の面とを有し、第５の面の前記第１方向の寸
法が、前記第１の電極の第２の面の前記第１方向の寸法
よりも小さいものである。

【００４７】(35)本発明の半導体集積回路装置は、前記
(34)の第１のゲート電極からその両側に隣接する各々の
第６の絶縁膜までの距離が等しいものである。

【００４８】(36)本発明の半導体集積回路装置は、(2
2)、(24)、(33)、(34)または(35)の第１のゲート電極の
第１の面に沿って設けられた第２のゲート電極部分をゲ
ート電極とし、かつ、そのゲート電極と半導体基板との
間に介在された絶縁膜をゲート絶縁膜とする電界効果ト
ランジスタを、前記複数のメモリセルの各々に並列に接
続したものである。

【００４９】(37)本発明の半導体集積回路装置は、前記
(22)〜(36)のいずれかにおける第１のゲート電極は浮遊
ゲート電極であり、前記第２のゲート電極が制御ゲート
電極であり、前記複数のメモリセルで構成されるメモリ
回路が前記複数のメモリセルの全部または前記複数のメ
モリのうちの所定複数個のメモリセル群の情報を電気的
に一括して消去可能な機能を有するものである。

【００５０】さらに、本願において開示される発明のう
ち、他の代表的なものの概要を簡単に説明すれば、次の
とおりである。

【００５１】すなわち、本発明の半導体集積回路装置の
製造方法は、（ａ）半導体基板上に、第１の絶縁膜、第
１のゲート電極形成膜および第７の絶縁膜を順に被着し
た後、これをパターニングすることにより、前記半導体
基板の素子形成面に対して交差する第１の面およびこれ
に交差する第２の面を有し、かつ、前記第１の面は前記
半導体基板側の端部から前記第２の面に接する側の端部
まで連なっている複数の第１のゲート電極形成パターン
およびそれを覆う第７の絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記複数の第１のゲート電極
形成パターンの各々の第１の面を覆う第８の絶縁膜を形
成する工程と、（ｃ）前記（ｂ）工程後、前記第８の絶
縁膜の隣接間に第３の絶縁膜を形成する工程と、（ｄ）
前記（ｃ）工程後、前記第７の絶縁膜および第８の絶縁
膜を選択的に除去する工程と、（ｅ）前記（ｄ）工程
後、前記第８の絶縁膜の除去領域に形成された開口部を
通して不純物を導入することにより、半導体基板に不揮
発性メモリセルの一対の半導体領域を第１のゲート電極
に対して自己整合的に形成する工程を有するものであ
る。

【００５２】また、本発明の半導体集積回路装置の製造
方法は、（ａ）前記半導体基板上に、第１の絶縁膜、第
１のゲート電極形成膜および第７の絶縁膜を順に被着し
た後、これをパターニングすることにより、前記半導体
基板の素子形成面に対して交差する第１の面およびこれ
に交差する第２の面を有し、かつ、前記第１の面は前記
半導体基板側の端部から前記第２の面に接する側の端部
まで連なっている複数の第１のゲート電極形成パターン
およびそれを覆う第７の絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記複数の第１のゲート電極
形成パターンの各々の第１の面を覆う第８の絶縁膜を形
成する工程と、（ｃ）前記第７の絶縁膜および第８の絶
縁膜をマスクとして、そこから露出する半導体基板に分
離用の溝を掘り、分離部を第１のゲート電極に対して自
己整合的に形成する工程とを有するものである。

【００５３】また、本発明の半導体集積回路装置の製造
方法は、前記半導体基板に不揮発性メモリセルの一対の
半導体領域を形成するための不純物の導入工程後に前記
分離用の溝を形成するものである。

【００５４】また、本発明の半導体集積回路装置は、前
記半導体基板に不揮発性メモリセルの一対の半導体領域
を形成するための不純物を導入し、さらに、その導入領
域上に厚い絶縁膜を形成した後に前記分離用の溝を形成
するものである。

【００５５】さらに、本発明の半導体集積回路装置の製
造方法は、（ａ）前記半導体基板上に、第１の絶縁膜、
第１のゲート電極形成膜および第７の絶縁膜を順に被着
した後、これをパターニングすることにより、前記半導
体基板の素子形成面に対して交差する第１の面およびこ
れに交差する第２の面を有し、かつ、前記第１の面は前
記半導体基板側の端部から前記第２の面に接する側の端
部まで連なっているような複数の第１のゲート電極形成
パターンおよびそれを覆う第７の絶縁膜を形成する工程
と、（ｂ）前記（ａ）工程後、前記複数の第１のゲート
電極形成パターンの各々の第１の面を覆う第８の絶縁膜
を形成する工程と、（ｃ）前記（ｂ）工程後、前記第８
の絶縁膜の隣接間に第３の絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記第７の絶縁膜および第８
の絶縁膜を選択的に除去する工程と、（ｅ）前記（ｄ）
工程後、前記第１のゲート電極の第１の面および第２の
面に層間膜を形成する工程と、（ｆ）前記（ｅ）工程
後、第２のゲート電極形成膜を、その一部が前記第８の
絶縁膜が除去されて形成された開口部に埋め込まれるよ
うに被着することにより、第２のゲート電極において第
１のゲート電極の第１の面に対向する電極部を第１のゲ
ート電極に対して自己整合的に形成する工程とを有する
ものである。

【００５６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００５７】なお、本明細書中において、フラッシュメ
モリ（ＥＥＰＲＯＭ）は、一定の範囲のデータ（例えば
メモリアレイの全メモリセルのデータやメモリアレイ内
のあるひとまとまりの複数のメモリセルの一群のデー
タ）を一括して電気的に消去可能な機能を持つ不揮発性
メモリをいう。また、本実施の形態においては、浮遊ゲ
ート電極への電子の注入をデータの書き込みとし、電子
の放出をデータの消去としているが、その反対の場合に
も本発明を適用することは可能であるのは勿論である。

【００５８】（実施の形態１）本実施の形態１において
は、例えばＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ）
に本発明を適用した場合について説明する。図１はその
フラッシュメモリ（ＥＥＰＲＯＭ）のチップ全体を示し
た概略構成図であり、メモリ数が２５６メガビットの記
憶容量を備えた半導体チップＣＨＩＰを実現する例を示
している。ただし、その記憶容量は２５６メガビットに
限定されるものではなく種々変更可能であり、例えばワ
ード線の本数やセンス系の配置数を変えることにより、
２５６メガビット以上の記憶容量を実現することもでき
る。

【００５９】半導体チップＣＨＩＰには、電源系制御回
路ＣＰＣ、ビット線電圧制御回路ＤＩＳＣＨＡＲＧＥ、
メモリアレイＭＥＭＡＲＲＡＹ、しきい値電圧制御回路
ＹＤ−ＣＮＴＲＬ、ラッチ回路ＬＡＴＣＨ、列デコーダ
回路ＹＤＥＣ、行デコーダ回路ＸＤＥＣ、制御回路ＣＮ
ＴＲＬ、レジスタ回路Ｒ、バス配線ＢＵＳおよび入出力
回路Ｉ／Ｏが配置されている。

【００６０】２５６メガビットのメモリセルを有するメ
モリセルアレイＭＥＭＡＲＲＡＹには、例えば６４Ｋ本
のワード線が配置され、各ワード線に４K 個のメモリセ
ルおよび数バイト分の管理用のメモリセルが接続されて
いる。アドレス信号ＡＤは、半導体チップＣＨＩＰに形
成された入力バッファ回路（図中には記載せず）を介し
て半導体チップＣＨＩＰ内のメモリ回路に入力される。
そのアドレス信号ＡＤの一部は、行アドレス信号Axとし
て行デコーダ回路XDECに入力され、その残りのアドレス
信号A ｂは制御回路CNTRL に入力される構成になってい
る。本実施の形態では、列アドレス信号が制御回路ＣＮ
ＴＲＬ中のカウンタ回路により内部発生し、列デコーダ
回路YDECに送られる構成になっているが、列アドレス信
号を半導体チップＣＨＩＰの外部から入力しても良い。

【００６１】また、チップ選択信号、書込み動作制御信
号および消去動作制御信号等のような制御系信号CTRL
は、制御回路CNTRL に入力される構成になっている。制
御回路ＣＮＴＲＬは、制御系信号ＣＴＲＬに基づいて、
電源系制御回路ＣＰＣ、行デコーダ回路ＸＤＥＣ、しき
い値電圧制御回路ＹＤ−ＣＮＴＲＬ、ラッチ回路ＬＡＴ
ＣＨ、列デコーダ回路ＹＤＥＣの動作を制御する。ま
た、制御回路ＣＮＴＲＬは、制御系信号ＣＴＲＬに基づ
いて制御回路内ＣＴＲＬのステータスを示す各レジスタ
回路Ｒに、例えば書込み制御信号ＷＥＮ、消去制御信号
ＥＥＮ、構成によっては多値ビット制御信号ＭＢＣ等の
ような制御信号をセットする。

【００６２】一方、半導体チップＣＨＩＰのデータ入出
力端子は、入出力回路I ／O 、バス配線ＢＵＳおよび列
デコーダ回路ＹＤＥＣを介してラッチ回路LATCH 、さら
にはメモリアレイＭＥＭＡＲＲＡＹと電気的に接続され
ている。このデータ入出力端子には、基本的に、上記内
部発生された列アドレス信号に従い、シリアルデータＤ
が連続的に入力または出力される構成になっている。

【００６３】また、半導体チップＣＨＩＰの電源電圧入
力端子は、電源系制御回路ＣＰＣを介して半導体チップ
ＣＨＩＰ内のメモリ回路と電気的に接続されている。こ
の電源電圧入力端子には、例えば1.8V〜3.3Vないしは５
V の電源電圧Vcc が印加されるようになっている。電源
制御回路ＣＰＣでは、制御回路ＣＮＴＲＬからの制御信
号に基づいて、電源電圧Ｖcc、電源電圧Ｖccを半導体チ
ップＣＨＩＰ内部で昇圧することで生成された高電源電
圧Ｖppまたは電源電圧Ｖccを半導体チップＣＨＩＰ内部
で降圧することで生成された負の電源電圧Ｖnnを半導体
チップＣＨＩＰの各回路部に供給する構成になってい
る。特に、電源系制御回路ＣＰＣは、半導体チップＣＨ
ＩＰの外部から供給された電源電圧Ｖｃｃおよび基準電
圧（０ＶであるＧＮＤ）を用いて、読み出し、書き込み
および消去動作に使用する電圧（Ｖｗｗ他）を生成し、
メモリアレイＭＥＭＡＲＲＹに供給する構成になってい
る。

【００６４】次に、このメモリアレイＭＥＭＡＲＲＹの
一部およびその周辺の一部の回路構成の一例を図２に示
す。

【００６５】メモリアレイＭＥＭＡＲＲＡＹには、複数
個のメモリブロックＭＢが配置されている。各メモリブ
ロックＭＢは、選択ＭＩＳＦＥＴ（Metal Insulator Se
miconductor Field Effect Transistor ）ＱSS、ＱSDに
よって分割されており、各メモリブロックＭＢには、複
数個のメモリセル（不揮発性メモリセル）Ｍがローカル
ビット線ＬＢとローカルソース線ＬＳとの間に並列に接
続されている。なお、図２では図面を見易くするため各
メモリブロックＭＢに２個のメモリセルが配置されてい
る場合を示したが、実際には各メモリブロックＭＢに２
個以上のメモリセルＭが配置されている。

【００６６】各メモリブロックＭＢ内の各メモリセルＭ
の制御ゲート電極は、それぞれ異なるワード線Ｗに電気
的に接続されているが、各ワード線Ｗにはそのワード線
Ｗの延在方向に配置された異なるメモリブロックＭＢの
メモリセルＭの制御ゲート電極が電気的に接続されてい
る。このワード線Ｗの一端側は、行デコーダ回路ＸＤＥ
Ｃのワード線電圧変換回路ＸＤＥＣＣと電気的に接続さ
れている。行デコーダ回路ＸＤＥＣは、ワード線電圧変
換回路ＸＤＥＣＣと、選択トランジスタ制御回路ＳＧＤ
ＥＣとを有している。ワード線電圧変換回路ＸＤＥＣＣ
は、各ワード線Ｗに高電圧を供給するための回路であ
る。また、選択トランジスタ制御回路ＳＧＤＥＣは、選
択ＭＩＳＦＥＴＱSD、ＱSSの動作を制御するための回路
であり、選択ＭＩＳＦＥＴＱＳＤ、ＱＳＳの各々のゲー
ト電極はゲート配線ＧＤＬ、ＧＳＬを介して選択トラン
ジスタ制御回路ＳＧＤＥＣと電気的に接続されている。
なお、行デコーダ回路ＸＤＥＣには、電源系制御回路Ｃ
ＰＣで生成された高電源電圧Ｖｐｐ（Ｖｗｗ、Ｖｗｄ
等）、それよりも相対的に電圧が低い電源電圧Ｖｃｃ
（Ｖｒｗ、Ｖｅｃ等）および負の電源電圧Ｖｎｎ（−Ｖ
ｅｗ等）が各配線を通じて供給され、かつ、行アドレス
信号Ａｘによりワード線選択信号ＷＳＥＬやブロック選
択信号BSELが与えられる構成になっている。

【００６７】各メモリブロックＭＢの複数個のメモリセ
ルＭのドレインは、共通のローカルビット線ＬＢを通じ
て選択ＭＩＳＦＥＴＱSDに電気的に接続され、さらにこ
れを介してグローバルビット線ＧＢと電気的に接続され
ている。また、各メモリブロックＭＢの複数個のメモリ
セルＭのソースは、共通のローカルソース線ＬＳを通じ
て選択ＭＩＳＦＥＴＱＳＳに電気的に接続され、さらに
これを介して共通ソース線Ｓと電気的に接続されてい
る。このように複数個のメモリセルＭに対して１つのロ
ーカルビット線ＬＢおよび１つのローカルソース線ＬＳ
を共有させることによりメモリアレイのサイズを縮小で
きる。また、各メモリブロックＭＢのローカルビット線
ＬＢおよびローカルソース線ＬＳをそれぞれ選択ＭＩＳ
ＦＥＴＱSD、ＱSSを介してそれぞれグローバルビット線
ＧＢおよび共通ソース線Ｓから分離したことにより、不
揮発性メモリ特有のディスターブ特性を改善することが
可能となっている。ただし、上記構成では、ローカルソ
ース線をローカルビット線やメモリブロックＭＢ毎に共
通ソース線から分離しているが、分離せずに共通ソース
線Ｓと各メモリセルＭのソースとを直接接続した構造と
しても良い。

【００６８】また、上記したグローバルビット線の一端
はＭＩＳＦＥＴＱＤ（ビット線電圧制御回路ＤＩＳＣＨ
ＡＲＧＥ）と電気的に接続され、他端はしきい値電圧制
御回路ＹＤ−ＣＮＴＲＬを介してラッチ回路ＬＡＴＣＨ
と電気的に接続されている。グローバルビット線ＢＬ毎
に設けられたＭＩＳＦＥＴＱD は、読出し動作前にビッ
ト線（グローバルデータ線ＧＤ）の電荷を引き抜く機能
や書込み時の非選択ビット線に電圧供給回路からの電圧
を供給する機能を有しており、そのゲート電極には配線
が電気的に接続され、これを通じて電荷引抜き／一括電
圧供給用の信号ＤＤＣが供給される構成になっている。
一方、ラッチ回路LATCH （Ｌ1 ）の各ビット線D は、図
１に示したように、入出力回路I/O に電気的に接続され
ている。

【００６９】しきい値電圧制御回路YD-CNTRLは、各ラッ
チ回路ＬＡＴＣＨ（Ｌ1 ）の情報にしたがって各ビット
線Ｄの電圧を制御し、さらに書込み／消去の完了を判定
するための少なくとも４つのＭＩＳＦＥＴＱ11〜Ｑ14か
ら成り立っている。すなわち、各ラッチ回路ＬＡＴＣＨ
（Ｌ1 ）の情報にしたがって電圧Vp1 をグローバルビッ
ト線ＧＢに与えるためのＭＩＳＦＥＴQ11 およびその制
御信号PCを受けて動作するＭＩＳＦＥＴQ12 また、ビッ
ト線電圧とラッチ回路ＬＡＴＣＨ（Ｌ1 ）を切り離すた
めの制御信号TRを受けて動作するＭＩＳＦＥＴQ13 、さ
らに、ラッチ回路ＬＡＴＣＨ（Ｌ1 ）の情報を検出する
信号AZL,AZに接続された、書込み／消去の完了を検出す
るためのＭＩＳＦＥＴQ14 がある。

【００７０】なお、図２には複数個のメモリセルＭが並
列に接続されている場合を示したが、これに限定される
ものではなく、複数個のメモリセルＭを直列に接続した
構造としても良い。また、図２の回路構成にメモリセル
Ｍ内のデータを消去するための消去用配線を追加した構
造としても良い。

【００７１】このようなメモリセルＭに保持される情報
は、通常、図３（ａ）に示すように２値情報である。す
なわち、例えば3.3Vの低電圧読出し動作に対して、情報
の"0" をしきい値電圧4V以上の状態とし、情報の"1" を
しきい値電圧2V以下の状態として、メモリセル電流（ド
レイン、ソース間に流れる電流）の差で情報の読み出し
を行うことができる。ただし、本実施の形態ではメモリ
セルに保持される情報が2 値である必要はなく、4 値以
上の多値であっても良い。すなわち、図３（ｂ）に示す
ように、しきい値電圧が4V以上を情報の"00"、3 〜3.5V
を情報の"01"、2 〜2.5Vを情報の"11"、１〜1.5Vを情報
の"10"とすることにより、４つのしきい値電圧範囲を設
定し、１つのメモリセルで４値、すなわち２ビット分の
情報を記憶することが可能になる。

【００７２】次に、上記情報の読み出し、書込および消
去動作を図４により説明する。なお、図４（ａ）は各動
作時に各部に印加する電圧値を表した図であり、同図
（ｂ）は図２のメモリアレイにおける選択メモリセルＭ
1 、非選択メモリセルＭ2 および各電圧を印加する配線
を抜き出して示した図である。ここでは、選択メモリセ
ルＭ1 が電気的に接続されたワード線Ｗ1 を選択のワー
ド線といい、非選択メモリセルＭ2 が電気的に接続され
たワード線Ｗ2 を非選択のワード線という。また、選択
メモリセルＭ1 が電気的に接続されたローカルビット線
ＬＢ1 およびローカルソース線ＬＳ1 を選択のローカル
ビット線および選択のローカルソース線といい、非選択
メモリセルＭ2 が電気的に接続されたローカルビット線
ＬＢ2 およびローカルソース線ＬＳ2 を非選択のローカ
ルビット線および非選択のローカルソース線という。

【００７３】まず、選択メモリセルＭ1 に情報を書込む
には、例えば次のようにする。すなわち、選択のワード
線Ｗ１には、例えば１６Ｖ程度の電圧を印加する。メモ
リセルＭ1,Ｍ2 のドレイン側の選択ＭＩＳＦＥＴＱSDの
ゲート電極に、例えば１０Ｖ程度の電圧を印加し、選択
ＭＩＳＦＥＴＱSDをオン状態にして選択のローカルビッ
ト線ＬＢ1 に選択ＭＩＳＦＥＴＱＳＤを介して０Ｖの電
圧を印加する。一方、非選択のワード線Ｗ2 には、例え
ば４Ｖの電圧を印加し、非選択のローカルビット線ＬＢ
2 にはグローバルデータ線ＧＢから選択ＭＩＳＦＥＴＱ
SDを介して、例えば５Ｖ程度の電圧を印加する。メモリ
セルＭ1 、Ｍ2 のソース側の選択ＭＩＳＦＥＴＱSSのゲ
ート電極には、例えば０Ｖを印加し、選択ＭＩＳＦＥＴ
ＱSSをオフ状態として選択および非選択の両方のローカ
ルソース線ＬＳ1 、ＬＳ2 を開放状態とする。これによ
り、電子を選択メモリセルＭ１のチャネル領域全面を介
して浮遊ゲート電極にトンネル電流により注入すること
ができる。一方、非選択のメモリセルＭ２には浮遊ゲー
ト電極と半導体基板間に高電界が印加されないため電子
が注入されない。書込み動作では、チャネル領域全面に
反転層を形成し、メモリセルＭのソースとドレインの電
圧を同じに設定しているため、ソースとドレインとの間
の破壊耐圧に影響しない。ただし、図３（ｂ）に示した
多値情報の書き込みに際しては、選択のワード線Ｗ1 へ
の印加電圧を、例えば１５〜１７Ｖ程度の間で可変と
し、各情報のレベルに応じて印加電圧を変えるようにす
る。

【００７４】次に、消去動作は、選択のワード線Ｗ１
に、例えば−１６Ｖ程度の電圧を印加し、選択ＭＩＳＦ
ＥＴＱSD、ＱSSのゲート電極に、例えば3.３Ｖ程度を印
加してこれに接続された全ての選択ＭＩＳＦＥＴＱSDを
オン状態にする。そして、選択ＭＩＳＦＥＴＱSDを介し
てローカルビット線ＬＢ1,ＬＢ2 に、例えば０Ｖの電圧
を印加する。また、ローカルソース線ＬＳ1,ＬＳ2 を開
放状態とする。そして、非選択のワード線Ｗ2 には、例
えば０Ｖの電圧を印加する。これにより選択のワード線
Ｗ１に接続された全てのメモリセルＭ1,Ｍ2 の電子を放
出させる。上記の電圧値は半導体基板またはウェル電位
に対する絶対値である。なお、上記書込みおよび消去動
作において、非選択メモリブロックの選択ＭＩＳＦＥＴ
ＱSD、ＱSSを全てオフ状態とすることでディスターブ現
象を防止できる。

【００７５】さらに、読み出し動作では、選択のワード
線Ｗ1 に、例えば２Ｖ、3.３Ｖまたは4.５Ｖ程度の電圧
を印加し、非選択のワード線Ｗ2 に、例えば０Ｖの電圧
を印加し、選択および非選択の両方のローカルビット線
ＬＢ1 、ＬＢ2 に、例えば１Ｖ程度の電圧を印加し、選
択および非選択の両方のローカルソース線ＬＳ1 、ＬＳ
2 に、例えば０Ｖの電圧を印加する。

【００７６】ところで、上記した情報の書き込み動作に
よりメモリセルＭに情報を書き込む（情報“０”、すな
わち、高しきい値電圧ＶｔｈＨにする）場合に、情報を
書き込むべき複数のメモリセルＭのしきい値電圧が一度
にＶｔｈＨに達するのではなく、図５に示すように、メ
モリセルＭ毎にＶｔｈＨとなるのに時間的にずれが生じ
る。そこで、情報の書き込み動作に際しては、情報を書
き込むべき複数のメモリセルＭのしきい値電圧を電気的
にチェックし、その全てのしきい値電圧がＶｔｈＨにな
った段階で書込動作を終了するような動作が行われてい
る。その動作を示したのが図６である。

【００７７】まず、ディスチャージ工程１００では、ラ
ッチ回路ＬＡＴＣＨ（Ｌ1 ）のラッチデータが情報
“０”（すなわち、メモリセルＭの情報が“１”であ
り、情報が書き込まれていない段階）とする。続く、書
き込み工程１０１では、メモリセルＭに対して上述のよ
うに書き込み動作を行う。この際、図１のＶｐには、例
えば５Ｖ程度の電圧を印加し、ＭＩＳＦＥＴＱ13をオフ
し、ＭＩＳＦＥＴＱ12をオンする。また、上記したよう
に、選択のワード線Ｗの電圧は１６Ｖ程度、選択のビッ
ト線ＢＬ（グローバルビット線ＧＢ，ローカルビット線
ＬＢ）の電圧は０Ｖ程度である。

【００７８】続く、ディスチャージ工程１０２（ビット
線ＢＬは０Ｖ程度）を経て、読み出し前段階としてディ
スチャージ回路ＤＩＳＣＨＡＧＥによりビット線ＢＬに
プリチャージを行う（工程１０３）。この段階でビット
線ＢＬの電位は１Ｖに設定される。続く、読み出し動作
工程１０４では、ディスチャージをオフし、かつ、選択
ワード線Ｗに3.０Ｖ程度の電圧を印加し、上記した読み
出し動作を行う。

【００７９】この際、もし、情報を書き込むべきメモリ
セルＭのしきい値電圧がＶｔｈＨよりも小さい場合に
は、ビット線ＢＬに電流が流れるのでビット線ＢＬの電
圧も０Ｖになる。この場合は、選択プリチャージ工程１
０５（ビット線ＢＬの電圧は０Ｖ）を経て、ラッチデー
タ書き換え工程１０６に移行する。このラッチデータ書
き換え工程１０６では、ラッチデータ“０”をそのまま
“０”とする。そして、最初のディスチャージ工程１０
０に戻り、メモリセルＭのしきい値電圧がＶｔｈＨにな
るまで、上記工程を繰り返す。また、読み出し動作工程
１０４において、メモリセルＭのしきい値電圧がＶｔｈ
Ｈ以上の場合にはビット線ＢＬに電流が流れないので、
ビット線ＢＬの電圧は１Ｖとなる。この場合は、選択プ
リチャージ工程１０５（ビット線ＢＬの電圧は１Ｖ）経
て、ラッチデータ書き換え工程１０６に移行し、ラッチ
データ“０”を“１”に変換する。

【００８０】一方、非選択のメモリセルＭおよび情報の
書き込みが終了したメモリセルＭは、ディスチャージ工
程１００でラッチデータが“１”に設定されている。こ
の場合、書き込み工程１０１では、この非選択のメモリ
セルＭおよび書き込みが終了したメモリセルＭに対し
て、上記情報の書き込み動作で説明したように、非選択
のメモリセルＭに対する電圧設定とする。続く、ディス
チャージ工程１０２、プリチャージ工程１０３を経て、
読み出し工程では、正常であればビット線ＢＬは１Ｖと
なり、異常であればビット線ＢＬは０Ｖとなる。正常な
場合は、ラッチデータ書き換え工程１０６でラッチデー
タを“１”のままとする。また、異常であれば、選択プ
リチャージ工程１０５でラッチデータに従ってビット線
ＢＬのデータを１Ｖにする。これにより、読み出し動作
工程１０４で異常とされたものについても、ラッチデー
タの書き換え工程１０６でラッチデータを“１”とす
る。そして、正常であった場合も異常であった場合も、
全メモリセルＭの情報の書き込みが完了するまでディス
チャージ工程１００〜ラッチデータ書き換え工程１０６
までを繰り返し行う。以上のような工程を経て、情報を
書き込むべきメモリセルＭに対応する全てのラッチデー
タが“１”か否かを判定し（工程１０７）、“１”とな
ったときに書き込み動作が完了する。

【００８１】次に、本実施の形態のフラッシュメモリ
（ＥＥＰＲＯＭ）のデバイス構造を図７〜図１０により
説明する。なお、図７〜図９はメモリアレイの要部を示
しており、図７はメモリアレイの要部平面図、図８は図
７のＡ−Ａ線の断面図、図９は図７のＢ−Ｂ線の断面図
を示している。図７においては、図面を見易くするため
浮遊ゲート電極、ローカルビット線ＬＢおよびローカル
ソース線に網掛けのハッチングを付す。

【００８２】半導体チップＣＨＩＰ（図１参照）を構成
する半導体基板１は、例えばｐ型のシリコン単結晶から
なり、この半導体基板１には、ｎ型半導体領域であるｎ
ウエル２ＮＷ、ｐ型半導体領域であるｐウエル３ＰＷ、
ｐウエル４ＰＷが下方から順に形成されている。ｎウエ
ル２ＮＷは、半導体基板１とメモリ領域とを電気的に分
離し、半導体基板１上の他の素子からのノイズが半導体
基板１を通じてメモリ領域に侵入するのを抑制したり、
ｐウエル３ＰＷの電位を半導体基板１とは独立して所定
の値に設定可能にしたりする機能を備えており、例えば
リンまたはヒ素（Ａｓ）が半導体基板１に導入されて形
成されている。ｐウエル３ＰＷ、４ＰＷは、共に、例え
ばホウ素（Ｂ）が半導体基板１に導入されてなるが、下
方のｐウエル３ＰＷの不純物濃度の方が、半導体基板１
の主面側のｐウエル４ＰＷのそれよりも高くなってい
る。ｐウエル４ＰＷは比較的深く形成されている。これ
は、フラッシュメモリでは後述する制御ゲート電極に高
電圧を印加することを考慮した構造である。これを考慮
してｐウエル３ＰＷの不純物濃度を高くすることも考え
られるが、そのようにするとメモリセルのソース・ドレ
イン間にリーク電流が流れやすくなる問題が生じる。

【００８３】半導体基板１の主面（素子形成面）側に
は、例えば溝掘り埋込型の分離部５およびパンチスルー
ストッパ用のｐ型の半導体領域６が形成されている。こ
の分離部５は、ワード線Ｗの延在方向（Ｘ方向）に沿っ
て配置されたメモリセルＭ間を電気的に分離するよう
に、ワード線Ｗの延在方向に対して交差する方向（Ｙ方
向）に沿って掘られた幅0.２５μｍ、深さ0.３μｍ程度
の平面帯状の溝５ａ内に絶縁膜５ｂが埋め込まれて形成
されている。この絶縁膜５ｂは、例えばシリコン酸化膜
等からなり、その上面は半導体基板１の主面とほぼ一致
するように平坦にされている。また、ｐ型の半導体領域
６は、ワード線Ｗの延在方向に対して交差する方向に沿
って配置されたメモリセルＭを電気的に分離するよう
に、そのメモリセルＭの隣接間における半導体基板１
に、例えばホウ素が導入されて形成されている。このｐ
型の半導体領域６は、溝型の分離部５で形成しても良
い。また、このｐ型の半導体領域６は、互いに隣接する
メモリセルＭのソース・ドレイン間の電気的な分離がｐ
ウエル４ＰＷの不純物濃度の設定で行われているならば
無くても良い。

【００８４】各メモリセルＭは、半導体基板１に形成さ
れたソース領域（一対の半導体領域）７Ｓおよびドレイ
ン領域（一対の半導体領域）７Ｄと、チャネル形成領域
であるｐウエル４ＰＷと、半導体基板１の主面上に形成
された絶縁膜（第１の絶縁膜）８と、その上に形成され
た浮遊ゲート電極（第１のゲート電極）９と、その表面
（側面の一部および上面）を被覆する層間膜１０と、そ
れを覆う制御ゲート電極（第２のゲート電極）１１とを
有している。

【００８５】メモリセルＭのソース領域７Ｓおよびドレ
イン領域７Ｄは、例えばリン（Ｐ）またはヒ素（Ａｓ）
が半導体基板１に導入されて形成されており、その端部
が浮遊ゲート電極９の端部の下方に若干入り込むように
形成されている。このソース領域７Ｓはローカルソース
線ＬＳと一体で形成され、また、ドレイン領域７Ｄはロ
ーカルビット線ＬＢと一体で形成されている。ローカル
ソース線ＬＳおよびローカルビット線ＬＢは、ワード線
の延在方向に対して交差する方向に沿って配置された複
数個のメモリセルＭを挟み込むように、ワード線Ｗの延
在方向に対して交差する方向に沿って互いに平行に帯状
に延びて形成され、その複数個のメモリセルＭに共有の
領域となっている。なお、ローカルソース線ＬＳは接続
孔を通じて金属膜等で形成された共通ソース線Ｓ（図２
参照）と電気的に接続され、ローカルビット線ＬＢは接
続孔を通じて金属膜等で形成されたグローバルビット線
ＧＢと電気的に接続されている。

【００８６】半導体基板１の活性領域上に形成された絶
縁膜８は、例えば厚さ１０ｎｍ程度のシリコン酸化膜等
からなり、情報の形成に寄与するキャリアである電子を
半導体基板１から浮遊ゲート電極９に注入したり、浮遊
ゲート電極９に保持された電子を半導体基板１に放出さ
せたりする際の電子の通過領域となっている。

【００８７】この情報の形成に寄与する電子を保持する
浮遊ゲート電極９は、例えば不純物のドープ量を抑えた
いわゆるイントリンシック状態のポリシリコンからな
り、その平面形状は孤立四角形状（全体的には立方体形
状）に形成されている。したがって、面積を大きくとら
ず、その形成工程において複雑なプロセスを経ることも
ない。浮遊ゲート電極９の横方向寸法と縦方向寸法との
比は、例えば１対２である。この浮遊ゲート電極９は、
製造プロセス中においてはソース領域７Ｓおよびドレイ
ン領域７Ｄを形成する場合の自己整合マスクとしても機
能し、メモリセルＭのゲート長を決定するものとなって
いる。

【００８８】この浮遊ゲート電極９の表面は絶縁膜で取
り囲まれており、浮遊ゲート電極９は他の部材から電気
的に分離された構造となっている。浮遊ゲート電極９に
おいて半導体基板１の主面（素子形成面）に交差する側
面（第１の面）の一部およびその側面に交差する上面
（第２の面）には層間膜１０が形成されている。層間膜
１０は、例えばシリコン酸化膜からなる。浮遊ゲート電
極９上の層間膜１０の厚さは、例えば１５ｎｍ程度であ
る。

【００８９】浮遊ゲート電極９間には絶縁膜１２, １３
が形成されている。絶縁膜（第３の絶縁膜）１２は、例
えばシリコン酸化膜からなり、その上面は平坦化処理が
施され、その上面高さは、浮遊ゲート電極９の上面高さ
に概ね等しい。なお、浮遊ゲート電極９および層間膜１
０の最終的なパターニングはワード線Ｗのパターニング
時に行われている。この絶縁膜１２を設けたことで、分
離部５を深く、しかも狭い幅で形成できる。これによ
り、分離能力の向上と分離部の寸法縮小の双方の要求に
対応できるようになっている。

【００９０】制御ゲート電極１１は、情報の読み出し、
書き込みおよび消去を行うための電極であり、ワード線
（第１の配線）Ｗの一部で構成されている。ワード線Ｗ
は、互いに平行に最小加工ピッチで形成されている。本
実施の形態では、制御ゲート電極１１が、二層の導体膜
（第１の導体膜、第２の導体膜）１１ａ、１１ｂで形成
されている。下層の導体膜１１ａは、例えば低抵抗ポリ
シリコン膜からなり、その上面は概ね平坦に形成されて
いる。上層の導体膜１１ｂは、例えばタングステンシリ
サイド（ＷＳｉ₂）からなり、下層の導体膜１１ａに電
気的に接続された状態で積み重ねられている。この導体
膜１１ｂを設けたことによりワード線Ｗの電気抵抗を下
げることが可能となっている。そして、本実施の形態で
は、制御ゲート電極１１の導体膜１１ａの一部が、浮遊
ゲート電極９の両側面に沿って半導体基板１側に延び
（以下、側壁側電極部１１ａ1 という）、浮遊ゲート電
極９の両側面を層間膜１０を介して覆う構造（浮遊ゲー
ト電極９の断面形状がＩ型であり、制御ゲート電極１１
の断面形状がΠ型）となっている（図８参照）。すなわ
ち、本実施の形態では、制御ゲート電極１１と浮遊ゲー
ト電極９とで形成される容量が、制御ゲート電極１１の
下面と浮遊ゲート電極９の上面との間のみならず、制御
ゲート電極１１の側壁側電極部１１ａ1 と浮遊ゲート電
極９の両側面との間にも形成される。したがって、浮遊
ゲート電極９を二層にしたり、その側面に側壁部を設け
たりしないで済むので小さなメモリセルサイズで、制御
ゲート電極１１と浮遊ゲート電極９とで形成される容量
を向上させることができ、容量カップリング比（浮遊ゲ
ート電極を取り囲む容量値に対する浮遊ゲート電極から
見たワード線との容量値の比）を向上させることが可能
となっている。この結果、フラッシュメモリ（ＥＥＰＲ
ＯＭ）の小型化を推進できる。また、フラッシュメモリ
（ＥＥＰＲＯＭ）の動作信頼性、動作効率および動作速
度を向上させることができ、フラッシュメモリ（ＥＥＰ
ＲＯＭ）の消費電力を低減させることができる。なお、
制御ゲート電極１１の側壁側電極部１１ａ1 の幅は、例
えば約50ｎｍ程度であり、この程度の幅の溝を埋め込む
には、導体膜１１ａの厚さを、例えば５０〜７０ｎｍ程
度にすれば良い。

【００９１】図１０は、制御ゲート電極１１の側壁側電
極部１１ａ1 の深さｄと動作条件とを説明するもので、
絶縁膜８の厚さｔｏx1を９ｎｍ、層間膜１０の厚さｔox
2 を１２ｎｍと仮定した場合、容量カップリング比α
は、α≦ｄ／ゲート長Ｌｇとして、α＝Ｃ2 ／（Ｃ1 ＋
Ｃ２）＝（３＋６α）／（７＋６α）と表せる。なお、
Ｃ1,Ｃ2 は、それぞれ絶縁膜８、層間膜１０で形成され
る容量である。図１０（ｂ）は制御ゲート電極１１の側
壁側電極部１１ａ1 の長さ（浮遊ゲート電極９の側面と
重なる長さ）と容量カップリング比との関係を示したも
ので、ｄ／Ｌｇが０の場合は、制御ゲート電極１１の側
壁側電極部１１ａ1 が無い場合を示し、ｄ／Ｌｇが0.５
の場合は深さｄが浮遊ゲート電極９の側面長さの半分の
長さの場合を示している。この図１０（ｂ）から制御ゲ
ート電極１１の側壁側電極部１１ａ1 が延びるにつれて
容量カップリング比が向上することが判る。

【００９２】また、本実施の形態においては、浮遊ゲー
ト電極９が通常の立方体形状に形成されており比較的簡
単な構造となっている。したがって、浮遊ゲート電極を
二層構造としたり、浮遊ゲート電極の側面に他の部材を
形成する等の工程を要しないので、後述するように、そ
の形成工程も比較的容易にすることが可能である。した
がって、フラッシュメモリ（ＥＥＰＲＯＭ）の歩留まり
の向上およびコスト低減を推進できる。

【００９３】また、制御ゲート電極１１の側壁側電極部
１１ａ1 の下面と半導体基板１との間には絶縁膜が介在
されており、これにより、制御ゲート電極１１の側壁側
電極部１１ａ1 と半導体基板１との絶縁が保たれてい
る。この絶縁膜の厚さは、制御ゲート電極１１と半導体
基板１との絶縁耐圧を確保できる程度の厚さに設定され
ている。これにより、容量カップリング比を向上させつ
つ、制御ゲート電極１１の側壁側電極部１１ａ1 を設け
たことによる不具合が生じない構造を実現している。

【００９４】このような半導体基板１上には、メモリセ
ルＭを覆うように絶縁膜１３が被着されている。この絶
縁膜１３は、例えばシリコン酸化膜からなり、その上に
形成される金属配線（グローバルビット線ＧＢや共通ソ
ース線Ｓ等）との絶縁を図っている。

【００９５】次に、本実施の形態の半導体集積回路装置
の製造方法の一例を説明する。

【００９６】図１１は半導体集積回路装置の製造工程中
における半導体基板１の要部平面図を示しており、ｐ型
のシリコン単結晶からなる半導体基板１にメモリセル間
を電気的に分離するための溝型の分離部５を形成した
後、不純物イオン注入法によって、図８、図９に示した
ｎウエル２ＮＷ、寄生ＭＩＳトランジスタのしきい値電
圧を高めるための高不純物濃度のｐウェル３ＰＷおよび
メモリセルのパンチスルー耐性やしきい値電圧を制御す
るp ウェル４ＰＷを形成する。

【００９７】続いて、半導体基板１の主面の活性領域上
に、トンネル膜となる厚さ約10nm程度の絶縁膜（第１の
絶縁膜）８を熱酸化工程により形成した後、その上に、
例えば厚さ約１００ｎｍ厚さのイントリンシック状態の
ポリシリコン膜（第１のゲート電極形成パターン）９
Ａ、例えば厚さ約１０ｎｍのシリコン酸化膜からなる絶
縁膜１０ａ（層間膜１０の一部）および厚さ約１２０ｎ
ｍのシリコン窒化膜からなる絶縁膜１４を下層から順に
CVD(chemical vapor deposition)法で形成する。

【００９８】その後、この積層膜上にフォトレジスト膜
を塗布した後、それをKrF エキシマレーザーを用いたリ
ソグラフィ技術と例えばレベンソン型の位相シフトマス
クとを用いてパターニングすることにより、例えば0.１
８μｍ幅の平面ストライプライン状のフォトレジスト膜
を形成する。その後、その加工されたフォトレジスト膜
をエッチングマスクとして、積層膜を異方性エッチング
工程によりパターニングすることにより、図１２および
図１３に示すようにストライプ状のポリシリコン膜９Ａ
を形成する。この加工は、半導体基板１の主面上に絶縁
膜８を残す形で止めることが望ましい。なお、上述の例
では、フォトレジスト膜をエッチングマスクとして積層
膜をパターニングした場合について説明したが、これに
限定されるものではなく、フォトレジスト膜をエッチン
グマスクとして最上のシリコン窒化膜からなる絶縁膜１
４のみをパターニングした後、フォトレジスト膜を除去
し、加工された絶縁膜１４をエッチングマスクとして下
層の絶縁膜１０ａおよびポリシリコン膜９Ａを加工して
も良い。また、図１３は図１２のＡ−Ａ線の断面図であ
る。

【００９９】次いで、図１４に示すように、ポリシリコ
ン膜９Ａの側面および半導体基板１の主面に、例えばシ
リコン酸化膜からなる絶縁膜１０ｂ（層間膜１０の一
部）および絶縁膜１５を形成する。この絶縁膜１０ｂ,
１５の形成方法は熱酸化法でもCVD 法でも良いが、分離
部５の上面の削れを考慮するとCVD 法であることが望ま
しい。なお、図１２に示すように、この段階でもポリシ
リコン膜９Ａは平面スプリットライン状である。

【０１００】続いて、半導体基板１の主面上全面に、例
えば厚さ約50nmのシリコン窒化膜からなる絶縁膜をＣＶ
Ｄ法等によって被着した後、その絶縁膜を異方性エッチ
ング処理により、例えば50nm程度およびオーバーエッチ
ング分除去し、ポリシリコン膜９Ａおよび絶縁膜１０
ａ、１４の側面にシリコン窒化膜からなるサイドウォー
ルスペーサである側壁絶縁膜（第８の絶縁膜）１６を形
成する。

【０１０１】その後、図１５に示すように、半導体基板
１の主面上に、例えばシリコン酸化膜からなる絶縁膜
（第３の絶縁膜）１２をＣＶＤ法等によって厚さ約４０
０ｎｍ程度被着した後、その絶縁膜１２の上部をCMP(ch
emical mechanical polishing)工程を用いてポリッシュ
バック（研磨）する。この際、ポリシリコン膜９Ａ上の
絶縁膜（第７の絶縁膜）１４をストッパとして、図１６
に示すように、上面高さが絶縁膜１４の上面高さよりも
低くなる程度まで絶縁膜１２の上部を研磨する。この絶
縁膜１２を削り込む手法としては、CMP 工程のみなら
ず、CMP 工程と異方性エッチング工程とを組み合わせて
も良い。

【０１０２】続いて、図１７、図１８および図１９に示
すように熱りん酸を用いてシリコン窒化膜からなる絶縁
膜１４および側壁絶縁膜１６をエッチング除去する。こ
の際、シリコン窒化膜とシリコン酸化膜とのエッチング
選択比を大きくとれるので、シリコン酸化膜からなる絶
縁膜５ｂ、８、１０ａ、１０ｂ、１５は、図１９に示す
ように、エッチング除去されずに残される。その後、例
えばヒ素を側壁絶縁膜１６が除去されて形成された開口
部を通じて半導体基板１にその主面に対して垂直にイオ
ン注入してｎ型の半導体領域で形成されるソース領域７
Ｓ（ローカルソース線ＬＳ）およびドレイン領域７Ｄ
（ローカルビット線ＬＢ）を形成する。この際、側壁絶
縁膜１６は浮遊ゲート電極形成用のポリシリコン膜９Ａ
の側面に自己整合で形成されたものであるから、それを
除去して形成される開口部も浮遊ゲート電極形成用のポ
リシリコン膜９Ａに位置合わせ良く形成されている。し
たがって、その開口部を通じて不純物を半導体基板１に
導入する本実施の形態によれば、ソース領域７Ｓ（Ｌ
Ｓ）およびドレイン領域７Ｄ（ＬＢ）を浮遊ゲート電極
に位置合わせ良く形成できるるので、メモリアレイのサ
イズ縮小が可能となる。なお、このヒ素イオンの注入時
のイオン打ち込みエネルギーは、例えば４０ＫｅＶ程
度、ドーズ量は、例えば５×１０¹³／ｃｍ²程度であ
る。なお、図１９は図１８のＡ−Ａ線の断面図である。

【０１０３】その後、半導体基板１に対して軽い熱酸化
処理を施すことにより、ポリシリコン膜９Ａの側面、上
面および半導体基板１の主面上の絶縁膜１０ａ、１０ｂ
を補強する。この際、不純物が導入された半導体基板１
上に形成される絶縁膜１５の厚さを、ポリシリコン膜９
Ａの側面に形成される絶縁膜１０ｂよりも厚く形成する
ことができる。すなわち、１回の工程で、絶縁膜の厚さ
を形成箇所によって変えることができる。これにより、
この開口部分には上記制御ゲート電極の側壁側電極部が
形成されるが、その側壁側電極部底部では絶縁膜１５の
厚さが厚いので半導体基板１との絶縁耐圧を確保でき、
その側壁側電極部の側面では絶縁膜１０ｂの厚さが薄い
ので容量の増大を達成できる。絶縁膜１０ｂの厚さは、
上記効果を得る上で、例えば１５ｎｍ以下が好ましい。

【０１０４】次いで、図２０に示すように、半導体基板
１上に、例えば低抵抗ポリシリコンからなる導体膜１１
ａをＣＶＤ法で７０ｎｍ程度被着する。これにより、開
口部に導体膜１１ａを埋め込む。この開口部に埋め込ま
れた導体部１１ａが上記した制御ゲート電極の側壁側電
極部となる。したがって、ソース・ドレイン領域で説明
したのと同様の理由により、その側壁側電極部も浮遊ゲ
ート電極に対して位置合わせ良く形成できる。この時、
導体膜１１ａは、ポリシリコン膜９Ａ上および絶縁膜１
２上に概ね平坦に形成される。続いて、その上に、例え
ばタングステンシリサイド等からなる導体膜１１ｂをＣ
ＶＤ法等によって被着した後、その上にフォトレジスト
膜を塗布する。その後、そのフォトレジスト膜を、例え
ばＫｒＦエキシマレーザーを用いたリソグラフィ技術を
用いてワード線形状にパターニングした後、これをエッ
チングマスクとして、導体膜１１ｂ，１１ａ、絶縁膜１
０ｂ、ポリシリコン膜９Ａ、絶縁膜１２を異方性エッチ
ング工程を用いて加工する。これにより、図２１、図２
２に示すように、ワード線Ｗ（制御ゲート電極１１）、
層間膜１０および浮遊ゲート電極９を形成する。その後
に絶縁膜１３を被着する。その後は、通常のメタル配線
形成工程を経てフラッシュメモリ（ＥＥＰＲＯＭ）を製
造する。なお、図２２は図２１のＡ−Ａ線の断面図であ
る。

【０１０５】このような本実施の形態によれば、その製
造工程を複雑にすることなく、比較的シンプルな製造工
程で、かつ、小さなメモリサイズで、フラッシュメモリ
（ＥＥＰＲＯＭ）の容量カップリング比を向上させるこ
とができる。したがって、小型、高性能で、低消費電力
のフラッシュメモリ（ＥＥＰＲＯＭ）の歩留まりを向上
でき、また、そのコスト低減を推進することが可能とな
る。

【０１０６】（実施の形態２）本実施の形態２において
は、図２３に示すように、半導体基板１の主面と制御ゲ
ート電極１１の側壁側電極部１１ａ1 の下面との間に介
在された絶縁膜１５ａの厚さが前記実施の形態１よりも
厚く、例えば３０ｎｍ以上の厚さに形成されている。そ
れ以外は、前記実施の形態１の場合と同じ構造である。
なお、実施の形態２の説明で用いる断面図は図７のＡ−
Ａ線に対応した断面図である。

【０１０７】このような構造を形成するには、まず、図
１２に示したように、浮遊ゲート電極となる上記イント
リンシック状態のポリシリコン膜９Ａをパターニングし
た後、図２４および図２５に示すようにこれをマスクと
して、例えばヒ素を半導体基板１にイオン注入すること
により、ソース領域７Ｓ（ローカルソース線ＬＳ）およ
びドレイン領域７Ｄ（ローカルビット線ＬＢ）を形成す
る。この場合のイオン打ち込み条件は前記実施の形態１
と同じで良い。なお、図２５は図２４のＡ−Ａ線の断面
図である。

【０１０８】続いて、例えばウェットの850 ℃の熱酸化
条件下において、半導体基板１を30nm程度酸化すること
により、図２６に示すように、半導体基板１の上面に厚
い絶縁膜（第２の絶縁膜）１５ａを形成し、かつ、浮遊
ゲート電極形成用のポリシリコン膜９Ａの側面に絶縁膜
１０ｂを形成する。この時、半導体基板１には不純物が
導入されているので比較的厚い絶縁膜１５ａを形成でき
る一方、浮遊ゲート電極用のポリシリコン膜９Ａには不
純物のドープ量を抑えたいわゆるイントリンシック状態
のポリシリコン膜で形成されているのでそのポリシリコ
ン膜９Ａの側面における絶縁膜１０ｂの成長を６ｎｍ程
度に抑えることができる。この絶縁膜１０ｂの厚さは、
メモリセルの容量カップリング比を増大させるために１
５ｎｍ以下であることが望ましい。また、このような厚
い絶縁膜１５ａを形成したことで分離部を浅くでき素子
の微細化が可能となっている。また、この絶縁膜１０ｂ
は、絶縁膜１５ａを形成するための熱酸化工程後にその
表面にシリコン酸化膜よりも相対的に誘電率が高いシリ
コン窒化膜を被着することで形成しても良いし、上記で
形成した6nm の絶縁膜を一旦ウェット工程で除去した
後、再度CVD 工程や熱酸化工程で形成した酸化膜および
CVD 工程で形成した窒化膜を被着して形成した積層膜で
あっても良いし、また、CVD 工程で形成された単層の絶
縁膜であっても良い。

【０１０９】その後、前記実施の形態１と同様にして側
壁絶縁膜１６を形成した後、図２７に示すように、前記
実施の形態１と同様にして絶縁膜１２を形成し、さら
に、前記実施の形態１と同様にして絶縁膜１４および側
壁絶縁膜１６を除去して図２８に示すような構造を得
る。前記実施の形態１では、この段階で側壁絶縁膜１６
の除去領域に形成された開口部を通じてソース・ドレイ
ン形成用の不純物を半導体基板１に導入したが、本実施
の形態２では既にソース領域７Ｓおよびドレイン領域７
Ｄを形成するための不純物導入工程は済んでいるので、
その不純物導入工程をさらにまた行う必要はない。これ
以降は、前記実施の形態１で説明したのと同じなので説
明を省略する。

【０１１０】このように本実施の形態２においては、前
記実施の形態１で得られた効果の他に、浮遊ゲート電極
９の側面の絶縁膜１０ｂを薄くしたまま、それと同じ形
成工程時に、絶縁膜１０ｂよりも厚い絶縁膜１５ａを制
御ゲート電極１１の側壁側電極部１１ａ1 と半導体基板
１との間に形成できるので、メモリセルＭの容量カップ
リング比の増大を達成したまま、その側壁側電極部１１
ａ1 と半導体基板１との絶縁耐圧を向上させることが可
能となる。そして、その絶縁耐圧を向上できるので、ワ
ード線Ｗに印加可能な電圧を高くすることができる結
果、情報の書き込みや消去の動作速度を向上させること
が可能となる。

【０１１１】（実施の形態３）本実施の形態３において
は、フラッシュメモリ（ＥＥＰＲＯＭ）のメモリセル間
を分離する分離部をメモリセルの浮遊ゲート電極に対し
て自己整合的に形成するものである。以下、その一例を
説明する。なお、実施の形態３で用いる断面図は図７の
Ａ−Ａ線に対応する断面図である。また、回路構成や動
作等は前記実施の形態１と同じなので説明を省略する。

【０１１２】まず、図２９に示すように、半導体基板１
にｎウエル２ＮＷ、ｐウエル３ＰＷ、４ＰＷを形成し、
絶縁膜８を形成した後、前記実施の形態１と同様にして
浮遊ゲート電極形成用のポリシリコン膜９Ａおよび絶縁
膜１４を平面ストライプ状にパターニングする。このパ
ターニングでは、ポリシリコン膜９Ａのライン幅を、例
えば0.2um 、スペースを、例えば0.3um としている。

【０１１３】続いて、その平面ストライプ状のポリシリ
コン膜９Ａおよび絶縁膜１４をマスクとして、例えばヒ
素を半導体基板にイオン打ち込みすることにより、メモ
リセルのソース領域（ローカルソース線）およびドレイ
ン領域（ローカルビット線）形成用の半導体領域７を形
成する。この段階では、半導体基板１において、互いに
隣接するポリシリコン膜９Ａの間の全領域に広がって半
導体領域７が形成される。

【０１１４】その後、半導体基板１に対して熱酸化処理
を施すことにより、半導体基板１の主面上に、例えば厚
さ３０ｎｍ程度の厚い絶縁膜１５ａを形成する。この厚
い絶縁膜１５ａは、互いに隣接するポリシリコン膜９Ａ
の下端部から下端部に向かって平面的に延びて形成され
ている。ところで、この熱酸化処理では、ｐ型のシリコ
ン単結晶からなる半導体基板１の主面上に約１０ｎｍの
酸化膜が形成される条件で酸化処理を施しているが、半
導体基板１において高濃度のヒ素が導入された半導体領
域７上では増速酸化が生じることにより、絶縁膜１５ａ
の厚さが約30〜50nmの膜厚となる。したがって、半導体
領域７上には厚い絶縁膜１５ａが形成されるが、ポリシ
リコン膜９Ａ側面には薄膜の絶縁膜１５ｂを形成するこ
とができる。

【０１１５】次いで、前記実施の形態１と同様に、半導
体基板１の主面上にシリコン窒化膜からなる絶縁膜を被
着した後、これを異方性エッチング工程によりエッチバ
ックすることにより、側壁絶縁膜１６を形成する。続い
て、シリコン窒化膜からなる絶縁膜１４および側壁絶縁
膜１６をエッチングマスクとして、シリコン窒化膜とシ
リコン酸化膜とのエッチング選択比を大きくし、シリコ
ン酸化膜の方がエッチング除去され易い条件でエッチン
グ処理を施すことにより、そのマスクから露出する絶縁
膜１５ａをエッチング除去し、さらにそこから露出され
た半導体基板１の上部をエッチング除去することで、図
３０に示すように、半導体基板１の上部に、例えば深さ
３００ｎｍ程度（ｐウエル３ＰＷの一部にかかる程度の
深さ）の溝５ａを浮遊ゲート電極形成用のポリシリコン
膜９Ａとの相対的な平面位置合わせが良い状態で自己整
合的に形成する。これにより、半導体基板１に形成され
たｎ型の半導体領域７を２分割して、ｎ型のソース領域
７Ｓ（ローカルソース線ＬＳ）およびｎ型のドレイン領
域７Ｄ（ローカルビット線ＬＢ）を形成する。

【０１１６】次いで、半導体基板１に対して洗浄処理お
よび表面酸化処理を順に施した後、半導体基板１の主面
上に、例えばシリコン酸化膜からなる絶縁膜をＣＶＤ法
で約６００ｎｍ程度の厚さで被着する。続いて、その絶
縁膜をＣＭＰ法により、約６５０ｎｍ程度研磨すること
により絶縁膜（第３の絶縁膜）１７を形成する。この
際、ポリシリコン膜９Ａの上面および側面のシリコン窒
化膜からなる絶縁膜１４や側壁絶縁膜１６をＣＭＰ研磨
に対するストッパーとする。これにより、浮遊ゲート電
極形成用のポリシリコン膜９Ａに損傷等を与えることな
く絶縁膜１７を形成できる。また、研磨量を制御するこ
とにより、絶縁膜１７の上面高さを概ね浮遊ゲート電極
形成用のポリシリコン膜９Ａの上面高さに合わせ込むこ
とができる。この絶縁膜１７の下部は溝５ａ内に埋め込
まれ分離用の絶縁膜として機能する（前記実施の形態１
の絶縁膜５ｂに対応）。すなわち、本実施の形態３で
は、分離部５を、浮遊ゲート電極形成用のポリシリコン
膜９Ａとの相対的な平面位置合わせが良い状態で自己整
合的に形成できるので、メモリ領域の微細化が可能であ
る。また、絶縁膜１７の上部（半導体基板１の主面より
も上の部分）は、隣接するポリシリコン膜９Ａ間を電気
的に分離する絶縁膜として機能する（前記実施の形態１
の絶縁膜１２に対応）。なお、この絶縁膜１７の上面の
高さは、絶縁膜１４の上面高さよりも若干低い位置にな
っている。

【０１１７】次いで、熱りん酸液を用いて、シリコン窒
化膜からなる絶縁膜１４および側壁絶縁膜１６を選択的
にエッチング除去した後、浮遊ゲート電極形成用のポリ
シリコン膜９Ａの側面のシリコン酸化膜からなる絶縁膜
１５ｂを除去し、図３１の構造を得る。続いて、本実施
の形態３では、例えば厚さ４ｎｍ程度のシリコン酸化
膜、厚さ１０ｎｍ程度のシリコン窒化膜および厚さ４ｎ
ｍ程度のシリコン酸化膜を大気開放せずＣＶＤ法等によ
って順に被着することにより、図３２に示すように、層
間膜１０を形成する。この場合、比較的清浄な状態で薄
い層間膜１０を形成できる。その後、前記実施の形態１
と同様に、低抵抗ポリシリコンからなる導体膜１１ａお
よびタングステンシリサイド等からなる導体膜１１ｂを
順に被着する。この導体膜１１ａの厚さを３０ｎｍ以上
に設定することにより、約５０ｎｍの隙間の開口部を良
好に埋めることができる。特に、安定な埋め込みを行う
ためには、導体膜１１ａの材料としてリンを高濃度に含
む低抵抗ポリシリコン膜を用いることが望ましい。この
場合も前記制御ゲート電極の側壁側電極部に当たるポリ
シリコン膜を浮遊ゲート電極との相対的な位置合わせを
良く自己整合的に形成できので、側壁側電極部を設けた
からといってメモリ領域の微細化を損なうこともない。
その後、前記実施の形態１と同様にしてワード線Ｗ、層
間膜１０および浮遊ゲート電極９をパターニングする。

【０１１８】本実施の形態３では、例えば0.２μｍの加
工技術により、浮遊ゲート電極９のピッチが、たとえば
0.５μｍであり、ワード線Ｗを、例えば0.４μｍのピッ
チで加工できるため、0.２μｍ２のセル面積を備えたメ
モリセルＭを形成できる。これは、１Ｇｂのメモリチッ
プを形成できる大きさであり、メモリセルＭあたり4値
の記憶を行わせることにより２Ｇｂのメモリチップが0.
２μｍの加工技術で形成できることを示しており、フラ
ッシュメモリ（ＥＥＰＲＯＭ）の低コスト化を推進する
ことが可能であることを示している。

【０１１９】（実施の形態4 ）本実施の形態４は、前記
実施の形態３とほぼ同じであるが、前記実施の形態１で
行っていたソース・ドレイン領域の形成工程が異なる。
以下、本実施の形態４の製造工程を説明する。なお、実
施の形態４で用いる断面図も図７のＡ−Ａ線に対応する
断面図である。

【０１２０】図３３は、その製造工程中における半導体
基板１の要部断面図を示している。半導体基板１には、
前記実施の形態１〜３と同様にして浮遊ゲート電極形成
用のポリシリコン膜９Ａおよび絶縁膜１４が平面ストラ
イプ状にパターニングされている。そして、その側面に
は、例えばシリコン酸化膜からなる絶縁膜１５ｂを介し
て、例えばシリコン窒化膜からなる側壁絶縁膜１６が前
記実施の形態１〜３と同じ形成方法で形成されている。
ただし、ここでは、半導体基板１にソース領域およびド
レイン領域は形成されていない。また、半導体基板１の
主面上には、前記実施の形態３で説明したような厚い絶
縁膜も形成されておらず、例えば厚さ１０ｎｍ程度のシ
リコン酸化膜からなる薄い絶縁膜１５が形成されてい
る。

【０１２１】続いて、図３４に示すように、前記実施の
形態３と同様にして半導体基板１の上部に溝５ａを自己
整合的に形成した後、前記実施の形態３と同様にして、
下部が溝５ａ内に埋め込まれた絶縁膜１７を形成する。
その後、前記実施の形態３と同様にしてシリコン窒化膜
からなる絶縁膜１４および側壁絶縁膜１６をエッチング
除去し、浮遊ゲート電極形成用のポリシリコン膜９Ａの
絶縁膜１５ｂを除去して図３５の構造を得た後、側壁絶
縁膜の除去で形成された開口部を通じて、浮遊ゲート電
極形成用のポリシリコン膜９Ａと絶縁膜１７との間の半
導体基板１に、例えばヒ素をイオン注入してソース領域
７Ｓ（ローカルソース線ＬＳ）およびドレイン領域７Ｄ
（ローカルビット線ＬＢ）を形成する。

【０１２２】次いで、半導体基板１に対して熱酸化処理
を施すことにより、図３６に示すように、開口部から露
出する半導体基板１の主面上に、例えば厚さ３０ｎｍ程
度の厚い絶縁膜１５ａを形成した後、前記実施の形態３
と同様にして積層構造の層間膜１０を形成する。続い
て、前記実施の形態３と同様に、開口部の隙間を埋める
ほどのポリシリコンからなる導体膜１１ａおよびタング
ステンシリサイド等からなる導体膜１１ｂを下層から順
にＣＶＤ法等で被着した後、前記実施の形態３と同様に
してワード線Ｗ、層間膜１０、浮遊ゲート電極９をパタ
ーニングする。これにより、実施の形態３と同様に微細
なメモリセルを形成することができる。

【０１２３】このような本実施の形態４においては、前
記実施の形態１〜３で得られた効果の他に、浮遊ゲート
電極９に対して自己整合的に形成される分離部５の形成
工程が、ソース領域７Ｓおよびドレイン領域７Ｄを形成
するための高濃度の不純物導入工程の前であることによ
り、その高濃度の不純物の拡散を抑制することができる
ので、その不純物拡散に起因する寄生ＭＩＳトランジス
タのしきい値電圧の低下を抑制することができる。ま
た、ソース領域７Ｓおよびドレイン領域７Ｄを形成する
ための不純物を特定領域のみに注入することができるの
で、メモリセルＭの微細化を推進させることが可能とな
る。

【０１２４】（実施の形態5 ）本実施の形態５における
技術思想は、互いに隣接するメモリセルのソース領域
（ローカルソース線）を共有とすることにより、浮遊ゲ
ート電極の隣接間隔を部分的に狭くし、ワード線ｗの延
在方向のメモリセルサイズを縮小化するものである。そ
れ以外は前記実施の形態１〜４と同じとして良いので、
その説明は省略する。

【０１２５】図３７は、前記実施の形態３の説明で用い
た図２９と同じ段階を示しているが、浮遊ゲート電極形
成用のポリシリコン膜９Ａの配置が異なっている。すな
わち、ソース領域を共有とする浮遊ゲート電極用のポリ
シリコン膜９Ａが対をなすようにパターニングされ、そ
の対を成すポリシリコン膜９Ａ, ９Ａの間隔が、対を成
さないポリシリコン膜９Ａ, ９Ａの間隔よりも狭くなっ
ている。その結果、対を成すポリシリコン膜９Ａの対向
側面側においては、その双方のポリシリコン膜９Ａの側
面に被着された側壁絶縁膜１６が重なり、その対を成す
ポリシリコン膜９Ａ, ９Ａの間が側壁絶縁膜１６で覆わ
れ、その間からは厚い絶縁膜１５ａが露出されない状態
となっている。なお、対を成さないポリシリコン膜９
Ａ, ９Ａ間からは厚い絶縁膜１５ａが露出されている。
また、ソース領域７Ｓおよびドレイン領域７Ｄを形成す
るための不純物イオン（例えばヒ素）の打ち込みは、前
記実施の形態３と同様に側壁絶縁膜１６の形成工程前に
行われている。また、浮遊ゲート電極形成用のポリシリ
コン膜９Ａ側面の絶縁膜１５ｂは前記実施の形態３と同
様に絶縁膜１５ａと同工程で形成されている。

【０１２６】続いて、図３８に示すように、前記実施の
形態３、４と同様に、半導体基板１に溝５ａを形成し、
絶縁膜１７で埋め込み、絶縁膜１７上面を平坦化し、分
離部５を形成する。絶縁膜１７の上面高さは、前記実施
の形態３、４と同様に、浮遊ゲート電極形成用のポリシ
リコン膜９Ａの上面と概ね等しい高さとする。

【０１２７】その後、前記実施の形態３、４と同様に、
絶縁膜１４および側壁絶縁膜１６を除去して図３９に示
す構造を得た後、絶縁膜１５ｂを除去して、前記実施の
形態３、４と同様にして、図４０に示すように、層間膜
１０、導体膜１１ａ、１１ｂを被着し、パターニングし
てフラッシュメモリ（ＥＥＰＲＯＭ）を製造する。本実
施の形態５では2 個のメモリセルＭに１本のローカルソ
ース線ＬＳが共用され、ローカルビット線ＬＢは個々の
メモリセルＭ毎に形成される。

【０１２８】本実施の形態５においては、前記実施の形
態１〜４で得られた効果の他に、２個のメモリセルＭ、
Ｍに１本のローカルソース線ＬＳを共用させたことによ
り、その対を成すメモリセルＭ、Ｍ間に分離部５を設け
ないで済む分、その対を成すメモリセルＭ、Ｍの間隔を
狭くすることができるので、メモリ領域のサイズ縮小を
推進することが可能となる。

【０１２９】（実施の形態6 ）本実施の形態６の半導体
集積回路装置の構造は、前記実施の形態３、４で説明し
た構造とほぼ同じであるが、図４１に示すように、半導
体基板１のソース領域７Ｓおよびドレイン領域７Ｄ上の
厚い絶縁膜１５ａが、前記実施の形態３、４の場合より
も半導体基板１の主面に平行な方向に延び、その端部が
浮遊ゲート電極９の直下に前記実施の形態３、４の場合
よりも長く入り込んでいる構造が異なる。

【０１３０】このような絶縁膜１５ａを形成するには、
例えば浮遊ゲート電極形成用のポリシリコン膜の形成
後、ソース領域７Ｓおよびドレイン領域７Ｄを形成する
前に、９５０℃程度以上の高温条件下で熱酸化処理を施
すことにより、浮遊ゲート電極９の直下の絶縁膜８の領
域まで厚い酸化膜が入り込むようにすることで形成する
ことができる。

【０１３１】本実施の形態６においては、いわゆるゲー
トバーズビーク（絶縁膜１５ａ）が浮遊ゲート電極９の
直下のソース領域７Ｓおよびドレイン領域７Ｄ上にもぐ
り込む構造となっており、トンネル絶縁膜を構成する絶
縁膜８の幅（半導体基板１に水平な方向の長さ）が前記
実施の形態２〜５の場合よりも狭くなる、すなわち、浮
遊ゲート電極９の下面と半導体基板１との対向面積が小
さくなり容量が小さくなるため、メモリセルＭの容量カ
ップリング比を前記実施の形態２〜５の場合よりも向上
させることができる。このため、制御ゲート電極１１へ
の印加電圧を低くでき、また、動作時間を短縮できる
等、効率的な書込み・消去動作が可能となる。

【０１３２】（実施の形態７）本実施の形態７において
は、例えばＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯ
Ｍ）に本発明を適用した場合について説明する。

【０１３３】図４２はＮＡＮＤ型フラッシュメモリ（Ｅ
ＥＰＲＯＭ）のメモリ領域の回路図である。ビット線Ｂ
Ｌ（グローバルビット線ＧＢＬに対応）と共通ソース線
Ｓとの間には、選択ＭＩＳＦＥＴＱＤ，ＱＳを介して複
数のメモリセルＭが直列に接続されている。各メモリセ
ルＭの制御ゲート電極はワード線Ｗに電気的に接続され
ている。また、選択ＭＩＳＦＥＴＱＤ, ＱＳのゲート電
極はそれぞれ配線ＳＤ，ＳＳに電気的に接続されてい
る。

【０１３４】このようなメモリ領域の要部平面図、その
Ａ−Ａ線およびＢ−Ｂ線の断面図をそれぞれ図４３、図
４４および図４５に示す。なお、前記実施の形態１と同
じ構造、材料については詳細な説明を省略する。

【０１３５】この場合の個々のメモリセルＭのソース領
域およびドレイン領域は、ワード線Ｗを挟み込むように
配置された半導体領域７Ａ, ７Ａで構成されている。こ
の半導体領域７Ａは、前記実施の形態１等とは異なり、
ワード線Ｗのパターニング工程後に不純物（例えばヒ
素）を導入することで形成されている。すなわち、前記
実施の形態１において、図１９に示すソース領域７Ｓ，
ドレイン領域７Ｄを形成するためのイオン注入は行なわ
ず、図２１に示すワード線Ｗのパターニング工程の後
に、ソース領域およびドレイン領域を形成するためのイ
オン注入を行なうことで、図４５に示すような、ワード
線Ｗの延在方向に対して垂直な方向（Ｙ方向）に直列に
接続されたメモリセルＭを形成することができる。この
イオン注入の後、前記実施の形態１と同様に絶縁膜１３
が被着される。図４３の横方向（ワード線の延在方向：
第１方向）に隣接するメモリセルＭは、分離部５によっ
て電気的に分離されている。その分離部５上には、上面
高さが概ね浮遊ゲート電極９の高さに形成された絶縁膜
１２が形成されている。そして、その浮遊ゲート電極９
の側面と絶縁膜１２との間に制御ゲート電極１１の側壁
側電極部１１ａ1 が設けられている。これにより、前記
実施の形態１と同様に、浮遊ゲート電極９の側面も層間
膜１０を介して制御ゲート電極１１によって被覆される
構造となっている。ただし、本実施の形態７では、制御
ゲート電極１１の側壁側電極部１１ａ1 の下面側には分
離部５の上面が配置される構造となっているので、その
側壁側電極部１１ａ1 と分離部５上に特に厚い絶縁膜を
形成する構造にしなくても良い。

【０１３６】このような本実施の形態７においても前記
実施の形態１と同様の効果を得ることが可能となってい
る。

【０１３７】（実施の形態8 ）本実施の形態８は、前記
実施の形態７で説明したＮＡＮＤ型フラッシュメモリ
（ＥＥＰＲＯＭ）の変形例を説明するものである。

【０１３８】図４６は図４３のＡ−Ａ線に対応する本実
施の形態８の半導体基板の断面を示している。また、図
４７は本実施の形態８のメモリ領域の回路図を示し、図
４８（ａ）, （ｂ）はメモリセルおよびそれに並列に接
続されるＭＩＳＦＥＴのゲート電圧−ドレイン電流（Ｖ
ｇ−Ｉｄ）特性を示している。なお、図４６に交差する
面の断面は図４５と同じである。

【０１３９】本実施の形態８においては、制御ゲート電
極１１の側壁側電極部１１ａ1 をゲート電極とする側壁
ＭＩＳＦＥＴＱＭが、個々のメモリセルＭに並列に接続
された構造となっている。すなわち、この側壁ＭＩＳＦ
ＥＴＱＭは、メモリセルＭの半導体領域７Ａ、７Ａ（図
４５参照）をソース・ドレイン領域とし、浮遊ゲート電
極９の左右の半導体基板１上に形成された厚い絶縁膜１
５ａをゲート絶縁膜とし、その上に形成された側壁側電
極部１１ａ1 をゲート電極として構成されている。この
ような構造とすることにより、情報の書き込みおよび読
み出し動作に際して、非選択のメモリセルＭが接続され
たワード線Ｗに適当な電圧を印加することにより非選択
のメモリセルＭを電流パスとして用いなくても側壁ＭＩ
ＳＦＥＴＱＭを駆動させて電流パスとすることができる
ので、直列接続されたメモリセルＭに対する書込み・読
み出し動作時のディスターブ劣化を緩和することができ
る。

【０１４０】図４８（ａ）にはメモリセルＭのＶｇ−Ｉ
ｄ特性が示されており、“０”情報および“１”情報に
対応する特性曲線が示されている。すなわち、情報の読
み出し時における選択のワード線Ｗのゲート電圧を、例
えば０Ｖとすると、選択のメモリセルＭに“０”情報が
書き込まれている場合はそのメモリセルＭはオンし、
“１”情報が書き込まれている場合はそのメモリセルＭ
はオフする。これにより、選択のメモリセルＭにいずれ
の情報が書き込まれているかを判断することができる。
ところで、通常のＮＡＮＤ型の場合、メモリセルＭが直
列に接続されているので、上記した情報の判断のため
に、非選択のメモリセルＭもオンさせてビット線ＢＬか
ら複数のメモリセルＭを介して共通ソース線Ｓに向かう
電流パスを作る必要がある。すなわち、情報の読み出し
や書き込み動作に際して非選択のメモリセルＭもオンさ
せるために非選択のワード線Ｗに高いゲート電圧を印加
する必要があるが、このために非選択のメモリセルＭに
電子が注入される（ディスターブ現象）不具合が生じる
場合がある。

【０１４１】そこで、本実施の形態８においては、各メ
モリセルＭに並列に側壁ＭＩＳＦＥＴＱＭを接続するこ
とにより、情報の読み出しおよび書き込み動作に際し
て、その側壁ＭＩＳＦＥＴＱＭをオンさせて上記電流パ
スを形成する。この側壁ＭＩＳＦＥＴＱＭは比較的低い
ゲート電圧でオンするようにしておくことで、非選択の
ワード線Ｗに印加する電圧を低くできる。本実施の形態
８においては、読み出し時に選択のワード線Ｗに印加す
るゲート電圧を、例えば０Ｖ程度とした場合、非選択の
ワード線Ｗに印加する電圧を、側壁ＭＩＳＦＥＴＱＭが
無い場合は５Ｖ程度必要だったものを、１〜３Ｖ程度に
低くすることができる。このようにしてディスターブ劣
化を緩和できる。なお、図４８（ｂ）は本実施の形態８
の側壁ＭＩＳＦＥＴＱＭのＶｇ−Ｉｄ特性が示されてお
り、側壁ＭＩＳＦＥＴＱＭはワード線Ｗに約0.５Ｖ以上
の電圧を印加するとオンするようになっている。

【０１４２】本実施の形態８は、前記実施の形態７にお
ける分離部５を、前記実施の形態３〜６のようにサイド
ウォールスペーサである側壁絶縁膜１６に対して自己整
合的に形成された溝５ａに絶縁膜１７を埋め込んだ構造
にすることで形成される。

【０１４３】このような構造以外に前記実施の形態７と
異なるは、分離部５および層間膜１０が前記実施の形態
３〜６で説明した構造で形成されていることであるが、
その構造や形成方法については前記実施の形態３〜６で
説明したことと同じなので説明を省略する。

【０１４４】（実施の形態９）図４９に示すように、本
実施の形態９は、例えばＡＮＤ型フラッシュメモリ（Ｅ
ＥＰＲＯＭ）に本発明を適用したものであり、その構造
は前記実施の形態１〜６とほぼ同じであるが、異なるの
は、制御ゲート電極１１の側壁側電極部１１ａ1 の下面
側に、例えばリン等が含有された低抵抗ポリシリコン膜
からなるｎ型の導体膜１８が設けられ、その導体膜１８
からの不純物拡散によってソース領域７Ｓ（ローカルソ
ース線）およびドレイン領域７Ｄ（ローカルビット線Ｌ
Ｂ）が形成されていることである。

【０１４５】このｎ型の導体膜１８は、側壁側電極部１
１ａ1 および浮遊ゲート電極９とはそれぞれ層間膜１０
および絶縁膜１９によって電気的に絶縁されているが、
半導体基板１のソース領域７Ｓ（ローカルソース線）お
よびドレイン領域７Ｄ（ローカルビット線ＬＢ）とは接
触し電気的に接続されている。すなわち、本実施の形態
９では、導体膜１８が、ローカルソース線ＬＳおよびロ
ーカルビット線ＬＢに沿って延在しており、そのローカ
ルソース線ＬＳおよびローカルビット線ＬＢの一部を構
成している。

【０１４６】このように本実施の形態９の構造では、ロ
ーカルソース線ＬＳおよびローカルビット線ＬＢを、半
導体基板１に形成されたソース領域７Ｓおよびドレイン
領域７Ｄとその上に電気的に接続された状態で形成され
た導体膜１８とで構成することができるので、ローカル
ソース線ＬＳおよびローカルビット線ＢＬの抵抗を１桁
程度低減することができる。これにより、特にローカル
ソース線ＬＳにおける電位を安定させることができるの
で、ローカルソース線ＬＳおよびローカルビット線ＢＬ
間に並列に接続された複数のメモリセルＭ間のしきい値
電圧のばらつきを抑えることが可能となる。

【０１４７】また、ローカルソース線ＬＳおよびローカ
ルビット線ＢＬを導体膜１８中の不純物を拡散させて形
成することにより、浅い接合を形成できるので、上述の
ようにローカルソース線ＬＳおよびローカルビット線Ｂ
Ｌの低抵抗化を実現しながら、かつ、メモリ領域の微細
化を推進することが可能となる。

【０１４８】次に、本実施の形態９の半導体集積回路装
置の製造方法の一例を説明する。

【０１４９】本実施の形態９においては、前記実施の形
態４で説明した図３３、図３４の工程と同じ工程を経た
後、図３５の段階において、ソース領域７Ｓおよびドレ
イン領域７Ｄを形成するための不純物導入工程に先立っ
て、浮遊ゲート電極形成用のポリシリコン膜９Ａの表面
を酸化して、例えば厚さ２０ｎｍ程度のシリコン酸化膜
からなる絶縁膜を形成した後、半導体基板１の主面上お
よびポリシリコン膜９Ａの上面の酸化膜を異方性エッチ
ング工程によって除去する。これにより、図５０に示す
ように、浮遊ゲート電極形成用のポリシリコン膜９Ａの
側面のみに絶縁膜１９を形成する。

【０１５０】続いて、半導体基板１の主面上に、例えば
リンが含有されたポリシリコン膜からなる導体膜１８を
厚さ３０ｎｍ程度でＣＶＤ法等で被着した後、これを異
方性エッチング処理によって８０ｎｍ程度エッチバック
する。ここで、本実施の形態９では、上記エッチバック
処理で削られるポリシリコン膜９Ａの量を見込み、初期
のポリシリコン膜９Ａの膜厚を150nm と厚めに設定して
いる。結果として、図５１に示すように、導体膜１８の
高さを30nm程度に、浮遊ゲート電極形成用のポリシリコ
ン膜９Ａの高さを100nm 程度に加工することができる。

【０１５１】このようにして導体膜１８を形成した後、
その後の熱処理により導体膜１８中の不純物を半導体基
板１に拡散し、図４９に示したローカルソース線ＬＳお
よびローカルビット線ＬＢを形成する。これ以外の工程
は、前記実施の形態３〜６と同様なので説明を省略す
る。

【０１５２】（実施の形態１0 ）本実施の形態１０にお
いては、例えばスプリットゲート型フラッシュメモリ
（ＥＥＰＲＯＭ）に本発明を適用した場合について説明
する。

【０１５３】スプリットゲート型のフラッシュメモリ
（ＥＥＰＲＯＭ）は、二層ゲート電極構造のメモリセル
技術をベースとして、新たに消去ゲート電極を一層追加
して電気的消去機能を実現したフラッシュメモリ（ＥＥ
ＰＲＯＭ）である。

【０１５４】図５２は、本実施の形態１０のスプリット
ゲート型フラッシュメモリ（ＥＥＰＲＯＭ）のメモリ領
域の要部回路図を示している。メモリセル領域には、ビ
ット線ＢＬと、これに交差するように配置されたワード
線Ｗおよび消去線Ｅとが配置されている。互いに隣接す
るビット線ＢＬの間には、選択ＭＩＳＦＥＴＱｔとメモ
リセルＭとが直列に接続されている。各選択ＭＩＳＦＥ
ＴＱｔのゲート電極はワード線Ｗに電気的に接続されて
いる。また、メモリセルＭは制御ゲート電極および消去
ゲート電極を有しており、各メモリセルＭの制御ゲート
電極はワード線Ｗに電気的に接続され、各メモリセルＭ
の消去ゲート電極は消去線に電気的に接続されている。

【０１５５】図５３〜図５５は、このスプリットゲート
型フラッシュメモリ（ＥＥＰＲＯＭ）のメモリ領域の要
部平面図および要部断面図を示している。

【０１５６】ビット線ＢＬは、例えばヒ素が半導体基板
１にイオン注入されて形成された半導体領域で形成され
ており、その端部が浮遊ゲート電極９に平面的に重なる
ように広がって形成されている。浮遊ゲート電極９は一
定間隔でパターニングされている。この浮遊ゲート電極
９の高さは、例えば約100 ｎｍであり、例えば0.２５μ
ｍのラインと0.３μｍのスペースで形成されている。互
いに隣接する浮遊ゲート電極９間における半導体基板１
上および浮遊ゲート電極９の表面には、絶縁膜２０ａ、
２０ｂが形成されている。この絶縁膜２０ａ、２０ｂ
は、例えば厚さ約２０ｎｍ程度のシリコン酸化膜からな
る。この絶縁膜２０ａは、選択ＭＩＳＦＥＴＱｔのゲー
ト絶縁膜として機能し、絶縁膜２０ｂは、メモリセルＭ
の層間膜として機能している。

【０１５７】浮遊ゲート電極９の周囲には絶縁膜２０ｂ
を介して制御ゲート電極１１が形成されている。この制
御ゲート電極１１はワード線Ｗの一部で構成されてお
り、浮遊ゲート電極９の上面側に設けられた導体膜１１
ｂと、浮遊ゲート電極９の側面側に設けられた側壁側電
極部１１ｃとを有している。すなわち、本実施の形態１
０においてもワード線Ｗの延在方向に隣接する浮遊ゲー
ト電極９の間に制御ゲート電極１１の側壁側電極部１１
ｃが設けられている。これにより、前記実施の形態１〜
９と同様に容量カップリング比の向上が図られている。

【０１５８】導体膜１１ｂは、前記実施の形態１〜９と
同様にワード線Ｗの低抵抗化のためにタングステンシリ
サイド等からなる。また、側壁側電極部１１ｃは、埋込
性を考慮して、例えば低抵抗ポリシリコンからなり、導
体膜１１ｂ（ワード線Ｗ）と電気的に接続されている
が、半導体基板１および浮遊ゲート電極９とは絶縁膜２
０ａ、２０ｂによって電気的に分離されている。また、
この側壁側電極部１１ｃは、選択ＭＩＳＦＥＴＱｔのゲ
ート電極として機能している。

【０１５９】ワード線Ｗの上面および側面には、例えば
シリコン窒化膜からなる絶縁膜（第９の絶縁膜、第１０
の絶縁膜）２１、２２がそれぞれ形成されている。そし
て、２本のワード線Ｗの間に消去線Ｅが形成されてい
る。この消去線Ｅは、例えば低抵抗ポリシリコン、タン
グステンシリサイドまたはタングステン等からなり、2
本のワード線Ｗ上のメモリセルＭを一括消去するための
電圧を加える働きをする。消去線Ｅの下側部と浮遊ゲー
ト電極９の上側部との間には、例えばシリコン酸化膜等
からなる絶縁膜（第５の絶縁膜）２３が介在されてお
り、ここを通じて浮遊ゲート電極９中の電子が消去線Ｅ
側に引き抜かれる（消去動作）。

【０１６０】なお、消去電極Ｅの底面と半導体基板１と
の間には、例えばシリコン酸化膜からなる絶縁膜（第１
１の絶縁膜）２４が設けられ、消去線Ｅと半導体基板１
との絶縁耐圧の確保および消去線Ｅと浮遊ゲート電極９
との電気的な分離が図られている。また、消去線Ｅとワ
ード線Ｗとは絶縁膜２１、２２によって電気的に分離さ
れている。

【０１６１】次に、本実施の形態の半導体集積回路装置
の製造方法の一例を説明する。なお、本実施の形態１０
の製造工程の説明で用いる図５７、図５８において
（ａ）は図５６のＡ−Ａ線に対応し、（ｂ）は図５６の
Ｂ−Ｂ線に対応している。

【０１６２】図５６、図５７は、その半導体集積回路装
置の製造工程中における半導体基板１を示している。ビ
ット線ＢＬ用の半導体領域は、不純物をフォトレジスト
膜をマスクとして半導体基板１にイオン注入することで
形成される。浮遊ゲート電極形成用のポリシリコン膜９
Ａが前記実施の形態１〜９と同様にパターニングされ
て、そのポリシリコン膜９Ａの表面および半導体基板１
の主面を被覆するように絶縁膜２０ａ、２０ｂが形成さ
れている。この絶縁膜２０ａ、２０ｂは、ビット線ＢＬ
用の半導体領域を形成した後に同じ熱酸化工程で形成さ
れているが、不純物の導入された半導体基板１上とイン
リンシック状態のポリシリコン膜９Ａの表面とでは厚さ
を変えることが可能となっている。これにより、ポリシ
リコン膜９Ａ側では絶縁膜２０ｂの薄膜化を可能として
容量の増大を図りつつ、半導体基板１側では絶縁膜２０
ａの厚膜化を可能として絶縁耐圧の確保を図ることがで
きる。

【０１６３】まず、図５８に示すように、半導体基板１
の主面上に、例えば低抵抗ポリシリコンからなる導体膜
（第１の導体膜）２５をＣＶＤ法等によって厚さ５００
ｎｍ程度被着する。この際、導体膜２５の厚さを、互い
に隣接するポリシリコン膜９Ａの間隔の半分以上とする
ことで、導体膜膜２４をその上面がほぼ平坦な状態で被
着できる。

【０１６４】続いて、その導体膜２５を異方性エッチン
グ処理によってエッチバックすることにより、導体膜２
５の高さを、図５９、図６０に示すように、上面高さが
ポリシリコン膜９Ａの上面高さにする。この導体膜２５
は後ほどパターニングされて側壁側電極部１１ｃとな
る。これにより、図５９に示すように、ポリシリコン膜
９Ａ間に導体膜２５が埋め込まれる。なお、図６０
（ａ）は図５９のＡ−Ａ線の断面図を示し、図６０
（ｂ）は図５９のＢ−Ｂ線の断面図を示している。

【０１６５】その後、図６１および図６２に示すよう
に、半導体基板１上に、例えばタングステンシリサイド
等からなる導体膜１１ｂをＣＶＤ法等によって形成した
後、その上にシリコン窒化膜からなる絶縁膜２１を被着
し、これら積層膜をフォトリソグラフィ技術およびドラ
イエッチング技術によってパターニングすることによ
り、ワード線Ｗおよびワード線状に形成された絶縁膜２
１を形成する。この際、導体膜１１ｂの被着面が平坦化
され、導体膜１１ｂの上面も平坦化されているので、ワ
ード線Ｗの微細加工が可能となる。なお、図６２
（ａ）、（ｂ）はそれぞれ図６１のＡ−Ａ線、Ｂ−Ｂ線
の断面図である。

【０１６６】次いで、図６３および図６４に示すよう
に、例えばシリコン窒化膜からなる絶縁膜をＣＶＤ法等
によって被着した後、これを異方性エッチング処理によ
ってエッチバックすることによりワード線Ｗおよび絶縁
膜２１の側面に絶縁膜（サイドウォールスペーサ）２２
を形成する。続いて、図６４および図６５に示すように
絶縁膜２１および絶縁膜２２をエッチングマスクとして
エッチング処理を行いポリシリコン膜９Ａおよび導体膜
２５（図６２参照）をパターニングして、浮遊ゲート電
極９および制御ゲート電極の側壁側電極部１１ｃを形成
する。なお、図６４は図６３のＡ−Ａ線の断面図であ
る。その後、半導体基板１上に、例えばシリコン酸化膜
からなる絶縁膜をＣＶＤ法等によって被着した後、これ
を異方性エッチング処理によってエッチバックして図６
６に示すように、互いに隣接する浮遊ゲート電極９の下
部側面間に絶縁膜２４を形成する。

【０１６７】次いで、半導体基板１に対して熱酸化処理
を施すことにより、浮遊ゲート電極９において絶縁膜２
４から露出する上部側面に、例えばシリコン酸化膜から
なる絶縁膜２３を形成する。その後、半導体基板１上
に、消去線形成用の導体膜をＣＶＤ法またはスパッタリ
ング法等によって被着し、これをフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることにより、図５３、図５５および図６７に示した消
去線Ｅを形成する。これ以降は通常の半導体集積回路装
置の製造方法によるものなので説明を省略する。

【０１６８】このような本実施の形態１０の構造の半導
体集積回路装置においても、前記実施の形態１で得られ
た効果を得ることが可能となる。

【０１６９】（実施の形態１１）本実施の形態１１は、
前記実施の形態１０とほぼ同じであるが、異なるのは、
図６８（ａ）、（ｂ）に示すように、側壁側電極部１１
ｃを形成した導体膜２５がワード線Ｗ（制御ゲート電極
１１）の導体膜１１ｂと層間膜２０ｂとの間に残されて
いることである。なお、図６８（ａ）は図５３のＡ−Ａ
線に対応し、図６８（ｂ）は図５３のＢ−Ｂ線に対応し
図６８（ａ）に垂直な面でのメモリセルの断面を示して
いる。

【０１７０】このような構造を形成するには、例えば前
記実施の形態１０で説明した図５８の工程の後、導体膜
２５をＣＭＰ法等によって研磨する際に、図６９に示す
ように、浮遊ゲート電極形成用のポリシリコン膜９Ａ上
の絶縁膜２０ｂ上に厚さ３０ｎｍ程度の導体膜２５が残
るようにする。これにより、導体膜２５の上面を平坦に
することができ、その上に形成される導体膜１１ｂも平
坦にできるので、前記実施の形態１０で説明したワード
線Ｗの微細加工が可能となる。また、導体膜２５の研磨
時に層間膜を構成する絶縁膜２０ｂが露出されないの
で、層間膜（絶縁膜２０ｂ）の信頼性を向上させること
が可能となる。これ以降は、前記実施の形態１０と同じ
なので説明を省略する。

【０１７１】（実施の形態１２）本実施の形態１２は、
前記実施の形態１０、１１とほぼ同じであるが、異なる
のは、ビット線ＢＬを形成する半導体領域が浮遊ゲート
電極９に対して自己整合的に形成されていることであ
る。図７０に示すように、ビット線ＢＬは、２つの半導
体領域（第２の半導体領域、第３の半導体領域）２６
ａ、２６ｂが平面的に一部重なり合って形成されてい
る。その半導体領域２６ｂ上に形成された絶縁柱（第６
の絶縁膜）２７は、例えばシリコン酸化膜からなり、後
述するようにビット線ＢＬの自己整合に際して必要な部
材である。絶縁柱２７の幅（図７０の横方向寸法；浮遊
ゲート電極９Ａが複数並んで配置される方向：第１方
向）は、浮遊ゲート電極９Ａの幅（図７０の横方向：同
上）よりも小さい。そして、後述するように絶縁柱２７
を浮遊ゲート電極９Ａに対して自己整合的に形成してい
るので、浮遊ゲート電極９Ａからその両側の各々の絶縁
柱２７、２７までの距離が互いにほぼ等しい。その距離
は、半導体基板１上においてほぼ一定の間隔である。こ
れにより、ビット線ＢＬを構成する半導体領域２６ｂの
不純物濃度の設定制御性が高い。すなわち、その半導体
領域２６ｂの抵抗値の制御性を向上させることができ
る。この半導体領域２６ｂの抵抗値の制御性が低く、そ
の抵抗値が不均一であると、メモリセルのソース・ドレ
イン間のチャネル電流にばらつきが生じ、書込動作後の
しきい値電圧がばたつく。本実施の形態１２では、半導
体領域２６ｂの抵抗値の制御性を向上させることができ
るので、書込動作後のしきい値電圧のばらつきを抑える
ことができ、フラッシュメモリ（ＥＥＰＲＯＭ）の動作
信頼性を向上させることが可能となっている。それ以外
は、前記実施の形態１０、１１と同じなので説明を省略
する。なお、図７０の（ａ）は図５３のＡ−Ａ線に対応
し、同図（ｂ）は図５３のＢ−Ｂ線に対応している。

【０１７２】次に、本実施の形態１２の半導体集積回路
装置の製造方法の一例を説明する。なお、本実施の形態
１２の製造工程説明で用いる図の（ａ）は図５３のＡ−
Ａ線に対応し、（ｂ）は図５３のＢ−Ｂ線に対応してい
る。

【０１７３】まず、図７１に示すように、半導体基板１
上に、浮遊ゲート電極形成用のポリシリコン膜９Ａおよ
びシリコン窒化膜等からなる絶縁膜１４を前記実施の形
態１等と同様にパターニングする。続いて、半導体基板
１上に、例えばシリコン窒化膜からなる絶縁膜をＣＶＤ
法等によって被着した後、その絶縁膜を異方性のエッチ
ング処理によってエッチバックすることにより、図７２
に示すように、浮遊ゲート電極形成用のポリシリコン膜
９Ａおよび絶縁膜１４の側面に側壁絶縁膜１６を形成す
る。この際、側壁絶縁膜１６は浮遊ゲート電極形成用の
ポリシリコン膜９Ａの側面に自己整合的に形成されるの
で、互いに隣接するポリシリコン膜９Ａの側面に形成さ
れた側壁絶縁膜１６間で規定される隙間もポリシリコン
膜９Ａに対して自己整合的に規定されている。その後、
ビット線形成用の不純物（例えばヒ素）を絶縁膜１４お
よび側壁絶縁膜１６をエッチングマスクとして半導体基
板１にイオン注入することにより、図７３に示すよう
に、ビット線形成用の半導体領域２６ａを形成する。こ
の際、互いに隣接する側壁絶縁膜１６間で規定される隙
間は浮遊ゲート電極形成用のポリシリコン膜９Ａに対し
て自己整合的に形成されているので、半導体領域２６ａ
もポリシリコン膜９Ａに対して自己整合的に形成され
る。

【０１７４】次いで、半導体基板１上に、例えばシリコ
ン酸化膜からなる絶縁膜を互いに隣接する側壁絶縁膜１
６間を埋め込むようにＣＶＤ法等で被着した後、その絶
縁膜をＣＭＰ法と異方性エッチング処理とを順に行うこ
とでエッチバックすることにより、図７４に示すよう
に、上面高さが浮遊ゲート電極形成用のポリシリコン膜
９Ａの上面高さとほぼ同様の絶縁柱２７を形成する。続
いて、シリコン窒化膜からなる絶縁膜１４および側壁絶
縁膜１６を熱リン酸液等により選択的にエッチング除去
した後、残されたポリシリコン膜９Ａと絶縁柱２７との
間に形成された隙間のうち、片側だけが露出されるよう
なフォトレジスト膜を形成した後、これをマスクとし
て、例えばヒ素を半導体基板１にイオン注入することに
より、半導体基板１にビット線ＢＬ形成用の半導体領域
２６ｂを形成する。この半導体領域２６ｂを形成する隙
間は、側壁絶縁膜１６が除去されて形成された領域なの
で浮遊ゲート電極形成用のポリシリコン膜９Ａに対して
自己整合的に形成されている。したがって、そこから不
純物を注入することで形成される半導体領域２６ｂもそ
のポリシリコン膜９Ａに対して自己整合的に形成するこ
とができる。その後、半導体基板１に対して熱酸化処理
を施すことにより、浮遊ゲート電極形成用のポリシリコ
ン膜９Ａの表面（上面および側面）に層間膜となる絶縁
膜２０ｂを形成し、かつ、半導体基板１の主面上に絶縁
膜２０ａを形成する。これ以降は、前記実施の形態１
０、１１と同じなので説明を省略する。

【０１７５】このように本実施の形態１２によれば、前
記実施の形態１〜１１で得られた効果の他に、メモリセ
ルＭの半導体領域（ビット線ＢＬ（２６ａ, ２６ｂ））
を浮遊ゲート電極９に対して自己整合的に形成すること
ができるので、フォトマスクの位置合わせ余裕をとる必
要がなく、メモリセルＭの面積を縮小することが可能と
なる。

【０１７６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜１２に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。

【０１７７】例えば前記実施の形態１〜１１のメモリセ
ルのソースおよびドレイン領域の上面部にシリサイド層
を形成しても良い。

【０１７８】また、前記実施の形態１、２においては、
ワード線（制御ゲート電極）を２層の導体膜の積層構造
とした場合について説明したが、これに限定されるもの
ではなく、例えば低抵抗ポリシリコン上に窒化タングス
テンや窒化チタン等のようなバリア膜を介してタングス
テン等のような導体膜を積み重ねてなる３層導体膜構造
としても良い。

【０１７９】また、前記実施の形態１において、図１９
のソース領域、ドレイン領域形成のための不純物の導入
工程後に、層間膜１０ａ、１０ｂを除去し、新たに前記
実施の形態３で説明したように積層構造の層間膜を形成
しても良い。

【０１８０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である単体の
フラッシュメモリ（ＥＥＰＲＯＭ）技術に適用した場合
について説明したが、それに限定されるものではなく、
例えばフラッシュメモリ（ＥＥＰＲＯＭ）を有するマイ
クロプロセッサ技術等に適用できる。

【０１８１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１８２】(1).本発明によれば、複雑な製造工程を経
ることもなく、小さなメモリセルサイズで、第１のゲー
ト電極と第２のゲート電極とで形成される容量を向上さ
せることが可能となる。このため、メモリセルを有する
半導体集積回路装置の小型化を推進できる。また、その
半導体集積回路装置の動作信頼性、動作効率および動作
速度を向上させることができる。さらに、その半導体集
積回路装置の消費電力を低減させることができる。

【０１８３】(2).本発明によれば、第１のゲート電極の
第２の面に対して平坦性を持つ第３の絶縁膜を互いに隣
接する第１のゲート電極間に設けることにより、下地の
平坦性を向上させることができるので、その上に形成さ
れる配線の微細化を推進することが可能となる。

【０１８４】(3).本発明によれば、第３の絶縁膜の第３
の面と前記第１のゲート電極の第１の面との間に介在さ
せた第２のゲート電極の一部と半導体基板との間に層間
膜よりも厚い絶縁膜を設けたことにより、第１のゲート
電極と第２のゲート電極とで形成される容量の増大と、
第２のゲート電極と半導体基板との絶縁耐圧の確保との
両方が可能となる。

【０１８５】(4).本発明によれば、前記第２の絶縁膜の
一部を前記第１のゲート電極と前記半導体基板との間に
介在させたことにより、メモリセルの容量カップリング
比を増大させることが可能となる。

【０１８６】(5).本発明によれば、前記第２のゲート電
極を第１の導体膜とそれに電気的に接続された第２の導
体膜とで構成し、前記第４の絶縁膜の第３の面と前記第
１のゲート電極の第１の面との間に介在された第２のゲ
ート電極の一部を、前記第１の導体膜の少なくとも一部
で構成したことにより、例えば第１の導体膜は埋め込み
性の良好な導体膜とし、第２の導体膜は電気抵抗の低い
導体膜とすることで、第２のゲート電極の埋め込み部で
の形成不良を生じさせることなく、抵抗を低減でき、メ
モリセルを有する半導体集積回路装置の歩留まりおよび
信頼性の確保と、動作速度の向上とを図ることが可能と
なる。

【０１８７】(6).本発明によれば、第２のゲート電極に
おいて第１のゲート電極の第１の面を覆う部分を第１の
ゲート電極に対して自己整合的に形成できるので、第１
のゲート電極と第２のゲート電極との容量を増大でき、
かつ、メモリセルの微細化が可能となる。

【０１８８】(7).本発明によれば、メモリセルの一対の
半導体領域を第１のゲート電極に対して自己整合的に形
成できるので、メモリセルの微細化が可能となる。

【０１８９】(8).本発明によれば、メモリセルの一対の
半導体領域を形成するための不純物導入工程を行った
後、半導体基板に熱酸化処理を施すことにより、同一工
程であっても、第１のゲート電極の表面には薄い層間膜
を形成でき、かつ、その半導体領域には層間膜よりも厚
い絶縁膜を形成することができる。このため、半導体集
積回路装置の製造工程を削減でき、第１のゲート電極と
第２のゲート電極との間の容量を増大でき、第２のゲー
ト電極と半導体基板との間の絶縁耐圧を確保できる。

【０１９０】(9).本発明によれば、メモリの一対の半導
体領域を半導体基板上に形成された導体膜からの不純物
拡散によって形成することにより、その半導体領域の浅
い接合での形成ができ、メモリセルの微細化が可能とな
る。また、その半導体領域上に設けた導体膜によりその
半導体領域の抵抗を下げることができるので、動作速度
の向上を推進させることが可能となる。

【０１９１】(10). 本発明によれば、分離部を第１のゲ
ート電極に対して自己整合的に形成できるので、メモリ
セルの微細化が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるメモリセルを有す
る半導体集積回路装置の回路構成を示した説明図であ
る。

【図２】図１の半導体集積回路装置の要部回路図であ
る。

【図３】図１の半導体集積回路装置のメモリセルのしき
い値電圧の定義を示した説明図である。

【図４】（ａ）は図１の半導体集積回路装置の情報の書
込み、消去および読出し動作時の各部の印加電圧を表し
た説明図であり、（ｂ）はその動作説明に用いたメモリ
セルの回路図である。

【図５】図１の半導体集積回路装置の各メモリセルにお
けるしきい値電圧の設定時間について示した説明図であ
る。

【図６】図１の半導体集積回路装置における各メモリセ
ルのしきい値電圧の設定動作についての説明図である。

【図７】図１の半導体集積回路装置のメモリ領域におけ
る要部平面図である。

【図８】図７のＡ−Ａ線の断面図である。

【図９】図７のＢ−Ｂ線の断面図である。

【図１０】（ａ）、（ｂ）は図１の半導体集積回路装置
の作用の説明図である。

【図１１】図１の半導体集積回路装置の製造工程中にお
けるメモリ領域の要部平面図である。

【図１２】図１の半導体集積回路装置の製造工程中にお
けるメモリ領域の要部平面図である。

【図１３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。

【図１４】図１３に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１５】図１４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１６】図１５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１７】図１の半導体集積回路装置の製造工程中にお
けるメモリ領域の要部平面図である。

【図１８】図１の半導体集積回路装置の製造工程中にお
けるメモリ領域の要部平面図である。

【図１９】図１６に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２０】図１９に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２１】図１の半導体集積回路装置の製造工程中にお
けるメモリ領域の要部平面図である。

【図２２】図２０に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２３】本発明の他の実施形態であるメモリセルを有
する半導体集積回路装置の要部断面図である。

【図２４】図２３の半導体集積回路装置の要部平面図で
ある。

【図２５】図２３の半導体集積回路装置の製造工程中に
おける要部断面図である。

【図２６】図２５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２７】図２６に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２８】図２７に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２９】本発明の他の実施の形態であるメモリセルを
有する半導体集積回路装置の製造工程中における要部断
面図である。

【図３０】図２９に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３１】図３０に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３２】図３１に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３３】本発明の他の実施の形態であるメモリセルを
有する半導体集積回路装置の製造工程中における要部断
面図である。

【図３４】図３３に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３５】図３４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３６】図３５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３７】本発明の他の実施の形態であるメモリセルを
有する半導体集積回路装置の製造工程中における要部断
面図である。

【図３８】図３７に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３９】図３８に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図４０】図３９に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図４１】本発明の他の実施の形態であるメモリセルを
有する半導体集積回路装置の製造工程中における要部断
面図である。

【図４２】本発明の他の実施の形態であるメモリセルを
有する半導体集積回路装置のメモリ領域における要部回
路図である。

【図４３】図４２の半導体集積回路装置のメモリ領域の
要部平面図である。

【図４４】図４３のＡ−Ａ線の断面図である。

【図４５】図４３のＢ−Ｂ線の断面図である。

【図４６】本発明の他の実施の形態であるメモリセルを
有する半導体集積回路装置のメモリ領域における要部断
面図である。

【図４７】図４０の半導体集積回路装置のメモリ領域の
要部回路図である。

【図４８】（ａ）は図４６のメモリセルのしきい値電圧
特性を示し、（ｂ）は図４６の側壁トランジスタのしき
い値電圧特性を示している。

【図４９】本発明の他の実施の形態であるメモリセルを
有する半導体集積回路装置のメモリ領域における要部断
面図である。

【図５０】図４９の半導体集積回路装置の製造工程中に
おける要部断面図である。

【図５１】図５０に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図５２】本発明の他の実施の形態であるメモリセルを
有する半導体集積回路装置のメモリ領域における要部回
路図である。

【図５３】図５２の半導体集積回路装置のメモリ領域に
おける要部平面図である。

【図５４】図５３のＡ−Ａ線の断面図である。

【図５５】図５３のＢ−Ｂ線の断面図である。

【図５６】図５２の半導体集積回路装置の製造工程中に
ける要部平面図である。

【図５７】図５６に続く半導体集積回路装置の製造工程
中にける要部断面図である。

【図５８】図５７に続く半導体集積回路装置の製造工程
中にける要部断面図である。

【図５９】図５８に続く半導体集積回路装置の製造工程
中にける要部平面図である。

【図６０】図５９に続く半導体集積回路装置の製造工程
中にける要部断面図である。

【図６１】図６０に続く半導体集積回路装置の製造工程
中にける要部平面図である。

【図６２】図６１に続く半導体集積回路装置の製造工程
中にける要部断面図である。

【図６３】図６２に続く半導体集積回路装置のメモリ領
域の製造工程中にける要部平面図である。

【図６４】図６３に続く半導体集積回路装置の製造工程
中にける要部断面図である。

【図６５】図６４に続く半導体集積回路装置のメモリ領
域の製造工程中にける要部平面図である。

【図６６】図６５に続く半導体集積回路装置のメモリ領
域の製造工程中にける要部断面図である。

【図６７】図６６に続く半導体集積回路装置のメモリ領
域の製造工程中にける要部平面図である。

【図６８】（ａ）、（ｂ）は図６７に続く半導体集積回
路装置のメモリ領域の製造工程中にける要部断面図であ
る。

【図６９】（ａ）、（ｂ）は図６８に続く半導体集積回
路装置のメモリ領域の製造工程中にける要部断面図であ
る。

【図７０】（ａ）、（ｂ）は本発明の他の実施の形態で
あるメモリセルを有する半導体集積回路装置のメモリ領
域における要部断面図である。

【図７１】（ａ）、（ｂ）は図７０の半導体集積回路装
置の製造工程中における要部断面図である。

【図７２】（ａ）、（ｂ）は図７１に続く半導体集積回
路装置の製造工程中における要部断面図である。

【図７３】（ａ）、（ｂ）は図７２に続く半導体集積回
路装置の製造工程中における要部断面図である。

【図７４】（ａ）、（ｂ）は図７３に続く半導体集積回
路装置の製造工程中における要部断面図である。

【符号の説明】１半導体基板２ＮＷｎウエル３ＰＷｐウエル４ＰＷｐウエル５分離部５ａ溝５ｂ絶縁膜６半導体領域７半導体領域（第１の半導体領域）７Ａ半導体領域７Ｓソース領域（一対の半導体領域）７Ｄドレイン領域（一対の半導体領域）８絶縁膜（第１の絶縁膜）９浮遊ゲート電極（第１のゲート電極）９Ａポリシリコン膜（第１のゲート電極形成パター
ン）１０層間膜１０ａ絶縁膜１１制御ゲート電極（第２のゲート電極）１１ａ導体膜（第２のゲート電極、第１の導体膜）１１ａ1 側壁側電極部（第２のゲート電極）１１ｂ導体膜（第２のゲート電極、第２の導体膜）１１ｃ側壁側電極部（第２のゲート電極）１２絶縁膜（第３の絶縁膜）１３絶縁膜１４絶縁膜（第７の絶縁膜）１５絶縁膜１５ａ絶縁膜（第２の絶縁膜）１５ｂ絶縁膜１６側壁絶縁膜（第８の絶縁膜）１７絶縁膜（第３の絶縁膜）１８導体膜１９絶縁膜２０ａ絶縁膜２０ｂ絶縁膜２１絶縁膜（第４の絶縁膜、第９の絶縁膜）２２絶縁膜（第４の絶縁膜、第１０の絶縁膜）２３絶縁膜（第５の絶縁膜）２４絶縁膜（第１１の絶縁膜）２５導体膜（第１の導体膜）２６ａ半導体領域（第２の半導体領域）２６ｂ半導体領域（第３の半導体領域）２７絶縁柱（第６の絶縁膜）Ｍ、Ｍ1 、Ｍ2 メモリセル（不揮発性メモリセル）ＭＢメモリブロックＱSS, ＱSD 選択ＭＩＳＦＥＴＱD ＭＩＳＦＥＴＱＭ側壁ＭＩＳＦＥＴ（電界効果トランジスタ）Ｑｔ選択ＭＩＳＦＥＴＷワード線（第１の配線）ＧＢグローバルビット線ＬＳローカルソース線ＢＬビット線Ｓ共通ソース線ＬＳローカルソース線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F001 AA01 AA09 AA25 AA26 AA63 AB02 AB09 AB30 AD12 AD53 AD60 AE08 AG07 AG10 AG28 5F083 EP02 EP24 EP27 EP30 EP76 EP79 ER18 ER22 GA05 GA22 JA35 JA53 KA01 KA06 KA08 KA11 KA13 NA01 PR06 PR07 PR14 PR29 PR40

Claims

【特許請求の範囲】

【請求項１】半導体集積回路装置の製造方法であっ
て、（ａ）半導体基板上に、第１の絶縁膜、第１のゲー
ト電極形成膜を順に形成した後、これをパターニングす
ることにより、前記半導体基板の素子形成面に対して交
差する第１の面およびこれに交差する第２の面を有する
複数の第１のゲート電極形成パターンを形成する工程
と、（ｂ）前記複数の第１のゲート電極形成パターンの
各々の第１の面を覆う第２の絶縁膜を形成する工程と、
（ｃ）隣接する第１のゲート電極形成パターンの第１の
面に設けられた前記第２の絶縁膜間に第３の絶縁膜を形
成する工程と、（ｄ）前記（ｃ）工程後、前記第２の絶
縁膜を選択的に除去する工程と、（ｅ）前記（ｄ）工程
後、前記複数の第１のゲート電極の第１の面および第２
の面に層間膜を形成する工程と、（ｆ）前記（ｅ）工程
後、前記第２のゲート電極形成膜を、その一部が前記第
２の絶縁膜の除去領域に形成された開口部に埋め込まれ
るように形成する工程と、（ｇ）前記第１のゲート電極
形成パターンおよび第２のゲート電極形成膜をパターニ
ングすることにより、第１のゲート電極を形成し、か
つ、前記第１のゲート電極の第１の面と前記第３の絶縁
膜との間に一部が介在された第２のゲート電極を形成す
る工程とを有することを特徴とする半導体集積回路装置
の製造方法。
【請求項２】請求項１記載の半導体集積回路装置の製
造方法において、前記（ｂ）工程の前に、前記半導体基板に不純物を前記
第１のゲート電極形成パターンに対して自己整合的に導
入して、一対の半導体領域を形成する工程を含み、前記一対の半導体領域の内の一方は前記メモリセルのソ
ース領域、前記一対の半導体領域の内の他方はドレイン
領域を構成することを特徴とする半導体集積回路装置の
製造方法。
【請求項３】請求項１記載の半導体集積回路装置の製
造方法において、前記（ｄ）工程の後、前記（ｅ）工程の前に、前記第２
の絶縁膜の除去領域に形成された開口部を通して半導体
基板に不純物を導入することにより、一対の半導体領域
を形成する工程を含み、前記一対の半導体領域の内の一方は前記メモリセルのソ
ース領域、前記一対の半導体領域の内の他方はドレイン
領域を構成することを特徴とする半導体集積回路装置の
製造方法。
【請求項４】請求項１記載の半導体集積回路装置の製
造方法において、前記（ｂ）工程の後、前記（ｃ）工程の前に、前記半導
体基板内に不純物を前記第２の絶縁膜に対して自己整合
的に導入して、前記メモリセルのソースまたはドレイン
領域の内の一方として作用する半導体領域を選択的に形
成する工程と、前記（ｄ）工程の後、前記（ｅ）工程の前に、前記第２
の絶縁膜の除去領域に形成された開口部を通して半導体
基板に不純物を導入することにより、前記メモリセルの
ソースまたはドレイン領域の内の他方として作用する半
導体領域を選択的に形成する工程とを含むことを特徴と
する半導体集積回路装置の製造方法。
【請求項５】請求項１記載の半導体集積回路装置の製
造方法において、前記（ｇ）工程の後、前記半導体基板内に不純物を、前
記第１ゲート電極に対して自己整合的に導入して、一対
の半導体領域を形成する工程を含み、前記一対の半導体領域の内の一方は前記メモリセルのソ
ース領域、前記一対の半導体領域の内の他方はドレイン
領域を構成することを特徴とする半導体集積回路装置の
製造方法。
【請求項６】請求項１または５記載の半導体集積回路
装置の製造方法において、前記（ａ）工程の後、前記（ｂ）工程の前に、前記半導
体基板を第１のゲート電極形成パターンに対して自己整
合的にエッチングして、半導体基板内に溝を形成する工
程と、前記溝に絶縁膜を埋込み素子分離部を形成する工程とを
含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】請求項１または２記載の半導体集積回路
装置の製造方法において、前記（ａ）工程の後、前に前記（ｂ）工程の前に、前記
半導体基板を熱酸化して、前記第１の絶縁膜よりも厚い
第４絶縁膜を形成する工程を含み、前記第２の絶縁膜は、前記第４絶縁膜の上部に形成され
ることを特徴とする半導体集積回路装置の製造方法。
【請求項８】請求項１、２、３、５または６記載の半
導体集積回路装置の製造方法において、前記（ｄ）工程の後、前記（ｅ）工程の前に、前記半導
体基板を熱酸化して、前記第２の絶縁膜の除去領域に前
記第１の絶縁膜よりも厚い第４絶縁膜を形成する工程を
含み、前記第２のゲート電極は、前記第４絶縁膜の上部に形成
されることを特徴とする半導体集積回路装置の製造方
法。
【請求項９】請求項１、２、３、５、６、７または８
記載の半導体集積回路装置の製造方法において、前記（ｂ）工程の後、前記（ｃ）工程の前に、前記半導
体基板を第２絶縁膜に対して自己整合的にエッチングし
て、半導体基板内に溝を形成する工程を含み、前記（ｃ）工程において、前記第３の絶縁膜は前記溝を
埋込むように形成されるとともに、前記第２の絶縁膜間
を埋込むように形成されることを特徴とする半導体集積
回路装置の製造方法。
【請求項１０】請求項１、２、３、４、７、８、９ま
たは１０記載の半導体集積回路装置の製造方法におい
て、前記（ｄ）工程後、前記（ｅ）工程前に、前記半導体基板上に、不純物を含有する導体膜を、その
一部が前記第８の絶縁膜の除去領域に形成された開口部
に埋め込まれ、前記半導体基板に接するように被着する
工程と、前記不純物を含有する導体膜を前記開口部の底部に前記
第１のゲート電極形成パターンの厚さよりも薄く残され
るようにエッチバックする工程と、前記不純物を含有する導体膜から半導体基板に不純物を
熱拡散し、前記複数の不揮発性メモリセルの一対の半導
体領域を第１のゲート電極形成パターンに対して自己整
合的に形成する工程とを有することを特徴とする半導体
集積回路装置の製造方法。
【請求項１１】請求項１、２、３、４、５、６、７、
８、９または１０記載の半導体集積回路装置の製造方法
において、前記（ａ）工程において、前記第１のゲート
電極形成膜上に第５の絶縁膜が形成された後に、前記パ
ターニングが行われて第１のゲート電極形成パターンが
形成され、前記（ｃ）工程においては、前記（ｂ）工程
後の半導体基板上に絶縁膜を被着した後、その絶縁膜を
その上面が前記第１のゲート電極形成パターンの第２の
面に対して平坦性を持つように前記第５の絶縁膜をスト
ッパとして削ることで第３の絶縁膜を形成することを特
徴とする半導体集積回路装置の製造方法。
【請求項１２】請求項１、２、３、４、５、６、７、
８、９、１０または１１記載の半導体集積回路装置の製
造方法において、前記第２のゲート電極形成膜の形成工程は、前記半導体
基板上に第１の導体膜を、その一部が前記第２の絶縁膜
の除去領域に形成された開口部に埋め込まれるように被
着する工程と、前記第１の導体膜上に第２の導体膜を被着する工程とを
有することを特徴とする半導体集積回路装置の製造方
法。
【請求項１３】請求項１２記載の半導体集積回路装置
の製造方法において、前記第１の導体膜は低抵抗多結晶
シリコン膜からなり、前記第２の導体膜は前記第１の導
体膜よりも相対的に低抵抗な導体膜からなることを特徴
とする半導体集積回路装置の製造方法。
【請求項１４】半導体集積回路装置の製造方法であっ
て、（ａ）半導体基板上に、第１の絶縁膜および第１の
ゲート電極形成膜を順に形成した後、これをパターニン
グすることにより、前記半導体基板の素子形成面に対し
て交差する第１の面およびこれに交差する第２の面を有
する複数の第１のゲート電極形成パターンを形成する工
程と、（ｂ）前記第１のゲート電極形成パターンの第１
の面および第２の面を被覆する層間膜を形成する工程
と、（ｃ）前記（ｂ）工程後、前記半導体基板上に第２
のゲート電極形成膜を、その一部が前記第１のゲート電
極形成パターンの隣接間に埋め込まれるように形成する
工程と、（ｄ）前記第２のゲート電極形成膜をパターニ
ングすることにより第２のゲート電極を形成する工程と
を有することを特徴とする半導体集積回路装置の製造方
法。
【請求項１５】請求項１４記載の半導体集積回路装置
の製造方法において、前記（ｃ）工程における第２のゲ
ート電極形成膜の形成工程は、前記半導体基板上に前記第１のゲート電極形成パターン
の隣接間が埋め込まれるように第１の導体膜を被着する
工程と、前記第１の導体膜を、前記第１のゲート電極形成パター
ンの第２の面に被覆された層間膜が露出されるように平
坦化し、前記第１のゲート電極形成パターンの隣接間に
第１の導体膜を埋め込む工程と、前記第１の導体膜の埋め込み工程後、前記半導体基板上
に第２の導体膜を被着する工程とを有することを特徴と
する半導体集積回路装置の製造方法。
【請求項１６】請求項１４記載の半導体集積回路装置
の製造方法において、前記（ｃ）工程の第２のゲート電
極形成膜の形成工程は、前記半導体基板上に前記第１のゲート電極形成パターン
の隣接間が埋め込まれるように第１の導体膜を被着する
工程と、前記第１の導体膜を、前記第１のゲート電極形成パター
ンの第２の面に被覆された層間膜が露出されず、一部が
その層間膜上に残されるように平坦化する工程と、前記平坦化処理後の第１の導体膜上に第２の導体膜を被
着する工程とを有することを特徴とする半導体集積回路
装置の製造方法。
【請求項１７】請求項１４、１５または１６記載の半
導体集積回路装置の製造方法において、前記（ｄ）工程
後、前記第２のゲート電極の側面に第６の絶縁膜を形成
する工程と、前記第６の絶縁膜に対して自己整合的に、前記第１のゲ
ート電極形成パターンをパターニングして第１のゲート
電極を形成する工程と、前記第１のゲート電極の隣接間の底部に、その第１のゲ
ート電極の一部が露出されるように第７の絶縁膜を埋め
込み形成する工程と、前記第７の絶縁膜の埋め込み形成後、前記半導体基板に
対して熱処理を施すことにより、前記第１のゲート電極
において前記第７の絶縁膜から露出する部分に前記第６
の絶縁膜よりも相対的に薄い第８の絶縁膜を形成する工
程と、前記薄い第８の絶縁膜に接する第３のゲート電極を形成
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。
【請求項１８】半導体集積回路装置の製造方法であっ
て、（ａ）半導体基板上に、第１の絶縁膜、第１のゲー
ト電極形成膜および第７の絶縁膜を順に被着した後、こ
れをパターニングすることにより、前記半導体基板の素
子形成面に対して交差する第１の面およびこれに交差す
る第２の面を有する複数の第１のゲート電極形成パター
ンを形成する工程と、（ｂ）前記複数の第１のゲート電
極形成パターンの各々の第１の面を覆う第２の絶縁膜を
形成する工程と、（ｃ）前記半導体基板に不純物を前記
第２の絶縁膜に対して自己整合的に導入し、半導体基板
内にメモリセルの一対の半導体領域の内の一方を構成す
る第１の半導体領域を形成する工程と、（ｄ）前記
（ｃ）工程後、前記第２の絶縁膜の隣接間に、第３の絶
縁膜を形成する工程と、（ｅ）前記（ｄ）工程後、前記
第３の絶縁膜が残されるように前記第２の絶縁膜を選択
的に除去する工程と、（ｆ）前記（ｅ）工程後、前記半
導体基板に不純物を前記第１のゲート電極形成パターン
および第３の絶縁膜に対して自己整合的に導入し、前記
メモリセルの一対の半導体領域の内の他方を構成する第
２の半導体領域を選択的に形成する工程と、（ｇ）前記
（ｆ）工程後、前記第１のゲート電極形成パターンの第
１の面および第２の面を被覆する層間膜を形成する工程
と、（ｈ）前記（ｇ）工程後、前記半導体基板上に第２
のゲート電極形成膜を、その一部が前記第１のゲート電
極形成パターンと第３の絶縁膜との間に埋め込まれるよ
うに形成する工程と、（ｉ）前記（ｈ）工程後、前記第
２のゲート電極形成膜をパターニングすることにより第
２のゲート電極を形成する工程とを有することを特徴と
する半導体集積回路装置の製造方法。
【請求項１９】請求項１８記載の半導体集積回路装置
の製造方法において、前記（ｉ）工程後、前記第２のゲ
ート電極の側面に第６の絶縁膜を形成する工程と、前記第６の絶縁膜に対して自己整合的に前記第１のゲー
ト電極形成パターンをパターニングして第１のゲート電
極を形成する工程と、前記第１のゲート電極の隣接間の底部に、その第１のゲ
ート電極の一部が露出されるように第７の絶縁膜を埋め
込み形成する工程と、前記第７の絶縁膜の埋め込み形成後、前記半導体基板に
対して熱処理を施すことにより、前記第１のゲート電極
において前記第１１の絶縁膜から露出する部分に前記第
６の絶縁膜よりも相対的に薄い第８の絶縁膜を形成する
工程と、前記薄い第８の絶縁膜に接する第３のゲート電極を形成
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。
【請求項２０】半導体集積回路装置であって、複数の
メモリセルの各々は、半導体基板上に第１の絶縁膜を介
して設けられた第１のゲート電極と、その第１のゲート
電極との間に層間膜を介して設けられた第２のゲート電
極と、前記半導体基板内で、前記第１のゲート電極の下
部まで延在して設けられた一対の半導体領域とを有する
１トランジスタ型のセルで構成され、前記第１のゲート電極は、単一のゲート電極材料で構成
され、前記半導体基板の素子形成面に対して交差する第
１の面と、それに交差する第２の面とを有し、前記第１
の面は、前記半導体基板側の端部から前記第２の面に接
する側の端部まで前記層間膜に接した状態で連なって形
成されており、前記第２のゲート電極は、前記第１の面の少なくとも一
部と、前記第２の面との両方に対して層間膜を介して対
向するように設けられていることを特徴とする半導体集
積回路装置。
【請求項２１】半導体集積回路装置であって、複数の
メモリセルの各々は、半導体基板上に第１の絶縁膜を介
して設けられた第１のゲート電極と、その第１のゲート
電極との間に層間膜を介して設けられた第２のゲート電
極と、前記半導体基板内で前記第１のゲート電極の下部
まで延在して設けられた一対の半導体領域とを有する１
トランジスタ型のセルで構成され、前記第１のゲート電極は、断面Ｉ型で形成され、前記第
２のゲート電極は、前記第１のゲート電極において前記
半導体基板の素子形成面に対して交差する第１の面と、
その第１の面に交差する第２の面とを取り囲むように、
断面Π型で形成されていることを特徴とする半導体集積
回路装置。
【請求項２２】半導体集積回路装置であって、複数の
メモリセルの各々は、半導体基板に設けられた一対の半
導体領域と、前記一対の半導体領域の間における前記半
導体基板上に第１の絶縁膜を介して設けられた第１のゲ
ート電極と、その第１のゲート電極との間に層間膜を介
して設けられた第２のゲート電極とを有し、前記第１のゲート電極は、前記半導体基板の素子形成面
に対して交差する第１の面と、それに交差する第２の面
とを有し、前記第１の面は、前記半導体基板側の端部か
ら前記第２の面に接する側の端部まで前記層間膜に接し
た状態で連なって形成されており、前記第２のゲート電極は、前記第１の面の少なくとも一
部と、前記第２の面との両方に対して層間膜を介して対
向するように設けられていることを特徴とする半導体集
積回路装置。
【請求項２３】請求項２０、２１または２２記載の半
導体集積回路装置において、前記第１のゲート電極の第
１の面に対向する第２のゲート電極と、前記半導体基板
の素子形成面との間に第１の絶縁膜より厚い第２の絶縁
膜を設けたことを特徴とする半導体集積回路装置。
【請求項２４】半導体集積回路装置であって、複数の
メモリセルの各々は、半導体基板に設けられた一対の半
導体領域と、前記一対の半導体領域の間における前記半
導体基板上に第１の絶縁膜を介して設けられた第１のゲ
ート電極と、その第１のゲート電極との間に層間膜を介
して設けられた第２のゲート電極とを有し、前記第１のゲート電極は、前記半導体基板の素子形成面
に対して交差する第１の面と、それに交差する第２の面
とを有し、前記第１の面は、前記半導体基板側の端部か
ら前記第２の面に接する側の端部まで前記層間膜に接し
た状態で連なって形成されており、前記第２のゲート電極は、前記第１の面の少なくとも一
部と、前記第２の面との両方に対して層間膜を介して対
向するように設けられており、前記第２のゲート電極と
半導体基板との間に前記第１の面に対して自己整合的に
形成され、かつ、前記第１の絶縁膜よりも厚い第２の絶
縁膜を設けたことを特徴とする半導体集積回路装置。
【請求項２５】請求項２０、２１、２２、２３または
２４記載の半導体集積回路装置において、前記互いに隣
接する第１のゲート電極の間に、前記第１のゲート電極
の第１の面に対向する第３の面と、前記第３の面に交差
し、かつ、前記第１のゲート電極の第２の面に対して平
坦性を持つ第４の面とを有する第３の絶縁膜が設けら
れ、前記第３の絶縁膜の第３の面と前記第１のゲート電
極の第１の面との間に前記第２のゲート電極の一部を介
在させたことを特徴とする半導体集積回路装置。
【請求項２６】請求項２５記載の半導体集積回路装置
において、互いに隣接する前記第１のゲート電極の間に
おける半導体基板に溝が形成され、前記溝内に前記第３
の絶縁膜が埋め込まれて形成されることを特徴とする半
導体集積回路装置。
【請求項２７】請求項２５または２６記載の半導体集
積回路装置において、前記第２のゲート電極はそれら第
２の電極と一体に形成された第１の配線によって電気的
に接続され、前記第１の配線は前記第１のゲート電極の
第２の面に層間膜を介して設けられ、かつ、前記第３の
絶縁膜の第４の面に接して設けられた状態で前記半導体
基板の素子形成面に沿って延在されていることを特徴と
する半導体集積回路装置。
【請求項２８】請求項２７記載の半導体集積回路装置
において、前記第１の配線および第２のゲート電極を第
１の導体膜とそれに電気的に接続された第２の導体膜と
で構成し、前記第３の絶縁膜の第３の面と前記第１のゲ
ート電極の第１の面との間に介在された第２のゲート電
極の一部を、前記第１の導体膜の少なくとも一部で構成
したことを特徴とする半導体集積回路装置。
【請求項２９】請求項２８記載の半導体集積回路装置
において、前記第２の導体膜と、前記第１のゲート電極
の第２の面に接する層間膜との間に前記第１の導体膜を
介在させたことを特徴とする半導体集積回路装置。
【請求項３０】請求項２８または２９記載の半導体集
積回路装置において、前記第１の導体膜は不純物を含有
する多結晶シリコン膜からなり、前記第２の導体膜は第
１の導体膜よりも相対的に抵抗の低い導体膜からなるこ
とを特徴とする半導体集積回路装置。
【請求項３１】請求項２３または２４記載の半導体集
積回路装置において、前記第２の絶縁膜の一部は前記第
１のゲート電極の下部に延在して設けられていることを
特徴とする半導体集積回路装置。
【請求項３２】請求項２０、２１、２２、２３、２
４、２５、２６、２７、２８、２９、３０または３１記
載の半導体集積回路装置において、前記一対の半導体領
域に接した状態で導体膜を設け、前記一対の半導体領域
と前記導体膜とを電気的に接続したことを特徴とする半
導体集積回路装置。
【請求項３３】半導体集積回路装置であって、複数の
メモリセルの各々は、前記半導体基板内で第１方向にお
いて離隔して設けられた一対の半導体領域と、前記一対
の半導体領域の間における前記半導体基板上に第１の絶
縁膜を介して設けられた第１のゲート電極と、その第１
のゲート電極との間に層間膜を介して設けられた第２の
ゲート電極とを有し、前記第１方向に垂直な第２方向において互いに隣接する
前記第２のゲート電極の間に第３のゲート電極が設けら
れ、前記第２方向に互いに隣接する第２のゲート電極と
第３のゲート電極との間に第４の絶縁膜が設けられ、前
記第２方向に互いに隣接する前記第１のゲート電極と前
記第３のゲート電極との間に前記第４の絶縁膜よりも相
対的に薄い第５の絶縁膜が設けられ、前記第１方向に互
いに隣接する前記第１のゲート電極の間に、その各々の
第１のゲート電極から所定の距離を隔てた平面位置に第
６の絶縁膜が設けられ、前記第２のゲート電極は、前記第１の面の少なくとも一
部と、前記第２の面と、前記第６の絶縁膜に対して層間
膜を介して対向するように形成されており、前記第１方向において、前記第１のゲート電極からその
両側に隣接する各々の第６の絶縁膜までの距離が等しく
構成されていることを特徴とする半導体集積回路装置。
【請求項３４】半導体集積回路装置であって、複数の
メモリセルの各々は、半導体基板内で第１方向において
離隔して設けられた一対の半導体領域と、前記一対の半
導体領域の間における前記半導体基板上に第１の絶縁膜
を介して設けられた第１のゲート電極と、その第１のゲ
ート電極との間に層間膜を介して設けられた第２のゲー
ト電極とを有し、第１方向に垂直な第２方向において互いに隣接する前記
第２のゲート電極の間に第３のゲート電極が設けられ、
前記第２方向に互いに隣接する第２のゲート電極と第３
のゲート電極との間に第４の絶縁膜が設けられ、前記第
２方向に互いに隣接する前記第１のゲート電極と前記第
３のゲート電極との間に前記第４の絶縁膜よりも相対的
に薄い第５の絶縁膜が設けられ、前記第１方向に互いに
隣接する前記第１のゲート電極の間に、その各々の第１
のゲート電極から所定の距離を隔てた平面位置に第６の
絶縁膜が設けられ、前記第２のゲート電極は、前記第１の面の少なくとも一
部と、前記第２の面と、前記第６の絶縁膜に対して層間
膜を介して対向するように形成されており、前記第６の絶縁膜は、前記第１の電極の第１の面に対向
する第５の面と、それに交差する第６の面とを有し、第
５の面の前記第１方向の寸法が、前記第１の電極の第２
の面の前記第１方向の寸法よりも小さいことを特徴とす
る半導体集積回路装置。
【請求項３５】請求項３４記載の半導体集積回路装置
において、前記第１のゲート電極からその両側に隣接す
る各々の第６の絶縁膜までの距離が等しいことを特徴と
する半導体集積回路装置。
【請求項３６】請求項２２、２４、３３、３４または
３５記載の半導体集積回路装置において、前記第１のゲ
ート電極の第１の面に沿って設けられた第２のゲート電
極部分をゲート電極とし、かつ、そのゲート電極と半導
体基板との間に介在された絶縁膜をゲート絶縁膜とする
電界効果トランジスタを、前記複数のメモリセルの各々
に並列に接続したことを特徴とする半導体集積回路装
置。
【請求項３７】請求項２２〜３６のいずれか１項に記
載の半導体集積回路装置において、前記第１のゲート電
極は浮遊ゲート電極であり、前記第２のゲート電極が制
御ゲート電極であり、前記複数のメモリセルで構成され
るメモリ回路が前記複数のメモリセルの全部または前記
複数のメモリのうちの所定複数個のメモリセル群の情報
を電気的に一括して消去可能な機能を有することをこと
を特徴とする半導体集積回路装置。