JPH02262376A - 不揮発生半導体メモリ装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有するメモリセル
を用いた不揮発性半導体メモリ装置に関する。

（従来の技術） ＥＥＦＲＯＭの分野で浮遊ゲートを持つＭＯ５ＦＥＴ構
造のメモリセルを用いた紫外線消去型の不揮発性半導体
メモリ装置が知られている。

ＥＦＲＯＭの中で、電気的書き替えを可能としたものは
ＥＥＦＲＯＭとして知られている。

トンネル電流を利用して浮遊ゲートと基板間電荷の°授
受を行うＥＥＦＲＯＭのメモリセルには、チャネル領域
上全面にトンネル電流が流れ得る薄いゲート絶縁膜を形
成して浮遊ゲートを設けたＦＥＴＭＯ３型と、特定の書
き替え領域にのみトンネル電流が流れ得る薄いゲート絶
縁膜を形成したＰ　Ｌ　Ｏ，Ｔ　ＯＸ型とがある。

第３図（ａ）　（ｂ）は、従来のＦ　Ｅ　ＴＭＯＳ型メ
モリセルの構造を隣接する２セル部分について示す。

Ｓｉ基板１上に素子分離絶縁膜２が形成され、この素子
分離絶縁膜２で囲まれた領域に第１ゲート絶縁膜３を介
して第１層多結晶シリコン膜からなる浮遊ゲート４が形
成されている。浮遊ゲート４は一部素子分離絶縁膜２上
に延在するようにパターン形成されている。浮遊ゲート
４上にはさらに第２ゲート絶縁膜５を介して第２層多結
晶シリコン膜からなる制御ゲートが積層形成されている
。

メモリセルをビット線に接続するための選択ゲート７は
、例えば浮遊ゲート４と制御ゲート６の形成工程で同時
に形成される。制御ゲート６および選択ゲート７をマス
クとして不純物がイオン注入されてソース、ドレインと
なるｎ＋型層８が形成されている。

このメモリセルは、浮遊ゲートの電子の帯電状態に応じ
て異なるしきい値を“０”９　“１°に対応させること
により情報を不揮発に記憶する。浮遊ゲート４に電子を
注入するには、制御ゲート６に２０Ｖ程度の高電圧を印
加し、ドレインをＯＶとして基板からのＦ−Ｎトンネリ
ングを利用する。

これによりメモリセルのしきい値は正方向に移動する。

浮遊ゲートの電子を基板に放出させるには、制御ゲート
をＯｖとし、ドレインに２０Ｖ程度の高電圧を印加して
、やはりＦ−Ｎトンネリングを生じさせる。これらの動
作の一方がデータ書き込みに、他方がデータ消去に用い
られる。

以上の動作において、制御ゲートに高電圧を印加して電
子を浮遊ゲートに注入する際、効率よく電子注入を行わ
せるには、容量分圧により決まる浮遊ゲートの電位があ
る程度以上高いことが必要である。そのために浮遊ゲー
トとＩＩ御ゲート間の容量が大きいことが望ましく、そ
の様な条件を満たすように浮遊ゲートの一部を素子分離
領域上に延在させているのである。

一方、制御ゲートに印加する高電圧はできるだけ小さい
ほうが、素子の耐圧が小さくてすみ微細化ができるため
好ましい。しかし実際には、浮遊ゲートと制御ゲート間
の結合容量をそれ程大きくとることができないため、２
０Ｖ程度の高い高電圧が必要であり、従って素子の耐圧
を十分なものとし、またメモリセルアレイを十分小型化
することができない、という問題があった。

（発明が解決しようとする課８） 以上のように従来の浮遊ゲートと制御ゲートを持つ不揮
発性半導体メモリセルは、書き替えに使用する制御電圧
を低くしてしかもメモリセル占有面積を小さくすること
が難しい、という問題があった。

本発明は、この様な問題を解決した不揮発性半導体メモ
リ装置およびその製造方法を提供することを目的とする
。

［発明の構成］ （課題を解決するための手段） 本発明に係る不揮発性半導体メモリ装置は、半導体基板
上にゲート絶縁膜を介して浮遊ゲートと制御ゲートが積
層形成され、浮遊ゲートの一部が素子分離領域上に延在
するＭＯＳＦＥＴ構造を有し、制御ゲートが、素子分離
領域上で浮遊ゲートの下に埋め込まれて浮遊ゲートの底
面にゲート絶縁膜を介して対抗する部分を有することを
特徴とする。

本発明の方法はこの様なメモリ装置を製造するに当たっ
て、半導体基板上に選択的に素子分離絶縁膜を形成し、
素子形成領域に第１ゲート絶縁膜を介して一部素子分離
絶縁膜上に延在する浮遊ゲートを形成した後、浮遊ゲー
トをマスクとして用いて前記素子分離絶縁膜をエツチン
グして前記浮遊ゲートの底部表面が露出するように素子
分離絶縁膜表面に凹部を形成する。そして浮遊ゲートの
表面に第２ゲート絶縁膜を形成した後、浮遊ゲート上に
積層されてパターン形成され、一部前記素子分離絶縁股
上の凹部内に埋め込まれて浮遊ゲートの底面に対抗する
部分を有する制御ゲートを形成する。

（作用） 本発明によれば、制御ゲートの一部が浮遊ゲートの下に
回り込んだ状態で浮遊ゲートの底面にも対抗するため、
浮遊ゲートを素子分離領域に大きく延在させなくても浮
遊ゲートと制御ゲート間の容量を大きいものとすること
ができる。従って書き替え時に制御ゲートに印加する電
圧を従来より低くすることができる。また以上により素
子の微細化も可能になる。更に書き替え時の電圧を低く
てできる結果、周辺回路の設計も容易になり、周辺回路
の耐圧を低くすることや面積を小さくすることも可能に
なる。

また本発明の方法は、浮遊ゲートをパターン形成した後
、これをマスクとして用いて素子分離絶縁膜をエツチン
グして凹部を形成し、その後制御ゲートを一部凹部に埋
め込まれるように形成する。

従って従来の工程に格別複雑な工程を付加することなく
、優れた不揮発性半導体メモリを得ることができる。ま
た本発明によれば、浮遊ゲートをマスクとして素子分離
絶縁膜に四部を形成した後、イオン注入を行って素子分
離領域に高濃度のチャネルストッパ層を形成することが
できる。従って素子分離絶縁膜形成工程である高温熱酸
化工程によりチャネルストッパ層の不純物の横方向へし
み出すという問題がなくなる。これは、チャネルストッ
パ層の不純物濃度を従来より低くできることを意味し、
またメモリセル間の分離幅を狭くして高集積化ができる
ことを意味する。

（実施例） 以下、本発明の詳細な説明する。

第１図（ａ）　（ｂ）は、一実施例のＥＥＰＲＯＭの隣
接する２セル部分の構造を示す平面図とそのＡ−Ａ’断
面図である。ｐ型Ｓｔ基板１１に素子分離絶縁膜１２が
形成され、素子領域に第１ゲート絶縁膜１３を介して第
１層多結晶シリコン膜による浮遊ゲート１４が形成され
ている。浮遊ゲート１４は一部素子分離領域上に延在し
ている。浮遊ゲート１４上には更に第２ゲート絶縁膜１
８を介゛して第２層多結晶シリコン膜による制御ゲート
１９が形成されている。選択ゲート２２は、浮遊ゲート
１４および制御ゲート１９と同時に２層多結晶シリコン
膜をパターン形成して得られる。これらのゲート電極を
マスクとして不純物をイオン注入してソース、ドレイン
となるｎ＋型層２３が形成されている。

素子分離絶縁膜１２の表面には凹部１７が形成され、こ
の凹部１７内には制御ゲート１９と連続する多結晶シリ
コン膜１９′が埋め込まれて、これが浮遊ゲート１４の
底面に対抗している。素子分離絶縁膜１２の下にはチャ
ネルストッパ層として全体に比較的低濃度のｐ型層２０
と、中央部に高濃度のｐ＋型層２１とが形成されている
。

第２図を参照して製造工程を説明する。第２図（ａ）〜
（ｅ）は、そのメモリセル部の第１図（ｂ）に対応する
製造工程断面図である。まず第２図（ａ）に示すように
、通常のＬＯＣＯＳ法により素子分離領域に８０００人
程度０熱酸化膜からなる素子分離絶縁膜１２を形成する
。この時同時にチャネルストッパとなる低濃度のｐ型層
２０を形成する。

次に素子形成領域に熱酸化によってトンネル電流が流れ
得る１００人程人程第１ゲート絶縁膜１３を形成した後
、浮遊ゲート１４となるリンを含む第１層多結晶シリコ
ン膜を堆積する。

次に、第２図（ｂ）に示すように、浮遊ゲート１４を隣
接するセル間で分離するために、スリット１６を有する
フォトレジスト・パターン１５を形成し、このフォトレ
ジスト・パターン１５を用いて第１層多結晶シリコン膜
を反応性イオンエツチングにより選択エツチングする。

続いてＨＦを含む溶液を用いて素子分離絶縁膜１２の表
面をスリット１６部から等方的にエツチングして凹部１
７を形成する。素子分離絶縁膜１２は例えば３０００人
程度人程ようにする。その後、スリット１６を介してボ
ロンをイオン注入して、素子分離絶縁膜１２下の中央部
に高濃度のチャネルストッパ層としてｐ＋型層２１を形
成する。

次に第２図（Ｃ）に示すように、フォトレジストを除去
して熱酸化を行って、浮遊ゲート１４の表面（土面２側
面および底面）に約４００人の第２ゲート絶縁膜１８を
形成する。その後、減圧ＣＶＤ法を用いて約４０００人
の第２層多結晶シリコン膜を堆積する。減圧ＣＶＤ法を
用いることによって、浮遊ゲート１４の下にも多結晶シ
リコン膜１９′が回り込んで凹部１７が埋め込まれる。

その後、通常の工程にしたがってレジスト・パターンを
形成し、第２層多結晶シリコン膜、その下の絶縁膜、さ
らにその下の第１層多結晶シリコン膜を順次選択エツチ
ングして、制御ゲート１９および浮遊ゲート１４をパタ
ーン形成する。さらに不純物をイオン注入してソース、
ドレイン領域のｎ＋型層を形成する。最後に必要な金属
配線を形成する。

こうしてこの実施例によれば、制御ゲートを浮遊ゲート
の底面にも対抗させているから、制御ゲートと浮遊ゲー
ト間の結合容量を十分大きいものとすることができる。

これにより、書替え時に制御ゲートに印加する高電圧を
従来より低くすることかできる。このことは、素子の微
細化を容易にする。また浮遊ゲートを素子分離領域上に
大きく延在させる必要がなく、従ってメモリセルの占有
面積を小さくすることができる。

またこの実施例の方法によれば、−見複雑な構造が格別
複雑な工程を付加することなく実現することができる。

素子分離絶縁膜形成後に素子分離領域中央部に高濃度の
チャネルストッパ層を形成することができるのも有利で
ある。これによりチャネ／ｌ／ストッパ層の不純物のし
み出しも抑制されるからである。そしてその結果として
、セル間の距離を従来より小さくすることができ、メモ
リセルアレイの高密度化が図られる。

本発明は上記実施例に限られない。例えば第１図の構造
を実現するための第２図の方法では、素子分離絶縁膜に
形成した四部１７に埋め込まれる多結晶シリコン膜１９
′を制御ゲート１９と同じ多結晶シリコン膜としたが、
これは別工程により形成することもできる。具体的には
例えば、浮遊ゲート１４を形成する前に素子分離絶縁膜
１２上に四部を形成して第１層多結晶シリコン膜をこの
四部に埋込み形成し、その後第２層多結晶シリコン膜に
より浮遊ゲート１４を形成し、第３層多結晶シリコン膜
により制御ゲート１９を形成する、という工程を採用す
ることができる。この場合も凹部を形成した後、イオン
注入を行って高濃度のチャネルストッパを形成すること
ができる。層間絶縁膜としての第２ゲート絶縁膜１８を
酸化膜と窒化膜の積層膜など多層膜とすることもできる
。

制御ゲート１９は、多結晶シリコン膜に代わって金属や
金属シリサイド、さらにシリサイドと多結晶シリコン膜
の組み合わせなどを利用することができる。これにより
制御ゲートの低抵抗化を図ることができる。制御ゲート
の低抵抗化は、とくにメモリを大容量化した場合（例え
ばＩＭビット以上）、メモリセルアレイ内でデコーダか
ら遠いセルのアクセスが高速に行えること、また長い制
御ゲート配線での電圧降下が小さくなって書き込みや消
去特性の向上が図れること、などの利点につながるので
重要である。

実施例では、ＦＥＴＭＯ３型メモリセル−個で１ビツト
とする場合を説明したが、複数個のメモリセルをソース
、ドレインを共用する形で直列接続してＮＡＮＤ型セル
を構成して、各ＮＡＮＤセル単位でビット線に接続する
メモリ構成とした場合も本発明は有効である。また本発
明はＥＥＰＲＯＭに限らず、紫外線消去型のＥＰＲＯＭ
にも同様に適用できる。またメモリセルがＦ　Ｅ　ＴＭ
ＯＳ型でなく、ＦＬＯＴＯＸ型の場合も同様に本発明を
適用することが可能である。

［発明の効果コ 以上述べたように本発明によれば、浮遊ゲートと制御ゲ
ートの結合容量を占有面積を増大させることなく大きく
することができ、不揮発性半導体メモリの高性能化と高
集積化を図ることができる。

【図面の簡単な説明】

第１図（ａ）　（ｂ）は本発明の一実施例のメモリセル
構造を示す平面図とそのＡ−Ａ’断面図、第２図（ａ）
〜（Ｃ）はその製造工程を説明するための断面図、 第３図（ａ）　（ｂ）は従来のメモリセル構造を示す平
面図とそのＡ−Ａ’断面図である。 １１・・・ｐ型Ｓｉ基板、１２・・・素子分離絶縁膜、
１３・・・第１ゲート絶縁膜、１４・・・浮遊ゲート、
１５・・・フォトレジスト・パターン、１６・・・スリ
ット、１７・・・凹部、１８・・・第２ゲート絶縁膜、
１９・・・制御ゲート、１９′・・・埋込み多結晶シリ
コン膜、２０・・・ｐ型層、２１・・・ｐ＋型層、２２
・・・選択ゲート、２３・・・ｎ゛型層

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上にゲート絶縁膜を介して浮遊ゲート
   と制御ゲートが積層形成され、浮遊ゲートの一部が素子
   分離領域上に延在するＭＯＳＦＥＴ構造のメモリセルを
   有する不揮発性半導体メモリ装置において、前記制御ゲ
   ートは前記素子分離領域上で前記浮遊ゲートの下に埋め
   込まれて浮遊ゲートの底面にゲート絶縁膜を介して対抗
   する部分を有することを特徴とする不揮発性半導体メモ
   リ装置。
2. （２）半導体基板上に選択的に素子分離絶縁膜を形成す
   る工程と、 前記半導体基板の素子形成領域に第１ゲート絶縁膜を介
   して一部素子分離絶縁膜上に延在する浮遊ゲートを形成
   する工程と、 前記浮遊ゲートをマスクとして用いて前記素子分離絶縁
   膜をエッチングして前記浮遊ゲートの底部表面が露出す
   るように素子分離絶縁膜表面に凹部を形成する工程と、 前記浮遊ゲートの表面に第２ゲート絶縁膜を形成する工
   程と、 前記浮遊ゲート上に積層されてパターン形成され、一部
   前記素子分離絶縁膜上の凹部内に埋め込まれて浮遊ゲー
   トの底面に対抗する部分を有する制御ゲートを形成する
   工程と、 を有することを特徴とする不揮発性半導体メモリ装置の
   製造方法。
3. （３）半導体基板上に選択的に素子分離絶縁膜を形成す
   る工程と、 前記半導体基板の素子形成領域に第１ゲート絶縁膜を介
   して一部素子分離絶縁膜上に延在する浮遊ゲートを形成
   する工程と、 前記浮遊ゲートをマスクとして用いて前記素子分離絶縁
   膜をエッチングして前記浮遊ゲートの底部表面が露出す
   るように素子分離絶縁膜表面に凹部を形成する工程と、 前記浮遊ゲートをマスクとして不純物をイオン注入して
   素子分離絶縁膜下にチャネルストッパ層を形成する工程
   と、 前記浮遊ゲートの表面に第２ゲート絶縁膜を形成する工
   程と、 前記浮遊ゲート上に積層されてパターン形成され、一部
   前記素子分離絶縁膜上の凹部内に埋め込まれて浮遊ゲー
   トの底面に対抗する部分を有する制御ゲートを形成する
   工程と、 を有することを特徴とする不揮発性半導体メモリ装置の
   製造方法。