JPH09205158A - フラッシュメモリ素子及びその製造方法 - Google Patents

フラッシュメモリ素子及びその製造方法

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JPH09205158A
JPH09205158A JP8348083A JP34808396A JPH09205158A JP H09205158 A JPH09205158 A JP H09205158A JP 8348083 A JP8348083 A JP 8348083A JP 34808396 A JP34808396 A JP 34808396A JP H09205158 A JPH09205158 A JP H09205158A
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • Y10S438/981—Utilizing varying dielectric thickness

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Abstract

(57)【要約】 【課題】無コンタクト及び仮想接地の構造を有し、高集
積フラッシュメモリ素子に適したフラッシュメモリ素子
及びその製造方法を提供する。 【解決手段】基板１００内に深い接合部及び浅い接合部
を有する複数の埋没ビットライン１０８を形成し、それ
ら各埋没ビットライン１０８間の基板１００上に段差を
有する絶縁膜（第１絶縁膜パターン１０２’及びゲート
絶縁膜１０４）を形成し、それら絶縁膜上に左右非対称
構造のフローティングゲート電極１０６’を形成した
後、該フローティングゲート電極１０６’を包含した基
板１００上に第２絶縁膜１１０を形成し、該第２絶縁膜
１１０上に制御ゲート電極１１２を形成して、フラッシ
ュメモリ素子を製造する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
素子（flash memory device ）及びその製造方に関し、
特に、無コンタクト（contactless ）及び仮想接地（vi
rtual ground）の構造を有し、高集積フラッシュメモリ
素子の製造に適したフラッシュメモリ素子及びその製造
方法に関する。
【０００２】
【従来の技術】従来、フラッシュメモリ素子の製造方法
においては、図５に示すように、先ず、第１工程として
半導体基板１内に埋設ビットライン（buried bit line
）の役割をする高濃度のｎ型領域２を所定の間隔離し
て複数個形成し、該ｎ型領域２の表面を包含した基板１
上に浅い酸化膜を成長させた後、それらｎ型領域２間の
酸化膜上にマスクをそれぞれ形成し、熱工程を施した後
マスクを除去すると、ｎ型領域２上にはフィールド酸化
膜３が形成され、各ｎ型領域２間の基板１上にはゲート
酸化膜４が形成される。
【０００３】次いで、第２工程としてゲート酸化膜４上
にポリシリコンからなるフローティングゲート電極５を
形成し、該フローティングゲート電極５及びフィールド
酸化膜３を包含した全面に絶縁膜６を成長させた後、該
絶縁膜６上にワードラインの機能を行う制御ゲート電極
７をポリシリコンにより形成して、製造工程を完了して
いた。
【０００４】そして、このような工程により製造された
従来フラッシュメモリ素子の全体的レイアウトの構造に
おいても、図６に示すように、ｎ型領域２の複数の埋設
ビットラインが相互に所定の間隔離れて平行に配列さ
れ、該埋設ビットラインに垂直交差して制御ゲート電極
７の複数のワードラインが相互に所定の間隔離れて平行
に配列され、埋設ビットライン間のワードラインにフロ
ーティングゲート電極５が位置し、埋設ビットラインと
ワードラインとが交差するオーバーラップ領域とその外
の領域にはフィールド酸化膜３が位置して形成されてい
た。この場合、埋設ビットラインにコンタクトが形成さ
れていないため高集積化が図られ、フローティングゲー
ト電極５の左右が対称に形成される。
【０００５】また、このような構造のフラッシュメモリ
素子は、メモリセルのドレイン及びソースがセルの動作
時に具現される仮想接地構造であって、例えば、図５に
示したセルａにプログラムを行う場合、先ず、制御ゲー
ト電極７に高電圧を印加してソース２ａとドレイン２ｂ
間に大きい電気場を形成すると、ドレイン２ｂからホッ
ト電子（hot electron）が発生し、該ホット電子は制御
ゲート電極７の電圧によりゲート酸化膜４のバリヤー障
壁を越えてフローティングゲート電極５に注入され、そ
の結果、プログラムが行われてセルに情報が書き込まれ
る。このような方式によりプログラムを行うことをホッ
ト電子注入方式という。
【０００６】また、新しい情報を貯蔵させるために、セ
ルに書き込まれた情報を除去をするときは、制御ゲート
電極７を接地させ、ソース２ａ及びドレイン２ｂをフロ
ーティングさせた後、基板１に高電圧を供給してフロー
ティングゲート電極５に貯蔵された電子を単位ブロック
に対し一時に除去する。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
フラッシュメモリ素子においては、埋設ビットラインに
コンタクトを形成しないため高集積化は図り得るが、フ
ローティングゲート電極５の左右が対称の構造であるた
め、ＦＮトンネル（fowler-nordheim tunnel）方式によ
りプログラムする場合、先ず、制御ゲート電極７に高電
圧を供給し、ドレイン２ｂを接地させた後、ソースに電
圧が掛からないように該ソースをフローティングしよう
とすると、フローティングメモリ素子としてのセル”
ａ”及びセル”ｂ”が同時にプログラミングされ、よっ
て、プログラミングをすることができないという不都合
な点があった。
【０００８】また、通常のホット電子方式によりプログ
ラムを行う場合はセル当りに流れる電流が数百μＡ程度
であり、前記ＦＮトンネル方式によりプログラムをする
場合は数十ｐＡ程度であるため、前者の電極消耗が大き
い。そこで、チップの面積が小さくなるのに伴いセルが
高集積化して密度が増加すると、消費電力の大きいホッ
ト電子方式を用いてプログラムを行うには限界があると
いう不都合な点があった。
【０００９】本発明は上記の点に着目してなされたもの
で、フローティングゲート電極の左右の形状が非対称性
を有するようにし、無コンタクト及び仮想接地の構造を
有しながらＦＮトンネル方式によりプログラムができる
ようにして高集積フラッシュメモリ素子の製造に適した
フラッシュメモリ素子及びその製造方法を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】このため本発明のうちの
請求項１に記載のフラッシュメモリ素子は、基板と、該
基板内に相互に所定の間隔離れて形成され、一方側が相
対的に深い接合部を有して形成された複数の埋設ビット
ラインと、それら埋設ビットラインの深い接合部及び隣
接する埋設ビットラインの浅い接合部を包含してそれら
埋設ビットライン間の基板上に形成され、前記深い接合
部に隣接した部分は薄く、前記浅い接合部に隣接した部
分は相対的に厚い段差を有して形成された第１絶縁膜
と、該第１絶縁縁膜上に形成された左右非対称構造のフ
ローティングゲート電極と、該フローティングゲート電
極を包含した基板上に形成された層間の第２絶縁膜と、
該第２絶縁膜上に形成された制御ゲート電極と、を備え
て構成される。
【００１１】請求項２に記載の発明では、請求項１に記
載の発明において、前記第１絶縁膜は、薄い厚さのゲー
ト絶縁膜及び厚い厚さの第１絶縁膜パターンが相互に隣
接して形成されるものとする。請求項３に記載の発明で
は、請求項２に記載の発明の具体的な構成として、前記
第１絶縁膜パターンは、酸化膜、窒化膜、及び不純物の
ドーピングされないポリシリコンのうちのいずれか一つ
から形成されるものとする。
【００１２】請求項４に記載の発明では、請求項２又は
３に記載の発明の具体的な構成として、前記第１絶縁膜
パターンは、３００Å〜５００Åの厚さに形成されるも
のとする。また、請求項５に記載の発明は、請求項２〜
４のいずれか１つに記載のフラッシュメモリ素子の製造
方法であって、前記基板上に相互に所定の間隔離れた複
数の前記第１絶縁膜パターンを形成する工程と、該第１
絶縁膜パターン間の前記基板上に前記ゲート絶縁膜を形
成する工程と、該ゲート絶縁膜及び前記第１絶縁膜パタ
ーン上にポリシリコンを蒸着する工程と、前記ゲート絶
縁膜及び第１絶縁膜パターンの所定部位が露出されるよ
うに前記ポリシリコンを食刻して前記フローディングゲ
ート電極を形成する工程と、該フローティングゲート電
極に自己整合により不純物を注入して、前記基板内に、
前記第１絶縁膜パターンに隣接した部分は浅い接合部を
有し、前記ゲート絶縁膜に隣接した部分は深い接合部を
有する前記埋設ビットラインを形成する工程と、前記フ
ローティングゲート電極及び前記埋設ビットラインの形
成された基板上に前記第２絶縁膜を形成する工程と、該
第２絶縁膜上に前記制御ゲート電極を形成する工程と、
からなる。
【００１３】請求項６に記載の発明では、請求項２に記
載の発明の具体的な方法として、前記埋設ビットライン
を形成する工程は、前記フローティングゲート電極に自
己整合により導電型不純物をイオン注入する工程と、前
記フローティングゲート電極をマスクとし露出された前
記第１絶縁膜パターン及び前記ゲート絶縁膜を食刻する
工程と、前記フローティングゲート電極に自己整合によ
り導電型不純物をイオン注入する工程と、からなるもの
とする。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本実施形態に係るフラッシュメモリ素子
は、図１の断面図に示すように、基板１００と、基板１
００内に相互に所定の間隔離れて形成され、一方側が相
対的に深い接合部を有して形成された複数の埋設ビット
ライン１０８と、それら埋設ビットライン１０８の深い
接合部及び隣接する埋設ビットラインの浅い接合部を包
含してそれら埋設ビットライン間の基板上に形成され、
前記深い接合部に隣接した部分は相対的に薄く、浅い接
合部に隣接した部分は相対的に厚い段差を有してそれぞ
れ形成された第１絶縁膜パターン１０２’及びゲート絶
縁膜１０４と、それら第１絶縁膜パターン１０２’及び
ゲート絶縁膜１０４上に形成された左右非対称構造のフ
ローティングゲート電極１０６’と、フローティングゲ
ート電極１０６’を包含した基板１００上に形成された
層間の第２絶縁膜１１０と、第２絶縁膜１１０上に形成
された制御ゲート電極１１２と、から構成されている。
【００１５】このように構成されたフラッシュメモリ素
子の製造方法を説明すると、図２（Ａ）に示すように、
基板１００上にシリコン酸化膜等の絶縁膜１０２を３０
０Å〜５００Åの厚さに成長させ、図２（Ｂ）に示すよ
うに、基板１００表面が選択的に露出されるように、マ
スクを用いて第１絶縁膜１０２を食刻して第１絶縁膜パ
ターン１０２’を形成した後、第１絶縁膜パターン１０
２’をマスクとしてしきい電圧Ｖｔ調節用イオン注入を
施す。以下、４００Åの厚さに第１絶縁膜パターン１０
２’を形成した場合を例示して説明する。
【００１６】このとき、第１絶縁膜パターン１０２’
は、製造工程完了後のセル電子の漏れを止める役割をす
るため、シリコン酸化膜の代わりにシリコン窒化膜及び
不純物のドーピングされないポリシリコンのような絶縁
物質を用いて形成しても良い。次いで、図２（Ｃ）に示
すように、表面の露出された基板１００上に１００Å厚
さのゲート絶縁膜１０４を成長させ、図２（Ｄ）に示す
ように、該ゲート絶縁膜１０４及び第１絶縁膜パターン
１０２’上に第１ポリシリコン１０６を蒸着する。
【００１７】次いで、図３（Ａ）に示すように、第１絶
縁膜パターン１０２’及びゲート絶縁膜１０４上の所定
部位が露出されるようにマスクを用いて第１ポリシリコ
ン１０６を食刻してフローティングゲート電極１０６’
を形成し、その後、フローティングゲート電極１０６’
に自己整合によりｎ型不純物の燐（Ｐ）を注入する。こ
の時、第１絶縁膜パターン１０２’は、その厚さが厚く
てイオン注入時に燐イオンが注入されないため、その下
方にイオン注入領域が形成されず、ゲート絶縁膜１０４
下方の基板内のみにイオン注入領域が形成される。
【００１８】次いで、図３（Ｂ）に示すように、フロー
ティングゲート電極１０６’をマスクとして表面の露出
された第１絶縁膜パターン１０２’及びゲート絶縁膜１
０４を除去し、フローティングゲート電極１０６’に自
己整合により砒素（Ａｓ）イオンを注入した後、熱処理
工程を施して、ゲート絶縁膜１０４に隣接する側は接合
深さが深く、第１絶縁膜パターン１０２’に隣接する側
は接合深さが浅い構造の埋設ビットライン１０８を形成
する。このように接合深さに差異を与えることは、シリ
コン内部における燐及び砒素の拡散係数が相互異なるた
め、同様な条件（例えば、同一温度及び同一時間）下で
熱処理を施す場合、拡散の程度に差異が発生するためで
ある。
【００１９】次いで、上記の図１に示したように、フロ
ーティングゲート電極１０６’を包含した基板の全面に
酸化膜の第２絶縁膜１１０を蒸着し、その第２絶縁膜１
１０上に第２ポリシリコンを蒸着した後、マスクを用い
て不必要な部分を食刻しワードラインの制御電極ゲート
１１２を形成して、フラッシュメモリ素子の製造工程を
終了する。
【００２０】その結果、図１に示したように、基板１０
０内に相互に所定の間隔離れて一方側が相対的に深い接
合深さを有する複数の埋設ビットライン１０８が形成さ
れ、それら埋設ビットライン１０８の深い接合部及び隣
接する埋設ビットラインの浅い接合部の所定の部分を包
含した各埋設ビットライン１０８間の基板上に段差を有
した第１絶縁膜（ゲート絶縁膜１０４及び第１絶縁膜パ
ターン１０２’）が形成され、その段差を有した第１絶
縁膜上に左右非対称構造のフローティングゲート電極１
０６’が形成され、該フローティングゲート電極１０
６’を包含した基板１００上に第２絶縁膜１１０が形成
され、該第２絶縁膜１１０上に制御ゲート電極１１２が
形成された構造のフラッシュメモリ素子が製造される。
【００２１】そして、このような断面構造のフラッシュ
メモリ素子の全体レイアウト構造においては、図４に示
すように、複数の埋設ビットライン１０８が所定の間隔
離れた状態に相互に平行に配列され、それら埋設ビット
ライン１０８と垂直交差する複数のワードライン（図中
１１２に該当）が所定の間隔離れた状態に相互に平行に
配列され、それら埋設ビットライン間のワードラインに
は左右非対称構造のフローティングゲート電極１０６’
が位置し、それら埋設ビットライン１０８とワードライ
ン１１２とが交差するオーバーラップ領域及びその他の
領域には第２絶縁膜１１０が位置し、フローティングゲ
ート電極１０６’下部の一方側には点線で示した第１絶
縁膜パターン１０２’が配列された構造になっている。
【００２２】上記のような構造を有するフラッシュメモ
リ素子に対して、制御ゲート電極１１２に負の電圧（例
えば、−１０Ｖ〜−１２Ｖ等）を印加し、基板１００に
電源電圧（例えば、＋５Ｖ又は＋３. ３Ｖ等）を印加し
た後、複数の埋設ビットライン１０８をフローティング
させると、ＦＮトンネル方式によりフローティングゲー
ト電極１０６’内の電子が浅いゲート絶縁膜１０４を通
過して基板１００へ移動する。この状態を除去（erase
）状態という。このとき、フローティングゲート電極
１０６’には電子がないためセルのしきい電圧が低くな
り、制御ゲート電極１１２に電源電圧を印加してセルを
読み取ると、チャネルが形成されるため電流を流して、
一つの状態を記憶させることができる。
【００２３】選択するセル（例えば、図１に示すセル
ｂ）のフローティングゲート電極１０６’に電子を流入
するときは、相互に垂直交差して形成された埋設ビット
ライン１０８及び制御ゲート電極１１２を用いてセルを
選択する。このとき、該選択された制御ゲート電極１１
２には１２Ｖ以上の高電圧を印加し、選択されない他の
制御ゲート電極１１２は０Ｖとし、選択された埋設ビッ
トライン１０８を０Ｖとする。且つ、選択されないセル
に電子が流入することを防止するため、選択されない全
ての埋設ビットライン１０８に５Ｖ又は３. ３Ｖの電源
電圧を印加する。このようにすると、選択されたセルｂ
のフローティングゲート電極１０６’と埋設ビットライ
ン１０８との間に強い電気場が形成され、選択された埋
設ビットライン１０８の電子が浅いゲート絶縁膜１０４
を通過してフローティングゲート電極１０６’に流入さ
れる。
【００２４】この場合、セルｂのフローティングゲート
電極１０６’には電子が薄いゲート絶縁膜１０４を通過
して流入するが、セルａのフローティングゲート電極１
０６’には厚い第１絶縁膜パターン１０２’の妨害によ
り電子が入らない。即ち、選択された一つのセルｂのフ
ローティングゲート電極１０６’のみに電子が流入さ
れ、該フローティングゲート電極１０６’に電子が充填
されていると、該電子によりセルのしきい電圧が上昇し
て、電源電圧（３. ３Ｖ又は５Ｖ）をワードラインに供
給しセルを読み取ると、高いしきい電圧によりチャネル
が形成されず、電流が流れないため、始めとは異なる他
の状態を記憶させることができる。
【００２５】一方、上述したのと逆の場合にもプログラ
ム及び除去を行うことができる。即ち、先ず、制御ゲー
ト電極１１２に高電圧を印加し、基板１００を０Ｖとし
た後、複数の埋設ビットライン１０８をフローティング
させると、ＦＮトンネル方式によりチャネル領域の電子
が薄いゲート絶縁膜１０４を通過してフローティングゲ
ート電極１０６’に流入するが、この状態を除去状態と
決めることができる。このとき、フローティングゲート
電極１０６’の電子によりセルのしきい電圧Ｖｔが増加
し、この状態で制御ゲート電極１１２に相対的に低い電
圧を供給してセルを読み取ると、高いしきい電圧により
セルには電流が流れないようになるため、一つの状態を
記憶させることができるようになる。
【００２６】この場合、プログラムを行う時は、選択さ
れた制御ゲート電極１１２に負の電圧（−１０Ｖ〜−１
２Ｖ）を印加し、埋設ビットライン１０８に電源電圧を
印加する。このとき、選択されないセルのフローティン
グゲート電極１０６’にある電子が漏れることを防止す
るため、選択されない全ての制御ゲート電極１１２及び
埋設ビットライン１０８を０Ｖのとする。
【００２７】よって、フローティングゲート電極１０
６’と埋設ビットライン１０８間には強い電気場が形成
されフローティングゲート電極１０６’の電子が薄いゲ
ート絶縁膜１０４を通って埋設ビットライン１０８へ漏
出されるようになる。この時、選択された埋設ビットラ
イン１０８に隣接した選択されないセルは、前述の場合
と同様に、厚い絶縁膜により妨害されて電子が漏れなく
なる。
【００２８】また、フローティングゲート電極１０６’
に電子がいない場合は、これによりセルのしきい電圧が
低くなり、電源電圧をワードラインに供給してセルを読
み取ると、低いしきい電圧によりチャネルが形成され電
流が流れるため、他の一つの状態を記憶させることがで
きるようになる。このような原理により本実施形態のフ
ラッシュメモリ素子は無コンタクト及び仮想接地の構造
を有しながらもＦＮトンネル方式のプログラム及び除去
をすることができる。
【００２９】
【発明の効果】以上説明したように本発明に係るフラッ
シュメモリ素子及びその製造方法においては、 無コン
タクト及び仮想接地の構造を有しながらＦＮトンネル方
式によりプログラム及び除去を行い得るようになってい
るため、高集積且つ低電力メモリセルの製造が可能であ
り、 製造工程の簡単化及び容易な製作により歩留りが
向上して原価が節減され、 埋設ビットラインがフロー
ティングゲート電極に自己整合して形成されるため、セ
ルのチャネルを正確に具現させてセルの特性を向上し得
るという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態に係るフラッシュメモリ素子
の構造を示した断面図である。
【図２】同上実施形態に係るフラッシュメモリ素子の製
造方法を示した第１の工程順序図である。
【図３】同上実施形態に係るフラッシュメモリ素子の製
造方法を示した第２の工程順序図である。
【図４】同上実施形態に係るフラッシュメモリ素子のレ
イアウト構造を示した平面図である。
【図５】従来フラッシュメモリ素子の構造を示した断面
図である。
【図６】従来フラッシュメモリ素子のレイアウト構造を
示した平面図である。
【符号の説明】
１００ 基板 １０２’ 第１絶縁膜パターン １０４ ゲート絶縁膜 １０６’ フローティングゲート電極 １０８ 埋設ビットライン １１０ 第２絶縁膜 １１２ 制御ゲート電極

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】基板と、該基板内に相互に所定の間隔離れ
    て形成され、一方側が相対的に深い接合部を有して形成
    された複数の埋設ビットラインと、 それら埋設ビットラインの深い接合部及び隣接する埋設
    ビットラインの浅い接合部を包含してそれら埋設ビット
    ライン間の基板上に形成され、前記深い接合部に隣接し
    た部分は薄く、前記浅い接合部に隣接した部分は相対的
    に厚い段差を有して形成された第１絶縁膜と、 該第１絶縁縁膜上に形成された左右非対称構造のフロー
    ティングゲート電極と、 該フローティングゲート電極を包含した基板上に形成さ
    れた層間の第２絶縁膜と、 該第２絶縁膜上に形成された制御ゲート電極と、 を備えて構成されたことを特徴とするフラッシュメモリ
    素子。
  2. 【請求項２】前記第１絶縁膜は、薄い厚さのゲート絶縁
    膜及び厚い厚さの第１絶縁膜パターンが相互に隣接して
    形成されることを特徴とする請求項１記載のフラッシュ
    メモリ素子。
  3. 【請求項３】前記第１絶縁膜パターンは、酸化膜、窒化
    膜、及び不純物のドーピングされないポリシリコンのう
    ちのいずれか一つから形成されることを特徴とする請求
    項２記載のフラッシュメモリ素子。
  4. 【請求項４】前記第１絶縁膜パターンは、３００Å〜５
    ００Åの厚さに形成されることを特徴とする請求項２又
    は３記載のフラッシュメモリ素子。
  5. 【請求項５】請求項２〜４のいずれか１つに記載のフラ
    ッシュメモリ素子の製造方法であって、 前記基板上に相互に所定の間隔離れた複数の前記第１絶
    縁膜パターンを形成する工程と、 該第１絶縁膜パターン間の前記基板上に前記ゲート絶縁
    膜を形成する工程と、 該ゲート絶縁膜及び前記第１絶縁膜パターン上にポリシ
    リコンを蒸着する工程と、 前記ゲート絶縁膜及び第１絶縁膜パターンの所定部位が
    露出されるように前記ポリシリコンを食刻して前記フロ
    ーディングゲート電極を形成する工程と、 該フローティングゲート電極に自己整合により不純物を
    注入して、前記基板内に、前記第１絶縁膜パターンに隣
    接した部分は浅い接合部を有し、前記ゲート絶縁膜に隣
    接した部分は深い接合部を有する前記埋設ビットライン
    を形成する工程と、 前記フローティングゲート電極及び前記埋設ビットライ
    ンの形成された基板上に前記第２絶縁膜を形成する工程
    と、 該第２絶縁膜上に前記制御ゲート電極を形成する工程
    と、 からなることを特徴とするフラッシュメモリ素子の製造
    方法。
  6. 【請求項６】前記埋設ビットラインを形成する工程は、
    前記フローティングゲート電極に自己整合により導電型
    不純物をイオン注入する工程と、前記フローティングゲ
    ート電極をマスクとし露出された前記第１絶縁膜パター
    ン及び前記ゲート絶縁膜を食刻する工程と、前記フロー
    ティングゲート電極に自己整合により導電型不純物をイ
    オン注入する工程と、からなることを特徴とする請求項
    ５記載のフラッシュメモリ素子の製造方法。
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