JPH10229177A - 不揮発性半導体メモリ装置とその製造方法 - Google Patents
不揮発性半導体メモリ装置とその製造方法Info
- Publication number
- JPH10229177A JPH10229177A JP9027572A JP2757297A JPH10229177A JP H10229177 A JPH10229177 A JP H10229177A JP 9027572 A JP9027572 A JP 9027572A JP 2757297 A JP2757297 A JP 2757297A JP H10229177 A JPH10229177 A JP H10229177A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- cell
- layer
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 229920005591 polysilicon Polymers 0.000 claims abstract description 50
- 238000009792 diffusion process Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000010410 layer Substances 0.000 claims description 107
- 239000011229 interlayer Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 22
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000000638 solvent extraction Methods 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- -1 arsenic ions Chemical class 0.000 claims description 2
- 238000007599 discharging Methods 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 101150018075 sel-2 gene Proteins 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 ビットラインの抵抗が減り、コンタクトホー
ルによる面積が減少してセル面積が縮小され、埋込拡散
層と基板との間のキャパシタンス減少及びドレイン干渉
現象の抑制が可能な不揮発性半導体メモリ装置を提供す
る。 【解決手段】 ＮＯＲ形アレイをブロック区分するため
の第１フィールド酸化膜９ａにかかる行方向のポリシリ
コン層をゲートとして選択トランジスタ１４が１ブロッ
クのセルアレイ端部に形成されている。酸化膜９ａの間
のセルアレイ領域では第２フィールド酸化膜９ｂが行方
向に伸張し、この酸化膜９ｂの下を、セルのソース・ド
レインとなる埋込拡散層１が列方向へ伸張してその上に
厚い酸化膜が形成されている。ワードラインをなすコン
トロールゲート層２が酸化膜９ｂの間を行方向に伸張
し、コントロールゲート２の下に、チャネルの一部から
埋込拡散層１上の厚い酸化膜の一部までに被さる構造の
フローティングゲート３が形成されている。酸化膜９ａ
の間に１ずつアレイ上下端部交互にコンタクト４がビッ
トライン抵抗減少のために配設されている。
ルによる面積が減少してセル面積が縮小され、埋込拡散
層と基板との間のキャパシタンス減少及びドレイン干渉
現象の抑制が可能な不揮発性半導体メモリ装置を提供す
る。 【解決手段】 ＮＯＲ形アレイをブロック区分するため
の第１フィールド酸化膜９ａにかかる行方向のポリシリ
コン層をゲートとして選択トランジスタ１４が１ブロッ
クのセルアレイ端部に形成されている。酸化膜９ａの間
のセルアレイ領域では第２フィールド酸化膜９ｂが行方
向に伸張し、この酸化膜９ｂの下を、セルのソース・ド
レインとなる埋込拡散層１が列方向へ伸張してその上に
厚い酸化膜が形成されている。ワードラインをなすコン
トロールゲート層２が酸化膜９ｂの間を行方向に伸張
し、コントロールゲート２の下に、チャネルの一部から
埋込拡散層１上の厚い酸化膜の一部までに被さる構造の
フローティングゲート３が形成されている。酸化膜９ａ
の間に１ずつアレイ上下端部交互にコンタクト４がビッ
トライン抵抗減少のために配設されている。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的消去及びプ
ログラム可能な不揮発性半導体メモリ装置に関し、特
に、ＮＯＲ構造としたセルを有して一括消去可能なＮＯ
Ｒ形フラッシュ不揮発性メモリ装置に関する。
ログラム可能な不揮発性半導体メモリ装置に関し、特
に、ＮＯＲ構造としたセルを有して一括消去可能なＮＯ
Ｒ形フラッシュ不揮発性メモリ装置に関する。
【０００２】
【従来の技術】ノートブックサイズの携帯用コンピュー
タなどのバッテリ電源コンピュータシステムにおける補
助記憶装置として、ハードディスクに比べ格段に小さく
てすむ高密度、高性能の一括消去タイプの書換え可能な
ＮＯＲ形フラッシュ不揮発性メモリ装置の需要が増えて
きている。図１にその一般的なセルアレイ構成の平面図
を示す。
タなどのバッテリ電源コンピュータシステムにおける補
助記憶装置として、ハードディスクに比べ格段に小さく
てすむ高密度、高性能の一括消去タイプの書換え可能な
ＮＯＲ形フラッシュ不揮発性メモリ装置の需要が増えて
きている。図１にその一般的なセルアレイ構成の平面図
を示す。
【０００３】厚い酸化膜下に形成され、セルのソース及
びドレインとして用いられるＮ形（Ｎ＋）の埋込拡散層
１（ビットライン）がセルアレイ全体にわたって列方向
に伸張しており、また、ワードラインを構成するコント
ロールゲート層２が行方向に伸張している。コントロー
ルゲート２の下層には電荷を保持するフローティングゲ
ート３が電気的に絶縁して形成され、このフローティン
グゲート３は、チャネル上の一部からＮ形埋込拡散層１
上の厚い酸化膜の一部へかかかるように形成されてい
る。
びドレインとして用いられるＮ形（Ｎ＋）の埋込拡散層
１（ビットライン）がセルアレイ全体にわたって列方向
に伸張しており、また、ワードラインを構成するコント
ロールゲート層２が行方向に伸張している。コントロー
ルゲート２の下層には電荷を保持するフローティングゲ
ート３が電気的に絶縁して形成され、このフローティン
グゲート３は、チャネル上の一部からＮ形埋込拡散層１
上の厚い酸化膜の一部へかかかるように形成されてい
る。
【０００４】この図１に示す構造では、ビットラインの
Ｎ形埋込拡散層１が長く伸張されるほど抵抗が増してセ
ルの読出及びプログラム速度を減少させ、また、ビット
ラインと基板とのキャパシタンスが増加することになっ
て該キャパシタンスがビットラインのチャージ速度を遅
らせてしまうので、セル状態の読取速度を減少させるこ
とになる。そこで、これを改善するために図２の平面図
に示す構造が提案されている。
Ｎ形埋込拡散層１が長く伸張されるほど抵抗が増してセ
ルの読出及びプログラム速度を減少させ、また、ビット
ラインと基板とのキャパシタンスが増加することになっ
て該キャパシタンスがビットラインのチャージ速度を遅
らせてしまうので、セル状態の読取速度を減少させるこ
とになる。そこで、これを改善するために図２の平面図
に示す構造が提案されている。
【０００５】図２の構造では、図１の構造の問題点であ
る抵抗を減少させるために、コンタクトホール４を形成
して金属配線５でＮ形埋込拡散層１を連結する手法が用
いられている。しかし、この構造の場合、コンタクトホ
ール４の形成による面積増加という別の問題が生じる結
果となっている。即ち、Ｎ形埋込拡散層１のラインにそ
れぞれコンタクトホール４が形成されて行方向にコンタ
クトホール４が並ぶので、コンタクトホールと隣のコン
タクトホールとの間の最小距離６、コンタクトホールと
活性領域との間の最小距離７、そして活性領域間の最小
距離８の面積確保のためには、行方向のメモリセルアレ
イの面積増加は避けられない問題である。また、この図
２の構造において抵抗はある程度減少させられるが、ビ
ットラインと基板との間のキャパシタンスについては解
消できない。
る抵抗を減少させるために、コンタクトホール４を形成
して金属配線５でＮ形埋込拡散層１を連結する手法が用
いられている。しかし、この構造の場合、コンタクトホ
ール４の形成による面積増加という別の問題が生じる結
果となっている。即ち、Ｎ形埋込拡散層１のラインにそ
れぞれコンタクトホール４が形成されて行方向にコンタ
クトホール４が並ぶので、コンタクトホールと隣のコン
タクトホールとの間の最小距離６、コンタクトホールと
活性領域との間の最小距離７、そして活性領域間の最小
距離８の面積確保のためには、行方向のメモリセルアレ
イの面積増加は避けられない問題である。また、この図
２の構造において抵抗はある程度減少させられるが、ビ
ットラインと基板との間のキャパシタンスについては解
消できない。
【０００６】図３に、図１の構造に対する等価回路図を
示し、そして下記表１を参照しつつセルの概略的な動作
条件を説明する。
示し、そして下記表１を参照しつつセルの概略的な動作
条件を説明する。
【表１】
【０００７】セルＡが選択されたとした場合、プログラ
ム動作時には、ビットラインＢ／Ｌ（Ｋ）に６〜７Ｖの
電圧Ｖｄ、選択ワードラインＷ／Ｌ３に１２Ｖの高電圧
Ｖｐｐ、ビットラインＢ／Ｌ（Ｋ−１）に０Ｖを印加し
て、チャネルホット電子(channel hot electron)をフロ
ーティングゲートへ注入する。このとき、非選択ワード
ラインＷ／Ｌには接地電圧が印加されるので、ビットラ
インＢ／Ｌ（Ｋ）に接続した非選択ワードラインＷ／Ｌ
に従う他のセルについて、ドレイン端子に印加された電
圧とワードラインに印加された接地電圧との差によって
フローティングゲートからドレイン端子へ電荷が喪失さ
れるという問題が発生する。このような現象をドレイン
干渉現象(drain interference)と称する。ビットライン
Ｂ／Ｌに接続するセル個数がＮであれば、Ｎ−１回の干
渉を受けることになる。
ム動作時には、ビットラインＢ／Ｌ（Ｋ）に６〜７Ｖの
電圧Ｖｄ、選択ワードラインＷ／Ｌ３に１２Ｖの高電圧
Ｖｐｐ、ビットラインＢ／Ｌ（Ｋ−１）に０Ｖを印加し
て、チャネルホット電子(channel hot electron)をフロ
ーティングゲートへ注入する。このとき、非選択ワード
ラインＷ／Ｌには接地電圧が印加されるので、ビットラ
インＢ／Ｌ（Ｋ）に接続した非選択ワードラインＷ／Ｌ
に従う他のセルについて、ドレイン端子に印加された電
圧とワードラインに印加された接地電圧との差によって
フローティングゲートからドレイン端子へ電荷が喪失さ
れるという問題が発生する。このような現象をドレイン
干渉現象(drain interference)と称する。ビットライン
Ｂ／Ｌに接続するセル個数がＮであれば、Ｎ−１回の干
渉を受けることになる。
【０００８】消去動作時には、選択ワードラインＷ／Ｌ
３にネガティブ電圧−Ｖｇ、ビットラインＢ／Ｌ（Ｋ）
に電源電圧Ｖｃｃを印加し、これにより薄いゲート酸化
膜を通じた電流を発生させてフローティングゲート３の
電子を基板へ放出する。
３にネガティブ電圧−Ｖｇ、ビットラインＢ／Ｌ（Ｋ）
に電源電圧Ｖｃｃを印加し、これにより薄いゲート酸化
膜を通じた電流を発生させてフローティングゲート３の
電子を基板へ放出する。
【０００９】読出動作時には、ビットラインＢ／Ｌ
（Ｋ）に１. ５Ｖの電圧Ｖｄ、選択ワードラインＷ／Ｌ
３にＶｃｃ、非選択ワードラインＷ／Ｌには接地電圧を
印加して、ビットライン電圧に従う電流の有無からセル
の状態を読取る。
（Ｋ）に１. ５Ｖの電圧Ｖｄ、選択ワードラインＷ／Ｌ
３にＶｃｃ、非選択ワードラインＷ／Ｌには接地電圧を
印加して、ビットライン電圧に従う電流の有無からセル
の状態を読取る。
【００１０】図４には、図２に示した断面線Ｘ−Ｘ’に
沿った断面図を示す。図示のように、厚い酸化膜９の下
にセルのソースとドレインを構成するＮ形埋込拡散層１
がチャネルを間にしてそれぞれ離隔形成されている。ト
ンネル酸化膜を介してチャネル上に形成されるフローテ
ィングゲート３は、チャネルの一部とＮ型埋込拡散層１
上の酸化膜の一部に被るようにしてある。コントロール
ゲート２は、絶縁膜を介してフローティングゲート３上
及びゲート酸化膜１５を介してフローティングゲートの
被っていないチャネル部分上を覆って行方向に伸張して
いる。
沿った断面図を示す。図示のように、厚い酸化膜９の下
にセルのソースとドレインを構成するＮ形埋込拡散層１
がチャネルを間にしてそれぞれ離隔形成されている。ト
ンネル酸化膜を介してチャネル上に形成されるフローテ
ィングゲート３は、チャネルの一部とＮ型埋込拡散層１
上の酸化膜の一部に被るようにしてある。コントロール
ゲート２は、絶縁膜を介してフローティングゲート３上
及びゲート酸化膜１５を介してフローティングゲートの
被っていないチャネル部分上を覆って行方向に伸張して
いる。
【００１１】図５〜図９は、図４に示す断面構造の製造
工程を示している。
工程を示している。
【００１２】図５の工程では、基板１００上にパッド酸
化膜１５ａとシリコン窒化膜１１を順次形成した後、感
光膜を用いたフォトエッチング工程によって開口部を開
け、Ｎ形埋込拡散層１を形成するためのヒ素イオンを注
入する。そして、約１０時間以上、９００℃の雰囲気で
熱酸化を行い、開口部に厚い熱酸化膜９を成長させる。
化膜１５ａとシリコン窒化膜１１を順次形成した後、感
光膜を用いたフォトエッチング工程によって開口部を開
け、Ｎ形埋込拡散層１を形成するためのヒ素イオンを注
入する。そして、約１０時間以上、９００℃の雰囲気で
熱酸化を行い、開口部に厚い熱酸化膜９を成長させる。
【００１３】図６の工程では、シリコン窒化膜１１及び
パッド酸化膜１５ａをエッチングした後、セルのトンネ
ル酸化膜１０用の酸化層を形成してから第１ポリシリコ
ン層パターン２０に使用するポリシリコン層を形成し、
そして、感光膜１２を用いたフォトエッチング工程によ
って第１ポリシリコン層パターン２０とトンネル酸化膜
１０をエッチング形成する。
パッド酸化膜１５ａをエッチングした後、セルのトンネ
ル酸化膜１０用の酸化層を形成してから第１ポリシリコ
ン層パターン２０に使用するポリシリコン層を形成し、
そして、感光膜１２を用いたフォトエッチング工程によ
って第１ポリシリコン層パターン２０とトンネル酸化膜
１０をエッチング形成する。
【００１４】この過程におけるセルのトンネル酸化膜１
０の形成時に、Ｎ形埋込層形成のためにイオン注入した
不純物の側面拡散作用があるため、Ｎ形埋込拡散層１に
接したチャネル部分上の酸化膜は、側面拡散作用の影響
を受けないチャネル部分上のものより厚く成長する。そ
して、ソース抵抗を減少させるために不純物濃度を増加
させるほど、その酸化膜の形成厚さの差が開いてセル特
性が不均一になるという問題がある。即ち、酸化膜厚が
不均一であると、プログラムや消去時におけるホットエ
レクトロンや薄いゲート酸化膜を通じたトンネル電流に
影響してセルのしきい値電圧を不均一にしてしまう。
０の形成時に、Ｎ形埋込層形成のためにイオン注入した
不純物の側面拡散作用があるため、Ｎ形埋込拡散層１に
接したチャネル部分上の酸化膜は、側面拡散作用の影響
を受けないチャネル部分上のものより厚く成長する。そ
して、ソース抵抗を減少させるために不純物濃度を増加
させるほど、その酸化膜の形成厚さの差が開いてセル特
性が不均一になるという問題がある。即ち、酸化膜厚が
不均一であると、プログラムや消去時におけるホットエ
レクトロンや薄いゲート酸化膜を通じたトンネル電流に
影響してセルのしきい値電圧を不均一にしてしまう。
【００１５】図７の工程では、第１ポリシリコン層パタ
ーン２０の表面に熱酸化工程によって層間絶縁膜１３を
成長させる。このときに、第１ポリシリコン層パターン
２０によって覆われていないチャネル部分上にも絶縁膜
が同時に形成される。その後、コントロールゲート層２
に使用される第２ポリシリコン層を形成して該第２ポリ
シリコン層、層間絶縁膜１３、第１ポリシリコン層パタ
ーン２０をフォトエッチングし、コントロールゲート
２、絶縁膜１３、フローティングゲート３をエッチング
形成する。
ーン２０の表面に熱酸化工程によって層間絶縁膜１３を
成長させる。このときに、第１ポリシリコン層パターン
２０によって覆われていないチャネル部分上にも絶縁膜
が同時に形成される。その後、コントロールゲート層２
に使用される第２ポリシリコン層を形成して該第２ポリ
シリコン層、層間絶縁膜１３、第１ポリシリコン層パタ
ーン２０をフォトエッチングし、コントロールゲート
２、絶縁膜１３、フローティングゲート３をエッチング
形成する。
【００１６】このときのエッチング工程における問題点
を図８及び図９を参照して説明する。図８は図７に対す
る直交断面図で、図７のフローティングゲート３で覆わ
れている活性領域を示しており、図９も図７に対する直
交断面図で、こちらはフローティングゲート３で覆われ
ていない活性領域を示している。
を図８及び図９を参照して説明する。図８は図７に対す
る直交断面図で、図７のフローティングゲート３で覆わ
れている活性領域を示しており、図９も図７に対する直
交断面図で、こちらはフローティングゲート３で覆われ
ていない活性領域を示している。
【００１７】フォトエッチング工程によってコントロー
ルゲート２用の第２ポリシリコン層、層間絶縁膜１３、
フローティングゲート３用の第１ポリシリコン層パター
ン２０をエッチングする工程において、図８（図２の断
面線Ｚ−Ｚ’）のように、コントロールゲート２、層間
絶縁膜１３、フローティングゲート３が形成されている
活性領域では問題無いが、図９（図２の断面線Ｙー
Ｙ’）のように、絶縁膜１３の下にフローティングゲー
ト３が存在しない活性領域では、コントロールゲートの
第２ポリシリコン層エッチングに続く層間絶縁膜１３の
エッチングで、基板１００の表面が露出する部分が生じ
る。この露出基板部分は、フローティングゲートの第１
ポリシリコン層パターンエッチング時に損傷を受けてし
まうので、セル動作時の逆方向電圧における漏洩電流な
ど正常な接合特性が得られなくなることがあるという問
題がある。
ルゲート２用の第２ポリシリコン層、層間絶縁膜１３、
フローティングゲート３用の第１ポリシリコン層パター
ン２０をエッチングする工程において、図８（図２の断
面線Ｚ−Ｚ’）のように、コントロールゲート２、層間
絶縁膜１３、フローティングゲート３が形成されている
活性領域では問題無いが、図９（図２の断面線Ｙー
Ｙ’）のように、絶縁膜１３の下にフローティングゲー
ト３が存在しない活性領域では、コントロールゲートの
第２ポリシリコン層エッチングに続く層間絶縁膜１３の
エッチングで、基板１００の表面が露出する部分が生じ
る。この露出基板部分は、フローティングゲートの第１
ポリシリコン層パターンエッチング時に損傷を受けてし
まうので、セル動作時の逆方向電圧における漏洩電流な
ど正常な接合特性が得られなくなることがあるという問
題がある。
【００１８】
【発明が解決しようとする課題】上記従来技術に着目し
て本発明の目的は、列方向に伸張した埋込拡散層をでき
るだけ短くして抵抗を減らすことが可能で、セルの読出
及びプログラム動作を高速化させられる不揮発性半導体
メモリ装置及びその製造方法を提供することにある。ま
た、本発明の他の目的は、ビットラインのチャージ速度
に影響するビットラインと基板との間のキャパシタンス
を減少させるために、列方向に伸張した埋込拡散層を最
短化することのできる不揮発性半導体メモリ装置及びそ
の製造方法を提供することにある。また、本発明の他の
目的は、プログラム動作中にドレイン電圧とワードライ
ン電圧との差により生じ得るフローティングゲートの電
荷喪失、即ちドレイン干渉現象を抑制可能な不揮発性半
導体メモリ装置及びその製造方法を提供することにあ
る。また、本発明の他の目的は、注入された不純物の側
面拡散作用によって埋込拡散層と接したチャネル部分の
絶縁膜が厚くなる現象を除去し、均一な膜厚の絶縁膜を
形成可能な不揮発性半導体メモリ装置及びその製造方法
を提供することにある。また、本発明の他の目的は、フ
ォトエッチング工程時に発生する基板表面の露出現象を
除去可能な不揮発性半導体メモリ装置及びその製造方法
を提供することにある。また、本発明の他の目的は、セ
ルアレイの面積を縮小し得る不揮発性半導体メモリ装置
及びその製造方法を提供することにある。
て本発明の目的は、列方向に伸張した埋込拡散層をでき
るだけ短くして抵抗を減らすことが可能で、セルの読出
及びプログラム動作を高速化させられる不揮発性半導体
メモリ装置及びその製造方法を提供することにある。ま
た、本発明の他の目的は、ビットラインのチャージ速度
に影響するビットラインと基板との間のキャパシタンス
を減少させるために、列方向に伸張した埋込拡散層を最
短化することのできる不揮発性半導体メモリ装置及びそ
の製造方法を提供することにある。また、本発明の他の
目的は、プログラム動作中にドレイン電圧とワードライ
ン電圧との差により生じ得るフローティングゲートの電
荷喪失、即ちドレイン干渉現象を抑制可能な不揮発性半
導体メモリ装置及びその製造方法を提供することにあ
る。また、本発明の他の目的は、注入された不純物の側
面拡散作用によって埋込拡散層と接したチャネル部分の
絶縁膜が厚くなる現象を除去し、均一な膜厚の絶縁膜を
形成可能な不揮発性半導体メモリ装置及びその製造方法
を提供することにある。また、本発明の他の目的は、フ
ォトエッチング工程時に発生する基板表面の露出現象を
除去可能な不揮発性半導体メモリ装置及びその製造方法
を提供することにある。また、本発明の他の目的は、セ
ルアレイの面積を縮小し得る不揮発性半導体メモリ装置
及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】この目的のために本発明
は、ＮＯＲ構造のセルアレイを有する電気的消去及びプ
ログラム可能な不揮発性半導体メモリ装置において、メ
モリセルのチャネル分離のために行方向へ伸張させて設
けられたフィールド絶縁膜と、メモリセルのソース及び
ドレインを形成するために前記フィールド絶縁膜に交差
して列方向へ伸張させて設けられた埋込拡散層のビット
ライン及びその上の絶縁膜と、前記ビットラインの抵抗
を減少させるために、セルアレイの一方の端部に奇数番
目のストリングごとに設けられると共にセルアレイの他
方の端部に偶数番目のストリングごとに設けられたコン
タクト領域と、メモリセルのチャネルに形成されたトン
ネル絶縁膜上の第１導電層及び該第１導電層上から前記
埋込拡散層上の絶縁膜上にかかる第２導電層からなるフ
ローティングゲートと、該フローティングゲート表面を
覆う層間絶縁膜と、該層間絶縁膜上を通るようにして行
方向へ伸張させて設けられたコントロールゲート層と、
をメモリセルアレイに備えてなることを特徴とする。こ
のときのフローティングゲート表面を覆う層間絶縁膜
は、シリコン酸化膜層とシリコン窒化膜層とシリコン酸
化膜層とからなる構造とすることができる。また、コン
タクト領域は、更なるフィールド絶縁膜により隣接コン
タクト領域どうし分離された構造とし、ビットラインを
接続する選択トランジスタがコンタクト領域にそれぞれ
設けられた構造とすることができる。
は、ＮＯＲ構造のセルアレイを有する電気的消去及びプ
ログラム可能な不揮発性半導体メモリ装置において、メ
モリセルのチャネル分離のために行方向へ伸張させて設
けられたフィールド絶縁膜と、メモリセルのソース及び
ドレインを形成するために前記フィールド絶縁膜に交差
して列方向へ伸張させて設けられた埋込拡散層のビット
ライン及びその上の絶縁膜と、前記ビットラインの抵抗
を減少させるために、セルアレイの一方の端部に奇数番
目のストリングごとに設けられると共にセルアレイの他
方の端部に偶数番目のストリングごとに設けられたコン
タクト領域と、メモリセルのチャネルに形成されたトン
ネル絶縁膜上の第１導電層及び該第１導電層上から前記
埋込拡散層上の絶縁膜上にかかる第２導電層からなるフ
ローティングゲートと、該フローティングゲート表面を
覆う層間絶縁膜と、該層間絶縁膜上を通るようにして行
方向へ伸張させて設けられたコントロールゲート層と、
をメモリセルアレイに備えてなることを特徴とする。こ
のときのフローティングゲート表面を覆う層間絶縁膜
は、シリコン酸化膜層とシリコン窒化膜層とシリコン酸
化膜層とからなる構造とすることができる。また、コン
タクト領域は、更なるフィールド絶縁膜により隣接コン
タクト領域どうし分離された構造とし、ビットラインを
接続する選択トランジスタがコンタクト領域にそれぞれ
設けられた構造とすることができる。
【００２０】また本発明は、メモリセルのチャネル上に
フローティングゲートとコントロールゲートを有する不
揮発性半導体メモリ装置の製造方法において、セルアレ
イ領域を区分するための第１フィールド酸化膜及びメモ
リセルのチャネルを分離するための第２フィールド酸化
膜を形成する第１工程と、セルアレイ領域にトンネル酸
化膜を形成してその上に第１ポリシリコン層及び窒化膜
を順次形成する第２工程と、前記第１ポリシリコン層及
び窒化膜の一部をエッチングして開口させた後に不純物
注入して列方向に伸張する埋込拡散層を形成する第３工
程と、前記埋込拡散層上に酸化膜を所定の厚さに成長さ
せる第４工程と、前記窒化膜を除去して前記第１ポリシ
リコン層上に第２ポリシリコン層及び層間絶縁層を順次
形成し、これらをパターニングしてフローティングゲー
ト用パターンを形成する第５工程と、セルアレイ領域に
第３ポリシリコン層を形成してパターニングし、前記層
間絶縁層上を通って前記第２フィールド酸化膜の間を行
方向へ伸張するコントロールゲートを形成する第６工程
と、を含むことを特徴とする。第５工程における層間絶
縁層の形成は、第１層間酸化膜を成長させる第１段階
と、該第１層間酸化膜上に層間窒化膜を蒸着する第２段
階と、該層間窒化膜上に第２層間酸化膜を成長させる第
３段階と、によるものとするとよい。また、第３工程に
おいては、第１ポリシリコン層及び窒化膜の一部をエッ
チングした後に第２フィールド酸化膜の一部を除去して
基板を露出させるようにするとよい。
フローティングゲートとコントロールゲートを有する不
揮発性半導体メモリ装置の製造方法において、セルアレ
イ領域を区分するための第１フィールド酸化膜及びメモ
リセルのチャネルを分離するための第２フィールド酸化
膜を形成する第１工程と、セルアレイ領域にトンネル酸
化膜を形成してその上に第１ポリシリコン層及び窒化膜
を順次形成する第２工程と、前記第１ポリシリコン層及
び窒化膜の一部をエッチングして開口させた後に不純物
注入して列方向に伸張する埋込拡散層を形成する第３工
程と、前記埋込拡散層上に酸化膜を所定の厚さに成長さ
せる第４工程と、前記窒化膜を除去して前記第１ポリシ
リコン層上に第２ポリシリコン層及び層間絶縁層を順次
形成し、これらをパターニングしてフローティングゲー
ト用パターンを形成する第５工程と、セルアレイ領域に
第３ポリシリコン層を形成してパターニングし、前記層
間絶縁層上を通って前記第２フィールド酸化膜の間を行
方向へ伸張するコントロールゲートを形成する第６工程
と、を含むことを特徴とする。第５工程における層間絶
縁層の形成は、第１層間酸化膜を成長させる第１段階
と、該第１層間酸化膜上に層間窒化膜を蒸着する第２段
階と、該層間窒化膜上に第２層間酸化膜を成長させる第
３段階と、によるものとするとよい。また、第３工程に
おいては、第１ポリシリコン層及び窒化膜の一部をエッ
チングした後に第２フィールド酸化膜の一部を除去して
基板を露出させるようにするとよい。
【００２１】また、本発明によれば、ＮＯＲ構造のセル
アレイを有する電気的消去及びプログラム可能な不揮発
性半導体メモリ装置において、選択ワードラインに消去
用高電圧、非選択ワードライン及びビットラインに接地
電圧、そしてブロックを選択するための選択トランジス
タのゲートに電源電圧をそれぞれ印加し、選択セルのコ
ントロールゲートを前記消去用高電圧とし且つドレイン
を接地電圧とすることにより、該選択セルのフローティ
ングゲートへ電子を注入する消去動作と、選択ワードラ
インにプログラム用ネガティブ電圧、非選択ワードライ
ンに接地電圧、選択セルのドレイン側に接続されるビッ
トラインに電源電圧、選択セルのソース側に接続される
ビットラインに接地電圧をそれぞれ印加し、選択セルの
コントロールゲートを前記ネガティブ電圧とし且つドレ
インを電源電圧とすることにより、該選択セルのフロー
ティングゲートから電子を放出するプログラム動作と、
を実行することを特徴とする。或いは、ＮＯＲ構造のセ
ルアレイを有する電気的消去及びプログラム可能な不揮
発性半導体メモリ装置において、ブロックを選択するた
めの選択トランジスタのゲートに電源電圧、選択セルの
ドレイン側に接続されるビットラインに電源電圧、選択
ワードラインにプログラム用高電圧、選択セルのソース
側に接続されるビットライン及び非選択ワードラインに
接地電圧をそれぞれ印加し、チャネルに発生するホット
エレクトロンにより選択セルのフローティングゲートへ
電子を注入するプログラム動作と、前記選択トランジス
タのゲートに電源電圧、選択セルのドレイン側に接続さ
れるビットラインに電源電圧、選択ワードラインに消去
用ネガティブ電圧、選択セルのソース側に接続されるビ
ットライン及び非選択ワードラインに接地電圧をそれぞ
れ印加し、トンネル酸化膜を通じたトンネル電流により
選択セルのフローティングゲートから電子を放出する消
去動作と、を実行することを特徴とする。
アレイを有する電気的消去及びプログラム可能な不揮発
性半導体メモリ装置において、選択ワードラインに消去
用高電圧、非選択ワードライン及びビットラインに接地
電圧、そしてブロックを選択するための選択トランジス
タのゲートに電源電圧をそれぞれ印加し、選択セルのコ
ントロールゲートを前記消去用高電圧とし且つドレイン
を接地電圧とすることにより、該選択セルのフローティ
ングゲートへ電子を注入する消去動作と、選択ワードラ
インにプログラム用ネガティブ電圧、非選択ワードライ
ンに接地電圧、選択セルのドレイン側に接続されるビッ
トラインに電源電圧、選択セルのソース側に接続される
ビットラインに接地電圧をそれぞれ印加し、選択セルの
コントロールゲートを前記ネガティブ電圧とし且つドレ
インを電源電圧とすることにより、該選択セルのフロー
ティングゲートから電子を放出するプログラム動作と、
を実行することを特徴とする。或いは、ＮＯＲ構造のセ
ルアレイを有する電気的消去及びプログラム可能な不揮
発性半導体メモリ装置において、ブロックを選択するた
めの選択トランジスタのゲートに電源電圧、選択セルの
ドレイン側に接続されるビットラインに電源電圧、選択
ワードラインにプログラム用高電圧、選択セルのソース
側に接続されるビットライン及び非選択ワードラインに
接地電圧をそれぞれ印加し、チャネルに発生するホット
エレクトロンにより選択セルのフローティングゲートへ
電子を注入するプログラム動作と、前記選択トランジス
タのゲートに電源電圧、選択セルのドレイン側に接続さ
れるビットラインに電源電圧、選択ワードラインに消去
用ネガティブ電圧、選択セルのソース側に接続されるビ
ットライン及び非選択ワードラインに接地電圧をそれぞ
れ印加し、トンネル酸化膜を通じたトンネル電流により
選択セルのフローティングゲートから電子を放出する消
去動作と、を実行することを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００２３】図１０は、本発明による電気的消去及びプ
ログラム可能な不揮発性メモリ装置のセルアレイ構成を
示した平面図である。
ログラム可能な不揮発性メモリ装置のセルアレイ構成を
示した平面図である。
【００２４】図１０を参照すると、メモリセルアレイを
ブロック区分するための第１フィールド酸化膜９ａにか
けて第３ポリシリコン層が行方向に形成され、これをゲ
ートとしてブロックを選択するための選択トランジスタ
１４が１ブロックのセルアレイの端部（行方向を横軸に
してみた場合の上下端部）に形成されている。第１フィ
ールド酸化膜９ａの間のセルアレイ領域では第２フィー
ルド酸化膜９ｂが行方向に伸張し、この第２フィールド
酸化膜９ｂと交差して、セルのソース及びドレインとし
て用いられるＮ形（Ｎ＋）埋込拡散層１が列方向へ伸張
しており、その上には厚い酸化膜が形成されている。こ
のＮ形埋込拡散層１が、ブロック内のセルのソース／ド
レインとして使用されるビットラインになる。そして、
セルアレイのワードラインを構成するコントロールゲー
ト層２が第２フィールド酸化膜９ｂの間を行方向に伸張
し、コントロールゲート２の下には、電気的に絶縁して
電荷保持用のフローティングゲート３が形成されてい
る。フローティングゲート３は、チャネルの一部からＮ
形埋込拡散層１上の厚い酸化膜の一部までに被さる構造
である。更に、ビットラインの抵抗を減少させるため
に、第１フィールド酸化膜９ａの間に１ずつアレイ上下
端部交互にコンタクト４が配設されている。
ブロック区分するための第１フィールド酸化膜９ａにか
けて第３ポリシリコン層が行方向に形成され、これをゲ
ートとしてブロックを選択するための選択トランジスタ
１４が１ブロックのセルアレイの端部（行方向を横軸に
してみた場合の上下端部）に形成されている。第１フィ
ールド酸化膜９ａの間のセルアレイ領域では第２フィー
ルド酸化膜９ｂが行方向に伸張し、この第２フィールド
酸化膜９ｂと交差して、セルのソース及びドレインとし
て用いられるＮ形（Ｎ＋）埋込拡散層１が列方向へ伸張
しており、その上には厚い酸化膜が形成されている。こ
のＮ形埋込拡散層１が、ブロック内のセルのソース／ド
レインとして使用されるビットラインになる。そして、
セルアレイのワードラインを構成するコントロールゲー
ト層２が第２フィールド酸化膜９ｂの間を行方向に伸張
し、コントロールゲート２の下には、電気的に絶縁して
電荷保持用のフローティングゲート３が形成されてい
る。フローティングゲート３は、チャネルの一部からＮ
形埋込拡散層１上の厚い酸化膜の一部までに被さる構造
である。更に、ビットラインの抵抗を減少させるため
に、第１フィールド酸化膜９ａの間に１ずつアレイ上下
端部交互にコンタクト４が配設されている。
【００２５】図１７は、本例によるセル面積の縮小程度
を示した表で、ストリングごとに形成されるフィールド
酸化膜の個数及びブロック内に存在するワードラインの
本数に応じる０. ６μｍのデザインルールを使用すると
き、従来技術よりもセル面積が縮小される程度を示して
いる。即ち、従来技術の図２のレイアウトと本発明の図
１０のレイアウトに従ってセルサイズを比較すれば、本
発明の方が、フィールド領域の数により従来技術に比べ
て約２０〜３０％縮小されることが分かる。また、ビッ
トラインをブロック単位で分離し、ドレイン干渉現象を
抑制することを可能としていることが分かる。従来のセ
ル配置において、１本のビットラインに接続されたセル
数がＮ個であればドレイン干渉回数はＮ−１（Ｎ：セル
アレイ内の総ワードライン数）になるが、本発明では、
ブロック選択を行う選択トランジスタ１４によって１つ
のブロックのみ選択され、１本のビットラインにはＪ個
のセルのみ接続されることにより、ドレイン干渉回数は
Ｊ−１（Ｊ：ブロック内の総ワードライン数）に減少
し、Ｎ形埋込拡散層と基板との間のキャパシタンスも従
来の１／ｍ（ｍ：ブロック数）に減少させることができ
る。即ち本例によれば、ビットラインの抵抗が減り、ま
たコンタクトホールによる面積が減少してセル面積が縮
小され、更に、Ｎ形埋込拡散層のビットラインと基板と
の間のキャパシタンス減少及びドレイン干渉現象の抑制
という効果がある。
を示した表で、ストリングごとに形成されるフィールド
酸化膜の個数及びブロック内に存在するワードラインの
本数に応じる０. ６μｍのデザインルールを使用すると
き、従来技術よりもセル面積が縮小される程度を示して
いる。即ち、従来技術の図２のレイアウトと本発明の図
１０のレイアウトに従ってセルサイズを比較すれば、本
発明の方が、フィールド領域の数により従来技術に比べ
て約２０〜３０％縮小されることが分かる。また、ビッ
トラインをブロック単位で分離し、ドレイン干渉現象を
抑制することを可能としていることが分かる。従来のセ
ル配置において、１本のビットラインに接続されたセル
数がＮ個であればドレイン干渉回数はＮ−１（Ｎ：セル
アレイ内の総ワードライン数）になるが、本発明では、
ブロック選択を行う選択トランジスタ１４によって１つ
のブロックのみ選択され、１本のビットラインにはＪ個
のセルのみ接続されることにより、ドレイン干渉回数は
Ｊ−１（Ｊ：ブロック内の総ワードライン数）に減少
し、Ｎ形埋込拡散層と基板との間のキャパシタンスも従
来の１／ｍ（ｍ：ブロック数）に減少させることができ
る。即ち本例によれば、ビットラインの抵抗が減り、ま
たコンタクトホールによる面積が減少してセル面積が縮
小され、更に、Ｎ形埋込拡散層のビットラインと基板と
の間のキャパシタンス減少及びドレイン干渉現象の抑制
という効果がある。
【００２６】図１１に、図１０のセルアレイに対する等
価回路図を示し、下記表２を参照してセルの概略的な動
作条件を説明する。
価回路図を示し、下記表２を参照してセルの概略的な動
作条件を説明する。
【表２】
【００２７】セルの消去及びプログラム動作時にＦ−Ｎ
トンネル電流による方式でセルを動作させる条件を示し
た表２ａにおける消去動作では、選択ワードラインＷ／
Ｌ３に高電圧Ｖｐｐ、非選択ワードラインに０Ｖ、そし
て全ビットラインに０Ｖが印加され、また、選択トラン
ジスタＳｅｌ＿１，Ｓｅｌ＿２（＝１４） のゲート電
圧には電源電圧Ｖｃｃが提供される。これにより、ビッ
トラインの接地電圧が各セルのドレインに印加されてバ
ルク(bulk)又はドレインからフローティングゲートへＦ
−Ｎ電流により電子が注入される。
トンネル電流による方式でセルを動作させる条件を示し
た表２ａにおける消去動作では、選択ワードラインＷ／
Ｌ３に高電圧Ｖｐｐ、非選択ワードラインに０Ｖ、そし
て全ビットラインに０Ｖが印加され、また、選択トラン
ジスタＳｅｌ＿１，Ｓｅｌ＿２（＝１４） のゲート電
圧には電源電圧Ｖｃｃが提供される。これにより、ビッ
トラインの接地電圧が各セルのドレインに印加されてバ
ルク(bulk)又はドレインからフローティングゲートへＦ
−Ｎ電流により電子が注入される。
【００２８】表２ａにおけるプログラム動作では、選択
セルＡのプログラムであるとすると、選択ワードライン
Ｗ／Ｌ３にネガティブ電圧−Ｖｇ、非選択ワードライン
に０Ｖ、選択ビットラインＢ／Ｌ（Ｋ）に５Ｖ、ビット
ラインＢ／Ｌ（Ｋ＋１），Ｂ／Ｌ（Ｋ−１）を含む非選
択ビットラインＢ／Ｌに０Ｖが印加される。従って、選
択ビットラインの５Ｖが選択セルＡのドレインに印加さ
れ、選択ワードラインのネガティブ電圧との差によりフ
ローティングゲートからドレインへＦ−Ｎ電流により電
子が放出される。また、データ読出動作は、選択ワード
ラインに電源電圧Ｖｃｃ、非選択ワードラインに接地電
圧０Ｖ、セルのドレインに読出電圧１Ｖ、ソースに０Ｖ
を印加し、セルのオン・オフに従うことで実行される。
セルＡのプログラムであるとすると、選択ワードライン
Ｗ／Ｌ３にネガティブ電圧−Ｖｇ、非選択ワードライン
に０Ｖ、選択ビットラインＢ／Ｌ（Ｋ）に５Ｖ、ビット
ラインＢ／Ｌ（Ｋ＋１），Ｂ／Ｌ（Ｋ−１）を含む非選
択ビットラインＢ／Ｌに０Ｖが印加される。従って、選
択ビットラインの５Ｖが選択セルＡのドレインに印加さ
れ、選択ワードラインのネガティブ電圧との差によりフ
ローティングゲートからドレインへＦ−Ｎ電流により電
子が放出される。また、データ読出動作は、選択ワード
ラインに電源電圧Ｖｃｃ、非選択ワードラインに接地電
圧０Ｖ、セルのドレインに読出電圧１Ｖ、ソースに０Ｖ
を印加し、セルのオン・オフに従うことで実行される。
【００２９】表２ｂは、プログラム動作はチャネルホッ
ト電子、消去動作はＦ−Ｎ電流にてフローティングゲー
トからドレインへ電子を放出する方式によるものであ
る。そのプログラム動作では、選択トランジスタＳｅｌ
＿１，Ｓｅｌ＿２のゲート電圧にＶｃｃ、選択ビットラ
インＢ／Ｌ（ｋ）にＶｃｃ、選択ワードラインに高電圧
１５Ｖが印加され、これによりチャネルに生じるホット
エレクトロンをフローティングゲートへ注入する。
ト電子、消去動作はＦ−Ｎ電流にてフローティングゲー
トからドレインへ電子を放出する方式によるものであ
る。そのプログラム動作では、選択トランジスタＳｅｌ
＿１，Ｓｅｌ＿２のゲート電圧にＶｃｃ、選択ビットラ
インＢ／Ｌ（ｋ）にＶｃｃ、選択ワードラインに高電圧
１５Ｖが印加され、これによりチャネルに生じるホット
エレクトロンをフローティングゲートへ注入する。
【００３０】表２ｂにおける消去動作では、ドレインに
電源電圧Ｖｃｃを印加して選択ワードラインをネガティ
ブ電圧−１２Ｖとすることにより、フローティングゲー
トからドレインへ電子を放出する。また、読出動作で
は、セル選択トランジスタＳｅｌ＿１，Ｓｅｌ＿２のゲ
ート電圧にＶｃｃ、選択ワードラインにＶｃｃ、非選択
ワードラインに接地電圧０Ｖ、そしてセルのドレインに
は読出電圧Ｖｄ、ソースには０Ｖを印加して、セルのオ
ンオフに従うデータを読出す。
電源電圧Ｖｃｃを印加して選択ワードラインをネガティ
ブ電圧−１２Ｖとすることにより、フローティングゲー
トからドレインへ電子を放出する。また、読出動作で
は、セル選択トランジスタＳｅｌ＿１，Ｓｅｌ＿２のゲ
ート電圧にＶｃｃ、選択ワードラインにＶｃｃ、非選択
ワードラインに接地電圧０Ｖ、そしてセルのドレインに
は読出電圧Ｖｄ、ソースには０Ｖを印加して、セルのオ
ンオフに従うデータを読出す。
【００３１】図１２〜図１６は、図１０に示した構造の
製造工程を順次示している。
製造工程を順次示している。
【００３２】図１２は、図１０の断面線Ｙ−Ｙ’に沿っ
た断面を示す。この工程では、活性領域を互いに絶縁す
る第１フィールド酸化膜及び第２フィールド酸化膜を形
成するために、パッド酸化膜１５を３００Å、ポリシリ
コン１６を１０００Å、シリコン窒化膜１１を１０００
Åでシリコン基板１００に形成する。
た断面を示す。この工程では、活性領域を互いに絶縁す
る第１フィールド酸化膜及び第２フィールド酸化膜を形
成するために、パッド酸化膜１５を３００Å、ポリシリ
コン１６を１０００Å、シリコン窒化膜１１を１０００
Åでシリコン基板１００に形成する。
【００３３】図１３は、図１０の断面線Ｙ−Ｙ’に沿っ
た断面を示す。この工程では、シリコン窒化膜１１をエ
ッチングするフォトエッチング工程を実施し、チャネル
とチャネルを分離するための第２フィールド酸化膜９ｂ
を１０００〜３０００Åで形成する。このときには、図
示されていないが、ブロックを区分するために４０００
〜６０００Åの第１フィールド酸化膜９ａが既に形成さ
れている。
た断面を示す。この工程では、シリコン窒化膜１１をエ
ッチングするフォトエッチング工程を実施し、チャネル
とチャネルを分離するための第２フィールド酸化膜９ｂ
を１０００〜３０００Åで形成する。このときには、図
示されていないが、ブロックを区分するために４０００
〜６０００Åの第１フィールド酸化膜９ａが既に形成さ
れている。
【００３４】図１４は、図１０の断面線Ｘ−Ｘ’に沿っ
た断面を示す。この工程では、第２フィールド酸化膜９
ｂを形成するために使用したシリコン窒化膜１１、ポリ
シリコン層１６、パッド酸化膜１５を除去した後に、ま
ず、セルのトンネル酸化膜１０を成長させ、その上に第
１ポリシリコン層１７と窒化膜１８を順次形成する。そ
して、第１ポリシリコン層１７とシリコン窒化膜１８の
一部をエッチングして所定部位を開口させ、露出した第
２フィールド酸化膜９ｂの一部分を除去した後に、露出
した基板１００へイオン注入してＮ形埋込拡散層１を形
成する。この後更に、Ｎ形埋込拡散層１の上に厚い酸化
膜９を２０００Å程度で成長させて形成する。
た断面を示す。この工程では、第２フィールド酸化膜９
ｂを形成するために使用したシリコン窒化膜１１、ポリ
シリコン層１６、パッド酸化膜１５を除去した後に、ま
ず、セルのトンネル酸化膜１０を成長させ、その上に第
１ポリシリコン層１７と窒化膜１８を順次形成する。そ
して、第１ポリシリコン層１７とシリコン窒化膜１８の
一部をエッチングして所定部位を開口させ、露出した第
２フィールド酸化膜９ｂの一部分を除去した後に、露出
した基板１００へイオン注入してＮ形埋込拡散層１を形
成する。この後更に、Ｎ形埋込拡散層１の上に厚い酸化
膜９を２０００Å程度で成長させて形成する。
【００３５】この工程においてトンネル酸化膜１０は、
Ｎ形埋込拡散層１のためのイオン注入前に形成されるの
で、従来のようなトンネル酸化膜１０の形成時にＮ形埋
込拡散層１の側面拡散作用でトンネル酸化膜１０の不均
一が発生する心配はない。
Ｎ形埋込拡散層１のためのイオン注入前に形成されるの
で、従来のようなトンネル酸化膜１０の形成時にＮ形埋
込拡散層１の側面拡散作用でトンネル酸化膜１０の不均
一が発生する心配はない。
【００３６】図１５は、図１０の断面線Ｘ−Ｘ’に沿っ
た切断面を示す。この工程では、シリコン窒化膜１８を
除去した後に第１ポリシリコン層１７の上部に第２ポリ
シリコン層１９を形成し、そして抵抗を調節するために
不純物注入を施す。これら第１ポリシリコン層１７及び
第２ポリシリコン層１９はフローティングゲート３を形
成する物質になり、第２ポリシリコン層１９の上部には
層間絶縁膜１３が形成される。層間絶縁膜１３は、９５
０℃の乾式熱酸化工程で１３０Å程度に第１層間酸化膜
を成長させた後に層間窒化膜を１５０Åで蒸着し、更に
湿式熱酸化工程を通じて窒化膜上に第２層間酸化膜を成
長させることで形成する。層間絶縁膜１３ができると感
光膜１２を用いたフォトエッチング工程を実施し、層間
絶縁膜１３、第１ポリシリコン層１７及び第２ポリシリ
コン層１９、トンネル酸化膜１０を順次エッチングす
る。
た切断面を示す。この工程では、シリコン窒化膜１８を
除去した後に第１ポリシリコン層１７の上部に第２ポリ
シリコン層１９を形成し、そして抵抗を調節するために
不純物注入を施す。これら第１ポリシリコン層１７及び
第２ポリシリコン層１９はフローティングゲート３を形
成する物質になり、第２ポリシリコン層１９の上部には
層間絶縁膜１３が形成される。層間絶縁膜１３は、９５
０℃の乾式熱酸化工程で１３０Å程度に第１層間酸化膜
を成長させた後に層間窒化膜を１５０Åで蒸着し、更に
湿式熱酸化工程を通じて窒化膜上に第２層間酸化膜を成
長させることで形成する。層間絶縁膜１３ができると感
光膜１２を用いたフォトエッチング工程を実施し、層間
絶縁膜１３、第１ポリシリコン層１７及び第２ポリシリ
コン層１９、トンネル酸化膜１０を順次エッチングす
る。
【００３７】図１６は、図１０の断面線Ｘ−Ｘ’に沿っ
た切断を示す。この工程では、エッチされた第１ポリシ
リコン層１７及び第２ポリシリコン層１９の被っていな
いチャネル部分に熱酸化工程を通じてシリコン酸化膜を
形成しゲート酸化膜とし、コントロールゲート２となる
第３ポリシリコン層１４を形成する。そして、フォトエ
ッチング工程を通じて第３ポリシリコン層１４、層間絶
縁膜１３、第２ポリシリコン層１９及び第１ポリシリコ
ン層１７をエッチングする。
た切断を示す。この工程では、エッチされた第１ポリシ
リコン層１７及び第２ポリシリコン層１９の被っていな
いチャネル部分に熱酸化工程を通じてシリコン酸化膜を
形成しゲート酸化膜とし、コントロールゲート２となる
第３ポリシリコン層１４を形成する。そして、フォトエ
ッチング工程を通じて第３ポリシリコン層１４、層間絶
縁膜１３、第２ポリシリコン層１９及び第１ポリシリコ
ン層１７をエッチングする。
【００３８】このエッチング工程において、第３ポリシ
リコン層１４、層間絶縁膜１３、第１ポリシリコン層１
７及び第２ポリシリコン層１９のエッチング時に、第３
ポリシリコン層１４、第１ポリシリコン層１７及び第２
ポリシリコン層１９の存在しない領域には、第２フィー
ルド酸化膜９ｂが存在することになり、層間絶縁膜１３
のエッチング後でもその酸化膜９ｂが残る。従って、第
１ポリシリコン層１７及び第２ポリシリコン層１９のエ
ッチング時にシリコン基板１００が保護される。
リコン層１４、層間絶縁膜１３、第１ポリシリコン層１
７及び第２ポリシリコン層１９のエッチング時に、第３
ポリシリコン層１４、第１ポリシリコン層１７及び第２
ポリシリコン層１９の存在しない領域には、第２フィー
ルド酸化膜９ｂが存在することになり、層間絶縁膜１３
のエッチング後でもその酸化膜９ｂが残る。従って、第
１ポリシリコン層１７及び第２ポリシリコン層１９のエ
ッチング時にシリコン基板１００が保護される。
【００３９】
【発明の効果】本発明によれば、１ブロックの一方の端
部でコンタクトホールへ接続される奇数番目のビットラ
インと、１ブロックの他方の端部でコンタクトホールへ
接続される偶数番目のビットラインとを行方向へ交互に
配置することにより、ビットラインコンタクトによるセ
ル面積の増加を解消でき、ブロック選択トランジスタを
使用してセルを列方向のブロック単位で分けることによ
り、ビットラインと基板との間のキャパシタンスの減少
及びドレイン干渉現象を改善することができる。また、
ワードラインとワードラインとの間のフィールド酸化膜
形成により、コントロールゲートパターニング時のシリ
コン基板エッチングを解消可能である。更に、埋込拡散
層の形成前にトンネル酸化膜を形成することにより、埋
込層不純物の側面拡散によるトンネル酸化膜の膜厚不均
一の問題を解決することができる。
部でコンタクトホールへ接続される奇数番目のビットラ
インと、１ブロックの他方の端部でコンタクトホールへ
接続される偶数番目のビットラインとを行方向へ交互に
配置することにより、ビットラインコンタクトによるセ
ル面積の増加を解消でき、ブロック選択トランジスタを
使用してセルを列方向のブロック単位で分けることによ
り、ビットラインと基板との間のキャパシタンスの減少
及びドレイン干渉現象を改善することができる。また、
ワードラインとワードラインとの間のフィールド酸化膜
形成により、コントロールゲートパターニング時のシリ
コン基板エッチングを解消可能である。更に、埋込拡散
層の形成前にトンネル酸化膜を形成することにより、埋
込層不純物の側面拡散によるトンネル酸化膜の膜厚不均
一の問題を解決することができる。
【図１】従来の不揮発性半導体メモリ装置のセルアレイ
要部平面図。
要部平面図。
【図２】従来の改良型の不揮発性半導体メモリ装置のセ
ルアレイ要部平面図。
ルアレイ要部平面図。
【図３】図１のセルアレイの等価回路図。
【図４】図２中のＸ−Ｘ’線に沿う断面図。
【図５】従来の製造工程を図２中のＸ−Ｘ’断面で説明
する工程図。
する工程図。
【図６】図５に続く工程図。
【図７】図６に続く工程図。
【図８】従来の製造工程を図２中のＺ−Ｚ’断面で説明
する工程図。
する工程図。
【図９】従来の製造工程を図２中のＹ−Ｙ’断面で説明
する工程図。
する工程図。
【図１０】本発明による不揮発性半導体メモリ装置のセ
ルアレイ要部平面図。
ルアレイ要部平面図。
【図１１】図１０のセルアレイの等価回路図。
【図１２】本発明による製造工程を図１０中のＹ−Ｙ’
断面で説明する工程図。
断面で説明する工程図。
【図１３】図１２に続く工程図。
【図１４】本発明による製造工程を図１０中のＸ−Ｘ’
断面で説明する工程図。
断面で説明する工程図。
【図１５】図１４に続く工程図。
【図１６】図１５に続く工程図。
【図１７】セル面積の縮小程度を説明した表。
Claims (10)
- 【請求項１】 ＮＯＲ構造のセルアレイを有する電気的
消去及びプログラム可能な不揮発性半導体メモリ装置に
おいて、 メモリセルのチャネル分離のために行方向へ伸張させて
設けられたフィールド絶縁膜と、メモリセルのソース及
びドレインを形成するために前記フィールド絶縁膜に交
差して列方向へ伸張させて設けられた埋込拡散層のビッ
トライン及びその上の絶縁膜と、前記ビットラインの抵
抗を減少させるために、セルアレイの一方の端部に奇数
番目の前記ビットラインごとに設けられると共にセルア
レイの他方の端部に偶数番目の前記ビットラインごとに
設けられたコンタクト領域と、メモリセルのチャネルに
形成されたトンネル絶縁膜上の第１導電層及び該第１導
電層上から前記埋込拡散層上の絶縁膜上にかかる第２導
電層からなるフローティングゲートと、該フローティン
グゲート表面を覆う層間絶縁膜と、該層間絶縁膜上を通
るようにして行方向へ伸張させて設けられたコントロー
ルゲート層と、をメモリセルアレイに備えてなることを
特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 フローティングゲート表面を覆う層間絶
縁膜は、シリコン酸化膜層とシリコン窒化膜層とシリコ
ン酸化膜層とからなる構造を有する請求項１記載の不揮
発性半導体メモリ装置。 - 【請求項３】 コンタクト領域は、更なるフィールド絶
縁膜により隣接コンタクト領域どうし分離されている請
求項１記載の不揮発性半導体メモリ装置。 - 【請求項４】 埋込拡散層はヒ素イオンの注入で形成す
る請求項１記載の不揮発性半導体メモリ装置。 - 【請求項５】 コンタクト領域には、ビットラインを接
続する選択トランジスタがそれぞれ設けられている請求
項１記載の不揮発性半導体メモリ装置。 - 【請求項６】 メモリセルのチャネル上にフローティン
グゲートとコントロールゲートを有する不揮発性半導体
メモリ装置の製造方法において、 セルアレイ領域を区分するための第１フィールド酸化膜
及びメモリセルのチャネルを分離するための第２フィー
ルド酸化膜を形成する第１工程と、セルアレイ領域にト
ンネル酸化膜を形成してその上に第１ポリシリコン層及
び窒化膜を順次形成する第２工程と、前記第１ポリシリ
コン層及び窒化膜の一部をエッチングして開口させた後
に不純物注入して列方向に伸張する埋込拡散層を形成す
る第３工程と、前記埋込拡散層上に酸化膜を所定の厚さ
に成長させる第４工程と、前記窒化膜を除去して前記第
１ポリシリコン層上に第２ポリシリコン層及び層間絶縁
層を順次形成し、これらをパターニングしてフローティ
ングゲート用パターンを形成する第５工程と、セルアレ
イ領域に第３ポリシリコン層を形成してパターニング
し、前記層間絶縁層上を通って前記第２フィールド酸化
膜の間を行方向へ伸張するコントロールゲートを形成す
る第６工程と、を含むことを特徴とする製造方法。 - 【請求項７】 第５工程における層間絶縁層の形成は、
第１層間酸化膜を成長させる第１段階と、該第１層間酸
化膜上に層間窒化膜を蒸着する第２段階と、該層間窒化
膜上に第２層間酸化膜を成長させる第３段階と、による
請求項６記載の製造方法。 - 【請求項８】 第３工程において、第１ポリシリコン層
及び窒化膜の一部をエッチングした後に第２フィールド
酸化膜の一部を除去して基板を露出させる請求項６記載
の製造方法。 - 【請求項９】 ＮＯＲ構造のセルアレイを有する電気的
消去及びプログラム可能な不揮発性半導体メモリ装置に
おいて、 選択ワードラインに消去用高電圧、非選択ワードライン
及びビットラインに接地電圧、そしてブロックを選択す
るための選択トランジスタのゲートに電源電圧をそれぞ
れ印加し、選択セルのコントロールゲートを前記消去用
高電圧とし且つドレインを接地電圧とすることにより、
該選択セルのフローティングゲートへ電子を注入する消
去動作と、選択ワードラインにプログラム用ネガティブ
電圧、非選択ワードラインに接地電圧、選択セルのドレ
イン側に接続されるビットラインに電源電圧、選択セル
のソース側に接続されるビットラインに接地電圧をそれ
ぞれ印加し、選択セルのコントロールゲートを前記ネガ
ティブ電圧とし且つドレインを電源電圧とすることによ
り、該選択セルのフローティングゲートから電子を放出
するプログラム動作と、を実行することを特徴とする不
揮発性半導体メモリ装置。 - 【請求項１０】 ＮＯＲ構造のセルアレイを有する電気
的消去及びプログラム可能な不揮発性半導体メモリ装置
において、 ブロックを選択するための選択トランジスタのゲートに
電源電圧、選択セルのドレイン側に接続されるビットラ
インに電源電圧、選択ワードラインにプログラム用高電
圧、選択セルのソース側に接続されるビットライン及び
非選択ワードラインに接地電圧をそれぞれ印加し、チャ
ネルに発生するホットエレクトロンにより選択セルのフ
ローティングゲートへ電子を注入するプログラム動作
と、前記選択トランジスタのゲートに電源電圧、選択セ
ルのドレイン側に接続されるビットラインに電源電圧、
選択ワードラインに消去用ネガティブ電圧、選択セルの
ソース側に接続されるビットライン及び非選択ワードラ
インに接地電圧をそれぞれ印加し、トンネル酸化膜を通
じたトンネル電流により選択セルのフローティングゲー
トから電子を放出する消去動作と、を実行することを特
徴とする不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02757297A JP3625600B2 (ja) | 1997-02-12 | 1997-02-12 | 不揮発性半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02757297A JP3625600B2 (ja) | 1997-02-12 | 1997-02-12 | 不揮発性半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10229177A true JPH10229177A (ja) | 1998-08-25 |
| JP3625600B2 JP3625600B2 (ja) | 2005-03-02 |
Family
ID=12224729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02757297A Expired - Fee Related JP3625600B2 (ja) | 1997-02-12 | 1997-02-12 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3625600B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028112A1 (fr) * | 2001-09-20 | 2003-04-03 | Renesas Technology Corp. | Dispositif de circuit integre a semi-conducteur et son procede de fabrication |
| JP2003282742A (ja) * | 2002-03-22 | 2003-10-03 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
| US7585731B2 (en) | 2004-02-20 | 2009-09-08 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
| CN111916456A (zh) * | 2019-05-09 | 2020-11-10 | 闪矽公司 | 可缩放逻辑门非易失性存储器阵列及其制造方法 |
-
1997
- 1997-02-12 JP JP02757297A patent/JP3625600B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028112A1 (fr) * | 2001-09-20 | 2003-04-03 | Renesas Technology Corp. | Dispositif de circuit integre a semi-conducteur et son procede de fabrication |
| US7067875B2 (en) | 2001-09-20 | 2006-06-27 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
| US7547602B2 (en) | 2001-09-20 | 2009-06-16 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
| JP2003282742A (ja) * | 2002-03-22 | 2003-10-03 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
| US7585731B2 (en) | 2004-02-20 | 2009-09-08 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
| CN111916456A (zh) * | 2019-05-09 | 2020-11-10 | 闪矽公司 | 可缩放逻辑门非易失性存储器阵列及其制造方法 |
| CN111916456B (zh) * | 2019-05-09 | 2024-04-30 | 芯立嘉集成电路(杭州)有限公司 | 可缩放逻辑门非易失性存储器阵列及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3625600B2 (ja) | 2005-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3055426B2 (ja) | 分離トランジスタを有するｅｅｐｒｏｍセルとその製造・動作方法 | |
| JP3856064B2 (ja) | 不揮発性メモリ装置の作動方法 | |
| US5824583A (en) | Non-volatile semiconductor memory and method of manufacturing the same | |
| US5371028A (en) | Method for making single transistor non-volatile electrically alterable semiconductor memory device | |
| JPH07302853A (ja) | 半導体メモリデバイス、半導体メモリアレイ、半導体メモリデバイスの製造方法および半導体メモリデバイスの書込み方法 | |
| JP3838692B2 (ja) | 不揮発性記憶装置の製造方法 | |
| JPH10154802A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100754541B1 (ko) | 메모리 셀, 메모리, 메모리 셀 제조 방법, 메모리 제조방법, 메모리 셀의 프로그래밍 또는 디프로그래밍 방법 및메모리 셀 판독 방법 | |
| US6144064A (en) | Split-gate EEPROM device having floating gate with double polysilicon layer | |
| JP4224148B2 (ja) | 非揮発性半導体素子の製造方法 | |
| JP3625600B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| US8536634B2 (en) | Memory device transistors | |
| JPH11195718A (ja) | 不揮発性半導体記憶装置と、その製造方法及びその駆動方法 | |
| KR100196594B1 (ko) | 불휘발성 반도체 기억 장치의 메모리 셀의 형성 방법 | |
| US6839278B1 (en) | Highly-integrated flash memory and mask ROM array architecture | |
| JPH07161845A (ja) | 半導体不揮発性記憶装置 | |
| KR100470988B1 (ko) | 고속재기록용비휘발성메모리장치제조방법 | |
| JPH06177392A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2003078045A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100540337B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| JPH11214546A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100439837B1 (ko) | 고속 재기록용 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR0172355B1 (ko) | 불휘발성 반도체 메모리 장치 | |
| JPH07202036A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH08162620A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031224 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040324 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040331 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040901 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041015 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041116 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041130 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |