JPH07202036A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 工程の簡略化を図るとともに、ドレイン領域
側およびソース領域側のそれぞれに適したエッチング条
件を設定したエッチング加工が可能な製造方法を提供す
る。 【構成】 レジストパターン７１をマスクとしてまず第
３の絶縁膜１０および第２のポリシリコン層６ａをエッ
チング除去し、制御電極６を形成する。次に、ソース領
域となる領域を覆うようにレジスト膜７６をパターニン
グ形成し、これと制御電極６とをマスクとして第２の絶
縁膜５、第１のポリシリコン層３ａおよび第１の絶縁膜
２を順次自己整合的にエッチングし、さらに不純物注入
を行なってドレイン領域７を形成する。その後、ドレイ
ン領域７を覆うようにレジスト膜７７を形成し、これを
マスクとして同様のエッチングおよび不純物注入を行な
うことにより、ソース領域８を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的には電気的に
書込および消去を行なうことが可能な不揮発性半導体記
憶装置に関し、より特定的にはフラッシュメモリの素子
特性の向上を可能とした不揮発性半導体記憶装置および
その製造方法に関するものである。

【０００２】

【従来の技術】データを自由に書込むことができ、書込
まれた情報電荷を電気的に消去することが可能なフラッ
シュメモリが知られている。

【０００３】図７は、フラッシュメモリの一般的な構成
を示すブロック図である。図７においてフラッシュメモ
リは行列状に配置されたメモリセルマトリックス１００
と、Ｘアドレスデコーダ２００と、Ｙゲート３００と、
Ｙアドレスデコーダ４００と、アドレスバッファ５００
と、書込回路６００と、センスアンプ７００と、入出力
バッファ８００と、コントロールロジック９００とを含
む。メモリセルマトリックス１００は行列状に配置され
た複数個のメモリトランジスタをその内部に有してい
る。メモリセルマトリックス１００の行および列を選択
するためにＸアドレスデコーダ２００とＹゲート３００
とが接続されている。Ｙゲート３００には、列の選択情
報を与えるＹアドレスデコーダ４００が接続されてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、それぞれアドレス情報が一次格納されるアド
レスバッファ５００が接続されている。Ｙゲート３００
には、データ入力時に書込動作を行なうための書込回路
６００と、データ出力時に流れる電流値から“０”と
“１”を判定するセンスアンプ７００が接続されてい
る。書込回路６００とセンスアンプ７００にはそれぞれ
入出力データを一次格納する入出力バッファ８００が接
続されている。アドレスバッファ５００と入出力バッフ
ァ８００にはフラッシュメモリ動作制御を行なうための
コントロールロジック９００が接続されている。コント
ロールロジック９００はチップイネーブル信号、アウト
プットイネーブル信号およびプログラム信号に基づいた
制御を行なう。

【０００４】図８は、図７に示されたメモリセルマトリ
ックス１００の概略構成を示す等価回路図である。図８
において行方向に延びる複数本のワード線ＷＬ₁ ，ＷＬ
₂ ，…，ＷＬ_i と、列方向に延びる複数本のビット線Ｂ
Ｌ₁ ，ＢＬ₂ ，…，ＢＬ_j とが互いに直交するように配
置され、マトリックスを構成している。各ワード線と各
ビット線の交点には、それぞれフローティングゲートを
有するメモリトランジスタＱ₁₁，Ｑ₁₂，…，Ｑ_ijが配置
されている。各メモリトランジスタのドレインは各ビッ
ト線に接続されている。メモリトランジスタのソースは
各ソース線Ｓ₁，Ｓ₂ ，…に接続されている。同一行に
属するメモリトランジスタのソースは、図８に示される
ように相互に接続されている。図９は、上記のようなフ
ラッシュメモリを構成する１つのメモリトランジスタの
断面構造を示す部分断面図である。図９に示されるフラ
ッシュメモリは、スタックゲート型フラッシュメモリと
呼ばれており、その中でも特にＮＯＲ型と呼ばれるもの
である。図１０は従来のスタックゲート型フラッシュメ
モリの平面的配置を示す概略平面図である。図１１は、
図１０のＹ−Ｙ線矢視断面図である。これらの図を参照
して、従来のフラッシュメモリの構造について説明す
る。

【０００５】従来のフラッシュメモリにおいては、主表
面を有するｐ型半導体基板１と、このｐ型半導体基板１
の主表面にＳｉＯ₂ よりなる絶縁膜２を介してｍ行ｎ列
のマトリックス状に配置された（ｍ×ｎ）個のポリシリ
コンよりなる電荷蓄積電極３が配置されている。この電
荷蓄積電極３の隣接する２列にまたがる各列間ごとには
素子分離領域４が形成されている。また電荷蓄積電極３
上には、ＳｉＯ₂ などよりなる絶縁膜５を介して各行ご
とに形成されたｍ本のポリシリコンよりなる制御電極６
が形成されている。

【０００６】素子分離領域４および電荷蓄積領域３によ
り囲まれた領域の半導体基板１の主表面から所定の深さ
にかけて不純物濃度５×１０¹⁹／ｃｍ³ 、シート抵抗８
０Ω／□からなるｎ型のドレイン領域７が形成されてい
る。また、このドレイン領域７を挟む電荷蓄積電極３の
外側の領域の半導体基板１の主表面から所定の深さにか
けて不純物濃度１×１０²¹／ｃｍ³ 、シート抵抗５０Ω
／□からなるｎ型のソース領域８が形成されている。

【０００７】また、電荷蓄積電極３および制御電極６を
覆い、かつ上記ドレイン領域７に一部が重なるように形
成された第３の層間絶縁膜１０が形成されている。

【０００８】上記ドレイン領域７あるいはソース領域８
上には、第３の層間絶縁膜１０の側壁に沿って形成さ
れ、かつドレイン領域７とソース領域８に各々電気的に
接続されたポリシリコンよりなる第１の配線層１１が設
けられている。この第１の配線層１１には、ドレイン領
域７上においてさらに、上向きに延びるように高融点金
属材料たとえばタングステン（Ｗ）などからなる第２の
配線層１３が設けられている。この第２の配線層１３
は、上記第３の絶縁膜１０および第１の配線層１１を覆
うように堆積された層間絶縁膜１２を介して形成された
ｎ本のビット線１４にそれぞれ接続されている。

【０００９】上記のように構成されたフラッシュメモリ
の動作について、図９を参照して説明する。

【００１０】まず書込動作においては、ｎ型ドレイン領
域７に３〜７Ｖ程度の電圧Ｖ_D 、制御電極（コントロー
ルゲート）６に９〜１３Ｖ程度の電圧Ｖ_G が印加され
る。さらにｎ型ソース領域８とｐ型半導体基板１は接地
電位に保たれる。このとき、メモリトランジスタのチャ
ネルには数１００μＡの電流が流れる。ソースからドレ
インに流れた電子のうちドレイン近傍で加速された電子
は、この近傍で高いエネルギを有する電子、すなわちチ
ャネルホットエレクトロンとなる。この電子の一部は、
酸化膜とシリコン基板界面のエネルギ障壁により、図中
矢印Ａに示されるように、電荷蓄積電極（フローティン
グゲート）３に注入される。このようにして、電荷蓄積
電極３に電子の蓄積が行なわれると、メモリトランジス
タのしきい値電圧Ｖ_thが高くなる。このしきい値電圧Ｖ
_thが所定の値よりも高くなった状態が書込まれた状態、
“０”と呼ばれる。

【００１１】次に消去動作においては、ｎ型ソース領域
に７〜１３Ｖ程度の電圧Ｖ_S が印加され、制御電極６と
ｐ型半導体基板１は接地電位に保持される。さらにｎ型
ドレイン領域７は開放される。ｎ型ソース領域８に印加
された電圧Ｖ_S による電界により、図中矢印Ｂに示され
るように電荷蓄積電極３中の電子は、薄いゲート電極２
をトンネル現象によって通過する。このようにして、電
荷蓄積電極３中の電子が引抜かれることにより、メモリ
トランジスタのしきい値電圧Ｖ_thが低くなる。このしき
い値電圧Ｖ_thが所定の値よりも低い状態が、消去された
状態、“１”と呼ばれる。各メモリトランジスタのソー
スは、図８に示されるように接続されているので、この
消去動作によって、すべてのメモリセルを一括消去でき
る。

【００１２】さらに、読出動作においては、制御電極６
に５Ｖ程度の電圧Ｖ_G ′、ｎドレイン領域に１〜２Ｖ程
度の電圧Ｖ_D ′が印加される。また、ｎ型ソース領域お
よびｐ型半導体基板１は接地電圧に保持される。このと
き、メモリトランジスタのチャネル領域に電流が流れる
かどうか、すなわちメモリトランジスタがオン状態かオ
フ状態かによって上記の“１”、“０”の判定が行なわ
れる。

【００１３】次に、上記構造よりなるＮＯＲ型のスタッ
クゲート型フラッシュメモリの製造工程について、図１
２ないし図２３を参照して説明する。図１２〜図２３
は、図１１に示された断面構造に従って従来のスタック
ゲート型フラッシュメモリの製造方法を工程順に示す断
面図である。

【００１４】まず、図１２を参照して、ｐ型シリコン基
板１の上面に１００Å程度の酸化膜よりなる第１の絶縁
膜２を形成する。この第１の絶縁膜２の上にＣＶＤ法に
より炉内において温度約６３０℃、時間約１０分の条件
で厚さ１０００Å程度の第１のポリシリコン層３ａを形
成しパターニングする。この第１のポリシリコン層３ａ
の上に第２の絶縁膜５を形成する。この第２の絶縁膜５
は３層の積層膜となっており、図には示していないが、
膜厚１００Å程度の酸化膜とその上にＣＶＤ法により膜
厚１００Å程度の窒化膜を形成し、さらにこの窒化膜の
上に膜厚１００Å程度の酸化膜を形成することにより第
２の絶縁膜５が形成されている。

【００１５】さらに、この第２の絶縁膜５の上に、上記
第１のポリシリコン層と同じ条件で厚さ２５００Å程度
の第２のポリシリコン層６ａを形成し、この第２のポリ
シリコン層６ａの上に第３の絶縁膜２０を形成する。そ
の後この第３の絶縁膜２０の上に所定のパターン形状を
有するレジスト７１を形成する。

【００１６】次に、図１３を参照して、このレジスト膜
７１をマスクとして異方性エッチングを行ない、第３の
絶縁膜２０、第２のポリシリコン層６ａ、第２の絶縁膜
５、第１のポリシリコン層３ａを順次エッチングし、電
荷蓄積電極３と制御電極６を形成する。

【００１７】次に、図１４を参照して、レジスト膜７１
を除去した後、ソース領域となる基板上にレジスト膜７
２を形成し、このレジスト膜７２と電荷蓄積電極３と制
御電極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，
５０×１０¹⁴／ｃｍ² の条件で導入し、濃度５×１０¹⁹
／ｃｍ³ 、シート抵抗８０Ω／□のｎ型不純物領域から
なるドレイン領域７を形成する。

【００１８】次に、図１５を参照して、レジスト膜７２
を除去した後、ドレイン領域７の表面をレジスト膜７３
で覆い、このレジスト膜７３と電荷蓄積電極３と制御電
極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，１×
１０¹⁶／ｃｍ² の条件で導入し、濃度１×１０²¹／ｃｍ
³ 、シート抵抗５０Ω／□のｎ型不純物領域からなるソ
ース領域８を形成する。

【００１９】次に、図１６を参照して、レジスト膜７３
を除去した後、基板上全面に酸化膜１０ａを形成する。
その後異方性エッチングにより酸化膜１０ａをエッチン
グする。これにより、図１７に示す酸化膜からなるサイ
ドウォール１０が形成される。さらに基板全面に絶縁膜
を形成し、所定箇所のみエッチングする。

【００２０】次に、図１８を参照して、シリコン基板表
面全面にポリシリコン１１ａを堆積する。その後、図１
９を参照して、このポリシリコン１１ａの上面に所定形
状にパターニングしたレジスト膜７４を形成する。その
後異方性エッチングによりポリシリコン１１ａをエッチ
ングして、図に示すようにその底部においてドレイン領
域７あるいはソース領域８と電気的に接続し、サイドウ
ォール１０の側壁に沿った第１の配線層１１を形成す
る。

【００２１】次に、図２０を参照して、半導体基板上全
面にＴＥＯＳなどを用いて層間絶縁膜１２を堆積し、約
９００℃ウェットリフローを３０分行なった後、表面の
平坦化を行ない、図２１に示す層間絶縁膜１２を形成す
る。

【００２２】次に、図２２を参照して、層間絶縁膜１２
の上に、ドレイン領域７上方に所定の孔があいたパター
ンを有するレジスト膜７５を形成する。その後、異方性
エッチングにより、この層間絶縁膜１２をエッチング
し、コンタクトホール１３ａを形成する。

【００２３】次に、図２３を参照して、コンタクトホー
ル１３ａの内部に、高融点金属たとえばタングステン
（Ｗ）などからなる第２の配線層１３を形成させ、その
後、ビット線１４を形成することにより、この発明に基
づいたスタックゲート型フラッシュメモリが完成する。

【００２４】

【発明が解決しようとする課題】しかしながら、上記不
揮発性半導体記憶装置においては、以下に示す問題点を
有している。

【００２５】上記従来の不揮発性半導体記憶装置の製造
方法のうち、図１２ないし図１５に基づいて示した工程
を、周辺回路のＭＯＳトランジスタを含めて模式的に示
すと、図２４および図２５に示すようになる。

【００２６】すなわち、まず図１２に示した工程に対応
して、図２４（ａ）に示すように、周辺回路のＭＯＳト
ランジスタのゲート電極が形成される部分上にも、レジ
スト膜７１が形成されている。この時点において周辺回
路部には、半導体基板１上に、ゲート絶縁膜となる酸化
膜２１を介して、ゲート電極となるポリシリコン層２２
ａが形成され、さらにその上に絶縁膜２３が形成されて
いる。

【００２７】図２４（ａ）に示した状態で、レジスト膜
７１をマスクとして、第３の絶縁膜２０、絶縁膜２３お
よびポリシリコン層６ａ，２２ａをエッチングにより除
去して、制御電極６およびゲート電極２２を形成し、さ
らにレジスト膜７１を除去すると、図２４（ｂ）に示す
断面構造となる。

【００２８】次に、図２４（ｃ）を参照して、周辺回路
領域上をレジスト膜７５で覆い、制御電極６をマスクと
して、第２の絶縁膜５、第１の導電層３ａおよび第１の
絶縁膜を自己整合的にエッチング除去する。その後レジ
スト膜７５を除去することにより、図２５（ａ）に示す
断面構造となる。

【００２９】次に、図２５（ｂ）を参照して、メモリセ
ル領域および周辺回路領域の両方にレジスト膜７２を形
成し、このレジスト膜７２をマスクとして半導体基板１
表面上に不純物を注入して、ドレイン領域７を形成す
る。その後レジスト膜７２を除去した後、図２５（ｃ）
に示すように、メモリセル領域および周辺回路領域の上
にレジスト膜７３を形成し、このレジスト膜７３をマス
クとして不純物を注入し、ソース領域８を形成する。

【００３０】このような従来の形成工程においては、制
御電極６、電荷蓄積電極３、ドレイン領域７およびソー
ス領域８を形成するために、レジスト膜７１，７５，７
２および７３の合計４回のマスク形成工程を必要とす
る。また、レジスト膜７１をマスクとして制御電極６を
形成し、さらにこの制御電極をマスクとして自己整合的
に電荷蓄積電極３を形成した後に、ドレイン領域７およ
びソース領域８を形成するための不純物注入を行なうた
め、ドレイン領域７およびソース領域８の領域の電荷蓄
積電極３形成のためのエッチングが同時に行なわれるこ
とになる。

【００３１】ＮＯＲ構造のフラッシュメモリの場合、ド
レイン側にはアルミニウムなどからなる配線層が直接接
続されるため、コンタクトホールの大きさ分および写真
製版の重ね合わせ、ゲートなどの設計寸法から加工ずれ
などを考慮した分のスペースを必要とするが、ソース側
では、通常拡散配線を用いた配線構造を用いるため、拡
散配線の電気抵抗や設計寸法の許容範囲に入る限り、ド
レイン側に比べてより小さな面積にすることができる。
ところがドレイン側とソース側とで同時にエッチングが
行なわれると、それぞれの領域に適したエッチングを行
なうことが困難であるという問題があった。

【００３２】ドレイン領域側とソース領域側とで同時に
エッチングが行なわれることに起因する問題点として、
エッチングされる領域の面積の違いによるエッチングの
マイクロローディング効果により、あるいは第２の絶縁
膜５や第１の導電層３ａが薄いためにエッチング時間が
短いこと、あるいは初期のエッチングにおいて第１の導
電層３および第２の絶縁膜５が消失してしまうことなど
により、ドレイン領域側とソース領域側との電荷蓄積電
極３および第２の絶縁膜５の形状が異なる場合があるこ
とが挙げられる。

【００３３】本発明は上記従来の問題点に鑑み、必要な
マスク形成工程の回数を減少することにより、工程の簡
略化を図ることを目的とする。

【００３４】また本発明は、フラッシュメモリのドレイ
ン領域側とソース領域側とで、それぞれの最適なエッチ
ング条件によってエッチング加工を行なうことを可能に
する不揮発性半導体記憶装置の製造方法を提供すること
を目的とする。

【００３５】

【課題を解決するための手段】上記目的を達成する本発
明の不揮発性半導体記憶装置の製造方法は、次の工程を
備える。ます、第１導電型の半導体層上に、第１の絶縁
膜を介して第１の導電層を形成する。その後第１の導電
層上に第２の絶縁膜を介して第２の導電層を形成する。

【００３６】次に、第２の導電層上に第３の絶縁膜を形
成した後、第３の絶縁膜上に第１のマスクパターンを形
成し、これをマスクとして、露出された領域の第３の絶
縁膜および第２の導電層おをエッチング除去することに
より、残存した第２の導電層からなる制御電極を形成す
る。

【００３７】次に、第１のマスクパターンを除去した
後、少なくとも制御電極の一方の側端と、この側端側の
第１導電層との表面を露出し、前記制御電極の他方の側
端側の前記第２の絶縁膜の表面を覆うように、第２のマ
スクパターンを形成し、これをマスクとして、制御電極
の上記一方の側端側の第２の絶縁膜、第１の導電層およ
び第１の絶縁膜をエッチングした後、第２のマスクパタ
ーンをマスクとして、露出された半導体層の表面に第２
導電型の不純物を注入する。

【００３８】次に、第２のマスクパターンを除去した
後、少なくとも制御電極の他方の側端と、この側端側の
第２の絶縁膜との表面を露出するように、かつ上記第１
のマスクパターンでは覆われていなかった側の前記第２
の絶縁膜の表面を覆うように第３のマスクパターンを形
成する。その後、この第３のマスクパターンをマスクと
して、露出した領域の第２の絶縁膜、第１の導電層およ
び第１の絶縁膜をエッチングによって除去し、残存した
第１の導電層からなる電荷蓄積電極を形成する。その
後、第３のマスクパターンをマスクとして、露出された
半導体層の表面に第２導電型の不純物を注入する。

【００３９】

【作用】本発明の不揮発性半導体記憶装置の製造方法に
よれば、まず、制御電極、電荷蓄積電極およびソース／
ドレイン領域を形成するためのマスクパターンの形成工
程が３回で済み、従来技術の工程よりも１回削減できる
ことになる。

【００４０】また、制御電極および電荷蓄積電極の両側
部側のソース／ドレイン領域において、それぞれの領域
ごとに共通のマスクパターンを用いてエッチングおよび
不純物注入を連続して行なうため、それぞれの領域で別
々にエッチングすることになる。したがって、それぞれ
の領域に適したエッチング条件を設定して最適なエッチ
ング加工を行なうことができる。

【００４１】

【実施例】以下本発明の一実施例を、図１および図２に
基づいて説明する。図１および図２に示した製造工程
は、図２４および図２５に示した従来の製造工程に対応
するものであり、本発明の一実施例における、不揮発性
半導体記憶装置の制御電極、電荷蓄積電極およびソース
／ドレイン領域を形成するまでの工程を模式的に示して
いる。

【００４２】本実施例においては、従来技術における図
２４（ａ）に示した工程と全く同様に、図１（ａ）に示
したように、フラッシュメモリのメモリセル領域および
周辺回路領域上にレジスト膜７１をパターニング形成す
る。その後、レジスト膜７１をマスクとして第３の絶縁
膜１０、酸化膜２３、第２のポリシリコン層６ａおよび
ポリシリコン層２２ａがエッチング除去される。その
後、レジスト膜７１を除去することにより、図１（ｂ）
に示す端面構造が形成される。

【００４３】次に、図１（ｃ）を参照して、少なくとも
ドレイン領域が形成される側の第２の絶縁膜５表面およ
び制御電極６の側端部を露出するように、かつソース領
域が形成される側の制御電極６の側端部と周辺回路領域
とを覆うように、レジスト膜７６を形成する。その後、
このレジスト膜７６をマスクとして、第１のポリシリコ
ン層３ａおよび第１の絶縁膜をエッチング除去し、ドレ
イン領域となる部分の半導体基板１表面を露出させる。
その後、レジスト膜７６をそのまま用いて、図２（ａ）
に示すようにｎ型不純物を注入することにより、ドレイ
ン領域７を形成する。

【００４４】次に、レジスト膜７６を除去した後、図２
（ｂ）を参照して、ソース領域となる領域上の第２の絶
縁膜５表面を露出するように、かつ形成されたドレイン
領域７およびドレイン領域７側の制御電極６の側端部と
周辺回路領域とを覆うように、レジスト膜７７をパター
ニング形成する。その後このレジスト膜７７を用いて、
ソース領域となる領域側の第２の絶縁膜５および第１の
ポリシリコン層３ａをエッチング除去して、その領域の
半導体基板１表面を露出させた後、レジスト膜７７をそ
のまま用いて、図２（ｃ）に示すようにｎ型不純物を注
入することにより、ソース領域８を形成する。

【００４５】本実施例によれば、フラッシュメモリのメ
モリセルの制御電極６、電荷蓄積電極３およびソース／
ドレイン領域を形成するまでの工程において、レジスト
膜７１，７６および７７の３回のレジスト膜の形成工程
でよいため、上述した従来工程に比べて、１回分マスク
形成工程を削減することができる。

【００４６】また、ドレイン領域側については、電荷蓄
積電極３の形成のためのエッチングおよびドレイン領域
形成のためのｎ型不純物注入の工程を、同一のレジスト
膜７６を共通のマスクとして形成し、さらに、ソース領
域８の側においても、電荷蓄積電極３形成のためのエッ
チング工程とソース領域８形成のためのｎ型不純物注入
工程とを同一のレジスト膜７７を共通に用いて行なう。
したがって、従来工程においてはドレイン領域側および
ソース領域側の両方において電荷蓄積電極３を形成する
ためのエッチングが同時に行なわれていたのに対して、
本実施例においては別々のマスクを用いてそれぞれ別個
に行なわれることになる。その結果、ドレイン領域側お
よびソース領域側のそれぞれの最適なエッチング条件を
設定してエッチングを行なえることが可能であるため、
それぞれの領域において最適なエッチング条件が異なる
ことに起因する種々の問題点が生じることがない。した
がってメモリセル領域の制御電極および電荷蓄積電極の
形成が精度よく行なわれる。

【００４７】本実施例の製造工程を、図１２ないし図２
３を用いて説明した具体的なフラッシュメモリのメモリ
セルの製造工程に適用した場合には、従来技術において
図１２ないし図１５に示した図に基づいて説明した工程
が、図３ないし図６に順次示す工程になる。それ以外に
ついては、本実施例においても上記従来と同様の工程を
経ることにより、図２３に示した従来と同様のＮＯＲ型
フラッシュメモリを形成することができる。

【００４８】以下、図３ないし図６に順次示した本実施
例の具体的な製造方法について簡単に説明する。

【００４９】本実施例においては、図１２において示さ
れた上記従来の製造工程を経た後、レジスト膜７１をマ
スクとして、第３の絶縁膜１０および第２のポリシリコ
ン層６ａをエッチングして制御電極６を形成し、その
後、この制御電極６をマスクとして第２の絶縁膜５を自
己整合的にエッチング除去し、図３に示す断面構造とな
る。

【００５０】次に、図４を参照して、少なくともソース
領域が形成される領域上の第２の絶縁膜５の表面と制御
電極６の側端部を覆うように、レジスト膜７６をパター
ニング形成する。その後、このレジスト膜７６をマスク
として、ドレイン領域が形成される側の第２の絶縁膜
５、第１の導電層３ａおよび第１の絶縁膜２をエッチン
グ除去し、図４に示す断面構造となる。その後、レジス
ト膜７６をそのまま用いて、たとえば砒素などのｎ型不
純物を注入することにより、ドレイン領域７を形成する
（図５）。

【００５１】次に、レジスト膜７６を除去した後、少な
くともソース領域を形成する領域側の第２の絶縁膜５の
表面および制御電極３の側端部を露出し、かつドレイン
領域７表面およびドレイン領域７側の制御電極６、第１
のポリシリコン層３ａの側端部を覆うようにレジスト膜
７７をパターニング形成する。その後このレジスト膜７
７をマスクとして、ソース領域となる領域上の第１のポ
リシリコン層３ａをエッチングして電荷蓄積電極３を形
成し、さらにこの電荷蓄積電極３をマスクとして、第１
の絶縁膜２を自己整合的にエッチング除去する。次に、
レジスト膜７７をそのまま用いて、砒素などのｎ型不純
物を注入することにより、ソース領域８を形成し、図６
に示す断面構造となる。

【００５２】

【発明の効果】以上述べたように本発明によれば、不揮
発性半導体記憶装置の制御電極、電荷蓄積電極およびソ
ース／ドレイン領域を形成するためのマスク形成工程の
回数を減らすことができ、工程の簡略化を図ることがで
きる。

【００５３】また、電荷蓄積電極を形成するためのポリ
シリコン層のエッチング工程を、ドレイン領域側とソー
ス領域側とのそれぞれにおいて別々のレジスト膜を用い
て別の工程で行なうため、ドレイン領域側およびソース
領域側のそれぞれに適したエッチング条件を設定してエ
ッチングを行なうことができるため、従来工程のように
これらの領域のエッチングを同一の工程で同時に行なう
ことに起因する種々の問題点が解消し、不揮発性半導体
記憶装置としての特性の安定化や、製造工程における製
品の歩留りの向上を図ることができる。

【図面の簡単な説明】

【図１】（ａ）（ｂ）および（ｃ）は、本発明の一実施
例における不揮発性半導体記憶装置の製造方法の第１工
程ないし第３工程を、模式的に順次示す断面図である。

【図２】（ａ）（ｂ）および（ｃ）は、本発明の一実施
例における不揮発性半導体記憶装置の製造方法の第４な
いし第６工程を、模式的に順次示す断面図である。

【図３】図１２ないし図２３に基づいて説明した従来の
不揮発性半導体記憶装置の製造方法に本発明を適用した
場合の第１工程を示す断面図である。

【図４】同第２工程を示す断面図である。

【図５】同第３工程を示す断面図である。

【図６】同第４工程を示す断面図である。

【図７】従来のフラッシュメモリの一般的な構成を示す
ブロック図である。

【図８】図７に示すメモリセルマトリックス１００の概
略構成を示す等価回路図である。

【図９】従来のフラッシュメモリの構造の一例を示す断
面図である。

【図１０】従来のフラッシュメモリを示す平面概略図で
ある。

【図１１】図１０におけるＹ−Ｙ線矢視断面図である。

【図１２】従来技術における不揮発性半導体記憶装置の
製造方法における第１工程を示す断面図である。

【図１３】同第２工程を示す断面図である。

【図１４】同第３工程を示す断面図である。

【図１５】同第４工程を示す断面図である。

【図１６】同第５工程を示す断面図である。

【図１７】同第６工程を示す断面図である。

【図１８】同第７工程を示す断面図である。

【図１９】同第８工程を示す断面図である。

【図２０】同第９工程を示す断面図である。

【図２１】同第１０工程を示す断面図である。

【図２２】同第１１工程を示す断面図である。

【図２３】同第１２工程を示す断面図である。

【図２４】（ａ）（ｂ）および（ｃ）は、従来技術の問
題点を説明するために、メモリセル領域および周辺回路
領域を含めて示したフラッシュメモリの製造方法の、第
１ないし第３工程を模式的に示す断面図である。

【図２５】（ａ）（ｂ）および（ｃ）は、同第４ないし
第６工程を模式的に順次示す断面図である。

【符号の説明】

１ 半導体基板（半導体層） ２ 第１の絶縁膜 ３ 電荷蓄積電極 ３ａ 第１のポリシリコン層（第１の導電層） ５ 第２の絶縁膜 ６ 制御電極 ６ａ 第２のポリシリコン層（第２の導電層） １０ 第３の絶縁膜 ７１，７６，７７ レジスト膜

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体層上に第１の絶縁膜
   を介して第１の導電層を形成する工程と、 前記第１の導電層上に第２の絶縁膜を介して第２の導電
   層を形成する工程と、 前記第２の導電層上に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜上に第１のマスクパターンを形成する
   工程と、 前記第１のマスクパターンをマスクとして、露出された
   領域の前記第３の絶縁膜および前記第２の導電層をエッ
   チングによって除去することにより、残存した第２の導
   電層からなる制御電極を形成する工程と、 前記第１のマスクパターンを除去した後、少なくとも前
   記制御電極の一方の側端と、この側端側の前記第２の絶
   縁膜の表面を露出し、前記制御電極の他方の側端側の前
   記第２の絶縁膜の表面を覆うように、第２のマスクパタ
   ーンを形成する工程と、 前記第２のマスクパターンをマスクとして、前記制御電
   極の前記一方の側端側の前記第２の絶縁膜、前記第１の
   導電層および前記第１の絶縁膜をエッチングにより除去
   する工程と、 前記第２のマスクパターンをマスクとして、露出された
   前記半導体層の表面に第２導電型の不純物を注入する工
   程と、 前記第２のマスクパターンを除去した後、少なくとも前
   記制御電極の他方の側端と、この側端側の前記第２の絶
   縁膜の表面を露出し、前記第１のマスクパターンでは覆
   われていなかった側の前記第２の絶縁膜の表面を覆うよ
   うに、第３のマスクパターンを形成する工程と、 前記第３のマスクパターンをマスクとして、露出した領
   域の前記第２の絶縁膜、前記第１の導電層および前記第
   １の絶縁膜をエッチングによって除去し、残存した前記
   第１の導電層からなる電荷蓄積電極を形成する工程と、 前記第３のマスクパターンをマスクとして、露出された
   前記半導体層の表面に第２導電型の不純物を注入する工
   程と、を備えた、不揮発性半導体記憶装置の製造方法。