JP2775551B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的には電気的に
書込および消去を行なうことが可能な不揮発性半導体記
憶装置に関し、より特定的にはフラッシュメモリの素子
特性の向上を可能とした不揮発性半導体記憶装置および
その製造方法を提供することにある。

【０００２】

【従来の技術】データを自由に書込むことができ、書込
まれた情報電荷を電気的に消去することが可能なフラッ
シュメモリが知られている。

【０００３】図１８は、フラッシュメモリの一般的な構
成を示すブロック図である。図においてフラッシュメモ
リは行列状に配置されたメモリセルマトリックス１００
と、Ｘアドレスデコーダ２００と、Ｙゲート３００と、
Ｙアドレスデコーダ４００と、アドレスバッファ５００
と、書込回路６００と、センスアンプ７００と、入出力
バッファ８００と、コントロールロジック９００とを含
む。メモリセルマトリックス１００は行列状に配置され
た複数個のメモリトランジスタをその内部に有してい
る。メモリセルマトリックス１００の行および列を選択
するためにＸアドレスデコーダ２００とＹゲート３００
とが接続されている。Ｙゲート３００には、列の選択情
報を与えるＹアドレスデコーダ４００が接続されてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、それぞれアドレス情報が一次格納されるアド
レスバッファ５００が接続されている。Ｙゲート３００
には、データ入力時に書込動作を行なうための書込回路
６００と、データ出力時に流れる電流値から“０”と
“１”を判定するセンスアンプ７００が接続されてい
る。書込回路６００とセンスアンプ７００にはそれぞれ
入出力データを一次格納する入出力バッファ８００が接
続されている。アドレスバッファ５００と入出力バッフ
ァ８００にはフラッシュメモリ動作制御を行なうための
コントロールロジック９００が接続されている。コント
ロールロジック９００はチップイネーブル信号、アウト
プットイネーブル信号およびプログラム信号に基づいた
制御を行なう。

【０００４】図１９は、図１８に示されたメモリセルマ
トリックス１００の概略構成を示す等価回路図である。
図において行方向に延びる複数本のワード線ＷＬ₁ ，Ｗ
Ｌ₂，…，ＷＬ_i と、列方向に延びる複数本のビット線
ＢＬ₁ ，ＢＬ₂ ，…，ＢＬ_jとが互いに直交するように
配置され、マトリックスを構成している。各ワード線と
各ビット線の交点には、それぞれフローティングゲート
を有するメモリトランジスタＱ₁₁，Ｑ₁₂，…，Ｑ_ijが配
置されている。各メモリトランジスタのドレインは各ビ
ット線に接続されている。メモリトランジスタのソース
は各ソース線Ｓ ₁ ，Ｓ₂ ，…に接続されている。同一行
に属するメモリトランジスタのソースは、図に示される
ように相互に接続されている。図２０は、上記のような
フラッシュメモリを構成する１つのメモリトランジスタ
の断面構造を示す部分断面図である。図２０に示される
フラッシュメモリは、スタックゲート型フラッシュメモ
リと呼ばれている。図２１は従来のスタックゲート型フ
ラッシュメモリの平面的配置を示す概略平面図である。
図２２は、図２１のＹ−Ｙ線矢視断面図である。これら
の図を参照して、従来のフラッシュメモリの構造につい
て説明する。

【０００５】主表面を有するｐ型半導体基板１と、この
ｐ型半導体基板１の主表面にＳｉＯ ₂ よりなる絶縁膜２
を介してｍ行ｎ列のマトリックス状に配置された（ｍ×
ｎ）個のポリシリコンよりなる電荷蓄積電極３が配置さ
れている。この電荷蓄積電極３の隣接する２列にまたが
る各列間ごとには素子分離領域４が形成されている。ま
た電荷蓄積電極３上には、ＳｉＯ₂ などよりなる絶縁膜
５を介して各行ごとに形成されたｍ本のポリシリコンよ
りなる制御電極６が形成されている。

【０００６】素子分離領域４および電荷蓄積領域３によ
り囲まれた領域の半導体基板１の主表面から所定の深さ
にかけて不純物濃度５×１０¹⁹／ｃｍ³ 、シート抵抗８
０Ω／□からなるｎ型のドレイン領域７が形成されてい
る。また、このドレイン領域７を挟む電荷蓄積電極３の
外側の領域の半導体基板１の主表面から所定の深さにか
けて不純物濃度１×１０²¹／ｃｍ³ 、シート抵抗５０Ω
／□からなるｎ型のソース領域８が形成されている。

【０００７】また、電荷蓄積電極３および制御電極６を
覆い、かつ上記ドレイン領域７に一部が重なるように形
成された第３の層間絶縁膜１０が形成されている。

【０００８】上記ドレイン領域７あるいはソース領域８
上には、第３の層間絶縁膜１０の側壁に沿って形成さ
れ、かつドレイン領域７とソース領域８に各々電気的に
接続されたポリシリコンよりなる第１の配線層１１が設
けられている。この第１の配線層１１には、ドレイン領
域７上においてさらに、上向きに延びるように高融点金
属材料たとえばタングステン（Ｗ）などからなる第２の
配線層１３が設けられている。この第２の配線層１３
は、上記第３の絶縁膜１０および第１の配線層１１を覆
うように堆積された層間絶縁膜１２を介して形成された
ｎ本のビット線１４にそれぞれ接続されている。

【０００９】上記のように構成されたフラッシュメモリ
の動作について、図２０を参照して説明する。

【００１０】まず書込動作においては、ｎ型ドレイン領
域７に３〜７Ｖ程度の電圧Ｖ_D 、コントロールゲート電
極６に９〜１３Ｖ程度の電圧Ｖ_G が印加される。さらに
ｎ型ソース領域８とｐ型半導体基板１は接地電位に保た
れる。このとき、メモリトランジスタのチャネルには数
１００μＡの電流が流れる。ソースからドレインに流れ
た電子のうちドレイン近傍で加速された電子は、この近
傍で高いエネルギを有する電子、すなわちチャネルホッ
トエレクトロンとなる。この電子の一部は、酸化膜とシ
リコン基板界面のエネルギ障壁を越え、図中矢印Ａに示
されるように、電荷蓄積電極３に注入される。このよう
にして、電荷蓄積電極３に電子の蓄積が行なわれると、
メモリトランジスタのしきい値電圧Ｖ_thが高くなる。こ
のしきい値電圧Ｖ_thが所定の値よりも高くなった状態が
書込まれた状態、“０”と呼ばれる。

【００１１】次に消去動作においては、ｎ型ソース領域
に７〜１３Ｖ程度の電圧Ｖ_S が印加され、コントロール
ゲート電極６とｐ型半導体基板１は接地電位に保持され
る。さらにｎ型ドレイン領域７は開放される。ｎ型ソー
ス領域８に印加された電圧Ｖ _S による電界により、図中
矢印Ｂに示されるように電荷蓄積電極３中の電子は、薄
いゲート電極２をトンネル現象によって通過する。この
ようにして、電荷蓄積電極３中の電子が引抜かれること
により、メモリトランジスタのしきい値電圧Ｖ _thが低く
なる。このしきい値電圧Ｖ_thが所定の値よりも低い状態
が、消去された状態、“１”と呼ばれる。各メモリトラ
ンジスタのソースは、図１９に示されるように接続され
ているので、この消去動作によって、すべてのメモリセ
ルを一括消去できる。

【００１２】さらに、読出動作においては、コントロー
ルゲート電極６に５Ｖ程度の電圧Ｖ _G ′、ｎドレイン領
域に１〜２Ｖ程度の電圧Ｖ_D ′が印加される。このと
き、メモリトランジスタのチャネル領域に電流が流れる
かどうか、すなわちメモリトランジスタがオン状態かオ
フ状態かによって上記の“１”、“０”の判定が行なわ
れる。

【００１３】次に、上記構造よりなるスタックゲート型
フラッシュメモリの製造工程について図２３ないし図３
４を参照して説明する。図２３〜図３４は、図２２に示
された断面構造に従って従来のスタックゲート型フラッ
シュメモリの製造方法を工程順に示す断面図である。

【００１４】まず、図２３を参照して、ｐ型シリコン基
板１の上面に１００Å程度の酸化膜よりなる第１の絶縁
膜２を形成する。この第１の絶縁膜２の上にＣＶＤ法に
より炉内において温度約６３０℃、時間約１０分の条件
で厚さ１０００Å程度の第１のポリシリコン層３を形成
しパターニングする。この第１のポリシリコン層３の上
に第２の絶縁膜５を形成する。この第２の絶縁膜５は３
層の積層膜となっており、図には示していないが、膜厚
１００Å程度の酸化膜とその上にＣＶＤ法により膜厚１
００Å程度の窒化膜を形成し、さらにこの窒化膜の上に
膜厚１００Å程度の酸化膜を形成することにより第２の
絶縁膜５が形成されている。

【００１５】さらに、この第２の絶縁膜５の上に、上記
第１のポリシリコン層と同じ条件で厚さ２５００Å程度
の第２のポリシリコン層６を形成し、この第２のポリシ
リコン層６の上に酸化膜９を形成する。その後この酸化
膜９の上に所定のパターン形状を有するレジスト７１を
形成する。

【００１６】次に、図２４を参照して、このレジスト膜
７１をマスクとして異方性エッチングを行ない酸化膜
９、第２のポリシリコン層６、第２の絶縁膜５、第１の
ポリシリコン層３を順次エッチングし、電荷蓄積電極３
と制御電極６を形成する。

【００１７】次に、図２５を参照して、レジスト膜７１
を除去した後、ソース領域となる基板上にレジスト膜７
２を形成し、このレジスト膜７２と電荷蓄積電極３と制
御電極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，
５×１０¹⁴／ｃｍ² の条件で導入し、濃度５×１０¹⁹／
ｃｍ³ 、シート抵抗８０Ω／□のｎ型不純物領域からな
るドレイン領域７を形成する。

【００１８】次に、図２６を参照して、レジスト膜７２
を除去した後、ドレイン領域７の表面をレジスト膜７３
で覆い、このレジスト膜７３と電荷蓄積電極３と制御電
極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，１×
１０¹⁶／ｃｍ² の条件で導入し、濃度１×１０²¹／ｃｍ
³ 、シート抵抗５０Ω／□のｎ型不純物領域からなるソ
ース領域８を形成する。

【００１９】次に、図２７を参照して、レジスト膜７３
を除去した後、基板上全面に酸化膜１０を形成する。そ
の後異方性エッチングにより酸化膜１０をエッチングす
る。これにより、図２８に示す酸化膜からなるサイドウ
ォール１０が完成する。さらに基板全面に絶縁膜を形成
し、所定箇所のみエッチングする。

【００２０】次に、図２９を参照して、シリコン基板表
面全面にポリシリコン１１を堆積する。その後、図３０
を参照して、このポリシリコン１１の上面に所定形状に
パターニングしたレジスト膜７４を形成する。その後異
方性エッチングによりポリシリコン１１をエッチングし
て、図に示すようにその底部においてドレイン領域７あ
るいはソース領域８と電気的に接続し、サイドウォール
１０の側壁に沿った第１の配線層１１を形成する。

【００２１】次に、図３１を参照して、半導体基板上全
面にＴＥＯＳなどを用いて層間絶縁膜１２を堆積し、約
９００℃ウェットリフローを３０分行なった後、表面の
平坦化を行ない、図３２に示す層間絶縁膜１２を形成す
る。

【００２２】次に、図３３を参照して、層間絶縁膜１２
の上に、ドレイン領域７上方に所定の孔があいたパター
ンを有するレジスト膜７５を形成する。その後、異方性
エッチングにより、この層間絶縁膜１２をエッチング
し、コンタクトホール１３ａを形成する。

【００２３】次に、図３４を参照して、コンタクトホー
ル１３ａの内部に、高融点金属たとえばタングステン
（Ｗ）などからなる第２の配線層１３を形成させ、その
後、ビット線１４を形成することにより、この発明に基
づいたスタックゲート型フラッシュメモリが完成する。

【００２４】

【発明が解決しようとする課題】しかしながら、上記不
揮発性半導体記憶装置においては、以下に示す問題点を
有している。

【００２５】上述のようにフラッシュメモリのメモリセ
ルは、２層ポリシリコン構造をしているが制御電極にチ
ャネルホットエレクトロンを注入することで、メモリト
ランジスタのＶ_thを上昇させ書込を行なっている。ま
た、ソース領域に高電圧を印加し、フローティングゲー
トから電子を引抜くことでＶｔｈを低下させて消去を行
なっている。ところが、この消去は、数万ビットから数
百万ビットを一括で行なっており、これらの複数ビット
の消去後のＶ_thはある程度の分布をもち、最も消去の遅
いビットが消去を完了したときに最も消去が早いビット
のＶ_thがマイナスになってしまうと、このセルには２度
と書込ができなくなるという不良が発生する。これはい
わゆる過消去状態の「オーバーイレーズ現象」と呼ばれ
るもので、この「オーバーイレーズ現象」を防止するた
めには、ゲート酸化膜の均一性、電荷蓄積電極のソース
側エッジ形状などプロセス上注意すべきことがあるが、
それらの１つに初期のＶ_th（電荷蓄積電極に電荷のない
状態でのＶ_th）分布を狭化することが必要である。

【００２６】この電荷蓄積電極の初期のＶ_th分布の制御
には、チャネル領域に不純物を注入することと併用して
ドレイン領域に角度注入（たとえば４５゜）で不純物を
注入することで行なっている。

【００２７】ところが、図３５を参照して、この角度注
入を用いると、電荷蓄積電極と制御電極を通過して基板
に不純物イオンが導入されるが、この電荷蓄積電極およ
び制御電極の材質のポリシリコンのグレインの向きによ
って、グレインの界面を通過する不純物とグレイン内を
通過する不純物ではエネルギの損失が違うために、基板
内に入る不純物の深さがビットにより異なり、このこと
により、各ビットのＶ _thをわずかずつ異ならせ、初期の
Ｖ_thがばらつくという問題があった。

【００２８】この発明は、上記問題点を解決するために
なされたもので、各メモリセルのしきい値電圧Ｖ_thのば
らつきを低減し、かつそれにより生じる「オーバーイレ
ーズ現象」を防止し得る不揮発性半導体記憶装置および
その製造方法を提供することを目的とする。

【００２９】

【課題を解決するための手段】この発明に基づいた不揮
発性半導体記憶装置の１つの局面においては、半導体基
板と、この半導体基板の上に第１の絶縁膜を介して形成
された電荷蓄積電極と、この電荷蓄積電極の上に第２の
絶縁膜を介して形成された制御電極と、電荷蓄積電極を
両側から挟む位置であって、半導体基板の表面から所定
の深さにかけて形成された不純物領域とを備えている。
さらに、電荷蓄積電極および制御電極のうち少なくとも
制御電極は、アモルファスシリコンよりなる。

【００３０】次に、この発明に基づいた不揮発性半導体
記憶装置の他の局面においては、半導体基板と、この半
導体基板の上に第１の絶縁膜を介して形成された電荷蓄
積電極と、この制御電極の上に第２の絶縁膜を介して形
成された制御電極と、電荷蓄積電極を両側から挟む位置
であって、前記半導体基板の表面から所定の深さにかけ
て形成された不純物領域とを備えている。さらに、電荷
蓄積電極および制御電極のうち少なくとも制御電極は、
複数のポリシリコン層よりなる。

【００３１】次に、この発明に基づいた不揮発性半導体
記憶装置の製造方法の１つの局面においては、半導体基
板の上に第１の絶縁膜を介して第１の導電層が形成され
る。この第１の導電層の上に第２の絶縁膜を介して第２
の導電層が形成される。第１の導電層と第２の導電層を
同一マスクで各々所定のエッチングを行ない、電荷蓄積
電極と制御電極が形成される。制御電極をマスクとして
半導体基板の表面に不純物を導入し、不純物領域が形成
される。さらに、第１の導電層および第２の導電層のう
ち少なくとも第２の導電層は、アモルファスシリコン層
を堆積して形成される。

【００３２】次に、この発明に基づいた不揮発性半導体
記憶装置の製造製造方法の他の局面においては、半導体
基板の上に第１の絶縁膜を介して第１の導電層が形成さ
れる。この第１の導電層の上に第２の絶縁膜を介して第
２の導電層が形成される。第１の導電層と第２の導電層
を同一マスクで各々所定のエッチングを行ない電荷蓄積
電極と制御電極が形成される。制御電極をマスクとして
半導体基板の表面に不純物を導入し、不純物領域が形成
される。さらに、第１の導電層および第２の導電層のう
ち少なくとも第２の導電層は、複数のポリシリコン層を
堆積して形成される。

【００３３】

【作用】この発明に基づいた不揮発性半導体記憶装置お
よびその製造方法によれば、電荷蓄積電極および制御電
極のうち少なくとも制御電極は、アモルファスシリコン
または複数のポリシリコン層から形成されている。

【００３４】これにより、電荷蓄積電極および制御電極
の結晶構造は非晶質構造または小さいグレインサイズと
なる。このために、電荷蓄積電極および制御電極を通過
する不純物イオンのエネルギ損失が一定となり、各メモ
リセルのしきい値電圧のばらつきを小さくすることが可
能となる。

【００３５】

【実施例】以下、この発明に基づいた第１の実施例につ
いて図面を参照して説明する。図１は、この発明に基づ
いたスタックゲート型フラッシュメモリの平面配置図で
ある。図２は、図１中Ｙ−Ｙ線矢視断面に対応する部分
断面図である。

【００３６】図１および図２を参照して、主表面を有す
るｐ型半導体基板１と、このｐ型半導体基板１の主表面
にＳｉＯ₂ よりなる第１の絶縁膜２を介してｍ行ｎ列の
マトリックス状に配置された（ｍ×ｎ）個のアモルファ
スシリコンよりなる電荷蓄積電極３が配置されている。
この電荷蓄積電極３の隣接する２列にまたがる各列間ご
とには素子分離領域４が形成されている。また、電荷蓄
積電極３上には、ＳｉＯ₂ などよりなる第２の絶縁膜５
を介して各行ごとに形成されたｎ本のアモルファスシリ
コン単層膜，あるいはアモルファスシリコン層と高融点
金属層よりなる制御電極６が形成されている。

【００３７】素子分離領域４および電荷蓄積領域３によ
り囲まれた領域の半導体基板１の主表面から所定の深さ
にかけて不純物濃度５×１０¹⁹／ｃｍ³ 、シート抵抗８
０Ω／□からなるｎ型のドレイン領域７が形成されてい
る。また、このドレイン領域７を挟む電荷蓄積電極の外
側の領域の半導体基板１の主表面から所定の深さにかけ
て不純物濃度１×１０²¹／ｃｍ³ 、シート抵抗５０Ω／
□からなるｎ型のソース領域８が形成されている。

【００３８】また、電荷蓄積電極３および制御電極６を
覆い、かつ上記ドレイン領域７に一部が重なるように形
成された第３の絶縁膜１０が形成されている。

【００３９】上記ドレイン領域７あるいはソース領域８
上には、第３の層間絶縁膜１０の側壁に沿って形成さ
れ、かつ、このドレイン領域７とソース領域８に各々電
気的に接続されたポリシリコンよりなる第１の配線層１
１が設けられている。この第１の配線層１１には、さら
に上向きに延びるように高融点金属材料たとえばタング
ステン（Ｗ）などからなる第２の配線層１３が設けられ
ている。この第２の配線層１３は、上記第３の絶縁膜１
０および第１の配線層１１を覆うように堆積された層間
絶縁膜１２を介して形成されたｎ本のビット線１４にそ
れぞれ接続されている。

【００４０】上記のように構成されたフラッシュメモリ
の動作については、従来技術と同様であるためにここで
の説明は省略する。

【００４１】次に、上記構造よりなるスタックゲート型
フラッシュメモリの製造工程について、図３ないし図１
４を参照して説明する。図３〜図４は、図２に示された
断面構造に従って、スタックゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。

【００４２】まず、図３を参照して、ｐ型シリコン基板
１の上面に１００Å程度の酸化膜よりなる第１の絶縁膜
２を形成する。この第１の絶縁膜２の上に、ＣＶＤ法に
より、気圧０．３Ｔｏｒｒ，５５０℃の条件で、シラン
（ＳｉＨ₄ ）ガス２００ｓｃｃｍ，窒素（Ｎ₂ ）ガス３
００ｓｃｃｍを流し、アモルファスシリコンよりなる第
１の導電層３を１０００Å程度形成しパターニングす
る。この第１の導電層３の上に第２の絶縁膜５を形成す
る。この第２の絶縁膜５は３層の積層膜となっており、
図には示していないが、膜厚１００Å程度の酸化膜とそ
の上に、ＣＶＤ法により膜厚１００Å程度の窒化膜を形
成し、さらにこの窒化膜の上に膜厚１００Å程度の酸化
膜を形成することにより第２の絶縁膜５が形成されてい
る。

【００４３】さらに、この第２の絶縁膜５の上に、上述
した第１の導電層３と同じ条件で、アモルファスシリコ
ンよりなる第２の導電層６を形成する。この第２の導電
層６の上に酸化膜９を形成する。その後この酸化膜９の
上に所定のパターン形状を有するレジスト膜７１を形成
する。

【００４４】次に、図４を参照して、レジスト膜７１を
マスクとして異方性エッチングを行ない酸化膜９、第２
の導電層６、第２の絶縁膜５、第１の導電層３を順次エ
ッチングし、電荷蓄積電極３と制御電極６を形成する。

【００４５】次に、図５を参照して、レジスト膜７１を
除去した後、ソース領域となる基板上にレジスト膜７２
を形成し、このレジスト膜７２と電荷蓄積電極３と制御
電極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，５
×１０¹⁴／ｃｍ² の条件で導入し、濃度を５×１０¹⁹／
ｃｍ³ 、シート抵抗８０Ω／□のｎ型不純物領域からな
るドレイン領域７を形成する。

【００４６】次に、図６を参照して、レジスト膜７２除
去した後、ドレイン領域７の表面をレジスト膜７３で覆
い、このレジスト膜７３と電荷蓄積電極３と制御電極６
をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，１×１０
¹⁶／ｃｍ² の条件で導入し、濃度１×１０²¹／ｃｍ³ 、
シート抵抗５０Ω／□のｎ型不純物領域からなるソース
領域８を形成する。

【００４７】次に、図７を参照て、レジスト膜７３を除
去した後、基板上全面に酸化膜１０を形成する。その後
異方性エッチングにより酸化膜１０をエッチングする。
これにより図８に示す酸化膜からなるサイドウォール１
０が完成する。さらに基板全面上に絶縁膜を形成し、所
定箇所のみをエッチングする。

【００４８】次に、図９を参照して、シリコン基板表面
全面にポリシリコン１１を堆積する。その後、図１０を
参照して、このポリシリコン１１の上面に所定形状にパ
ターニングしたレジスト膜７４を形成する。その後、異
方性エッチングによりポリシリコン１１をエッチングし
て、図に示すようにその底部においてドレイン領域７あ
るいはソース領域８とサイドウォール１０側壁に沿った
第１の配線層１１を形成する。

【００４９】次に、図１１を参照して、半導体基板上全
面にＴＥＯＳなどを用いて層間絶縁膜１２を堆積し、約
９００℃ウェットリフローを３０分行なった後、表面の
平坦化を行ない、図１２に示す層間絶縁膜１２を形成す
る。

【００５０】次に、図１３を参照して、層間絶縁膜１２
の上にドレイン領域７上方に所定の孔があいたパターン
を有するレジスト膜７５を形成する。その後、異方性エ
ッチングによりこの層間絶縁膜１２をエッチングし、コ
ンタクトホール１３ａを形成する。

【００５１】次に、図１４を参照して、コンタクトホー
ル１３ａの内部に、高融点金属、たとえばタングステン
（Ｗ）などからなる第２の導電層１３を形成させ、その
後、ビット線１４を形成することにより、この発明に基
づいたスタックゲート型フラッシュメモリが完成する。

【００５２】以上、この発明に基づいた第１の実施例に
よれば、図１５を参照して、電荷蓄積電極３および制御
電極６はアモルファスシリコン層により形成されてい
る。これにより、アモルファスシリコン層は非晶質構造
を有するこることにより、不純物イオンの電荷蓄積電極
３または制御電極６を通過するときにおけるエネルギ損
失を一定にすることができる。これにより、各メモリセ
ルのしきい値電圧のばらつきを小さくすることが可能と
なる。

【００５３】なお、前記第１の実施例においては、電荷
蓄積電極および制御電極の両方ともアモルファスシリコ
ン層より形成しているが、制御電極のみをアモルファス
シリコン層とし、電荷蓄積電極は従来と同様ポリシリコ
ン層から形成しても各メモリセルのしきい値電圧のばら
つきを小さくする効果を得ることができる。

【００５４】次に、この発明に基づいた第２の実施例に
ついて説明する。なお、この第２の実施例においては、
電荷蓄積電極３および制御電極６の構造およびその製造
方法のみ第１の実施例と異なるために、ここでは、電荷
蓄積電極３および制御電極６の構造およびその製造方法
についてのみに言及する。

【００５５】この第２の実施例における不揮発性半導体
記憶装置の電荷蓄積電極３および制御電極６の構造は、
図１６を参照して、複数のポリシリコン層から形成され
ている。電荷蓄積電極３を構成する１層のポリシリコン
層の厚さは、グレインサイズを最大２００Åとするため
に、約２００Å程度としている。よって、本実施例にお
いては、電荷蓄積電極３の膜厚を１０００Åとするため
には、ポリシリコン層３ａ〜ポリシリコン層３ｅの５層
構造としている。一方、制御電極にあっても、上記電荷
蓄積電極３と同様にポリシリコン層６ａ〜ポリシリコン
６ｌの１２層構造としている。

【００５６】次に、上記複数のポリシリコン層を形成す
る方法は、まず、電荷蓄積電極３においては、ＣＶＤ法
により炉内において温度約６３０℃、時間約２分の条件
で、シリコン基板１の表面に膜厚２００Å程度のポリシ
リコン層３ａを形成する。その後、一旦シリコン基板１
を炉外に取出して、ポリシリコン層３ａの表面に厚さ約
１０Å程度の薄い自然酸化膜を形成する。これは、下層
のポリシリコン層のグレインの成長を防止するためであ
る。その後再び、半導体基板１を炉内に搬入し、上記と
同じ条件により、順次ポリシリコン層３ｂ〜ポリシリコ
ン層３ｅを形成する。また、制御電極６にあっても、上
記電荷蓄積電極３と同様にしてポリシリコン層６ａ〜６
ｌを形成する。

【００５７】以上により、電荷蓄積電極および制御電極
の結晶構造は、小さいグレインサイズとなるために、電
荷蓄積電極および制御電極を通過する不純物イオンのエ
ネルギ損失が一定となり、各メモリセルのしきい値電圧
のばらつきを小さくすることが可能となる。

【００５８】なお、上記第２の実施例においては、電荷
蓄積電極および制御電極の両方とも複数のポリシリコン
層により形成しているが、制御電極のみを複数のポリシ
リコン層とし、電荷蓄積電極は従来と同様単層のポリシ
リコン層から形成しても各メモリセルのしきい値電圧の
ばらつきを小さくする効果を得ることができる。

【００５９】また、上記各実施例においては、電荷蓄積
電極および制御電極がアモルファスシリコンまたは複数
のポリシリコン層からなるように形成されているが、た
とえば図１７に示すように各実施例を組合わせるように
して構成することによっても同様の作用効果を得ること
ができる。

【００６０】

【発明の効果】この発明に基づいた不揮発性半導体記憶
装置およびその製造方法によれば、電荷蓄積電極および
制御電極はアモルファスシリコン層または複数のポリシ
リコン層から形成されている。これにより、電荷蓄積電
極および制御電極の結晶構造は非晶質構造または小さい
グレインサイズとなるために、電荷蓄積電極および制御
電極を通過する不純物イオンのエネルギ損失が一定とな
り、各メモリセルへのしきい値電圧のばらつきを小さく
することが可能となる。さらにアモルファスシリコン層
をゲート電極に用いた場合は、ゲート電極のエッチング
形状にポリシリコンのエッチング形状で見られるような
凹凸が小さくなる。これらによって、各メモリセルのし
きい値電圧のばらつきが低減されるために、しきい値電
圧のばらつきによって生じる「オーバーイレーズ現象」
を防止することが可能となり、信頼性の高いメモリセル
特性を得ることが可能となる。

【図面の簡単な説明】

【図１】この発明に基づいた不揮発性半導体記憶装置の
平面概略図である。

【図２】図１におけるＹ−Ｙ線矢視断面図である。

【図３】この発明に基づいた第１実施例の不揮発性半導
体装置の製造方法における第１工程を示す図である。

【図４】この発明に基づいた第１実施例の不揮発性半導
体装置の製造方法における第２工程を示す図である。

【図５】この発明に基づいた第１実施例の不揮発性半導
体装置の製造方法における第３工程を示す図である。

【図６】この発明に基づいた第１実施例の不揮発性半導
体装置の製造方法における第４工程を示す図である。

【図７】この発明に基づいた第１実施例の不揮発性半導
体装置の製造方法における第５工程を示す図である。

【図８】この発明に基づいた第１実施例の不揮発性半導
体装置の製造方法における第６工程を示す図である。

【図９】この発明に基づいた第１実施例の不揮発性半導
体装置の製造方法における第７工程を示す図である。

【図１０】この発明に基づいた第１実施例の不揮発性半
導体装置の製造方法における第８工程を示す図である。

【図１１】この発明に基づいた第１実施例の不揮発性半
導体装置の製造方法における第９工程を示す図である。

【図１２】この発明に基づいた第１実施例の不揮発性半
導体装置の製造方法における第１０工程を示す図であ
る。

【図１３】この発明に基づいた第１実施例の不揮発性半
導体装置の製造方法における第１１工程を示す図であ
る。

【図１４】この発明に基づいた第１実施例の不揮発性半
導体装置の製造方法における第１２工程を示す図であ
る。

【図１５】この発明に基づいた第１の実施例の電荷蓄積
電極および制御電極の構造を示す模式図である。

【図１６】この発明に基づいた第２の実施例の不揮発性
半導体装置の電荷蓄積電極および制御電極の構造を示す
模式図である。

【図１７】この発明に基づいた他の実施例における不揮
発性半導体記憶装置の電荷蓄積電極および制御電極の構
造を示す模式図である。

【図１８】従来のフラッシュメモリの一般的な構成を示
すブロック図である。

【図１９】図１８に示すメモリセルマトリックス１００
の概略構成を示す等価回路図である。

【図２０】従来の一例として挙げたフラッシュメモリを
示す断面図である。

【図２１】従来のフラッシュメモリを示す平面概略図で
ある。

【図２２】図２１中におけるＹ−Ｙ線矢視断面図であ
る。

【図２３】従来技術における不揮発性半導体装置の製造
方法における第１工程を示す図である。

【図２４】従来技術における不揮発性半導体装置の製造
方法における第２工程を示す図である。

【図２５】従来技術における不揮発性半導体装置の製造
方法における第３工程を示す図である。

【図２６】従来技術における不揮発性半導体装置の製造
方法における第４工程を示す図である。

【図２７】従来技術における不揮発性半導体装置の製造
方法における第５工程を示す図である。

【図２８】従来技術における不揮発性半導体装置の製造
方法における第６工程を示す図である。

【図２９】従来技術における不揮発性半導体装置の製造
方法における第７工程を示す図である。

【図３０】従来技術における不揮発性半導体装置の製造
方法における第８工程を示す図である。

【図３１】従来技術における不揮発性半導体装置の製造
方法における第９工程を示す図である。

【図３２】従来技術における不揮発性半導体装置の製造
方法における第１０工程を示す図である。

【図３３】従来技術における不揮発性半導体装置の製造
方法における第１１工程を示す図である。

【図３４】従来技術における不揮発性半導体装置の製造
方法における第１２工程を示す図である。

【図３５】従来技術における不揮発性半導体装置の問題
点を示す模式図である。

【符号の説明】

１ シリコン基板 ２ 第１の絶縁膜 ３ 電荷蓄積電極 ５ 第２の絶縁膜 ６ 制御電極 ７ ソース領域 ８ ドレイン領域 １０ 第３の絶縁膜 １１ 第１の配線層 １２ 層間絶縁膜 １３ 第２の配線層 １４ ビット線 なお、図中同一符号は、同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この半導体基板の上に第１の絶縁膜を介して形成された
   電荷蓄積電極と、 この電荷蓄積電極の上に第２の絶縁膜を介して形成され
   た制御電極と、 前記電荷蓄積電極を両側から挟む位置であって、前記半
   導体基板の表面から所定の深さにかけて形成された不純
   物領域と、 を備え、 前記電荷蓄積電極および前記制御電極のうちの少なくと
   も前記制御電極は、アモルファスシリコンよりなる不揮
   発性半導体記憶装置。
2. 【請求項２】 半導体基板と、 この半導体基板の上に第１の絶縁膜を介して形成された
   電荷蓄積電極と、 この電荷蓄積電極の上に第２の絶縁膜を介して形成され
   た制御電極と、 前記電荷蓄積電極を両側から挟む位置であって、前記半
   導体基板の表面から所定の深さにかけて形成された不純
   物領域と、 を備え、 前記電荷蓄積電極および前記制御電極のうちの少なくと
   も前記制御電極は複数のポリシリコン層よりなる不揮発
   性半導体記憶装置。
3. 【請求項３】 半導体基板の上に第１の絶縁膜を介して
   第１の導電層を形成する工程と、 この第１の導電層上に第２の絶縁膜を介して第２の導電
   層を形成する工程と、 前記第１の導電層と前記第２の導電層を同一マスクで各
   々所定のエッチングを行ない、電荷蓄積電極と制御電極
   を形成する工程と、 前記制御電極をマスクの一部として、半導体基板の表面
   に不純物を導入し、不純物領域を形成する工程とを備
   え、 前記第１の導電層および前記第２の導電層を形成する工
   程のうち少なくとも前記第２の導電層を形成する工程
   は、アモルファスシリコン層を堆積してなる不揮発性半
   導体記憶装置の製造方法。
4. 【請求項４】 半導体基板の上に第１の絶縁膜を介して
   第１の導電層を形成する工程と、 この第１の導電層の上に第２の絶縁膜を介して第２の導
   電層を形成する工程と、 前記第１の導電層と前記第２の導電層を同一マスクで各
   々所定のエッチングを行ない電荷蓄積電極と制御電極を
   形成する工程と、 前記制御電極をマスクの一部として半導体基板の表面に
   不純物を導入し、不純物領域を形成する工程と、 を備え、 前記第１の導電層および前記第２の導電層を形成する工
   程のうち少なくとも前記第２の導電層を形成する工程
   は、複数のポリシリコン層を堆積してなる不揮発性半導
   体記憶装置の製造方法。