KR100439837B1 - 고속 재기록용 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

고속 재기록용 비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 고속 재기록용 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 특히 비트 라인에 연결된 드레인, 워드 라인에 연결된 게이트, 소스를 가지는 선택 트랜지스터와, 상기 선택 트랜지스터의 소스에 연결된 드레인, 절연막으로 둘러싸인 부유 게이트, 상기 부유 게이트를 제어하고자 센스 라인에 연결된 제어 게이트, 소스를 가지는 셀 트랜지스터와, 상기 비트 라인에 연결됨과 동시에 상기 선택 트랜지스터의 드레인에 연결된 드레인, 워드 라인에 연결된 게이트, 소스를 가지는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 소스에 연결된 드레인, 센스 라인에 연결된 제어 게이트, 상기 셀 트랜지스터의 부유 게이트와 일체로 형성된 부유 게이트, 소스를 가지는 제 2 트랜지스터와, 상기 제 2 트랜지스터의 소스에 연결된 드레인, 제어 라인에 연결된 게이트, 공통 접지에 연결된 소스를 가지는 제어 트랜지스터를 구비하는 것을 특징으로 한다.

Description

고속 재기록용 비휘발성 메모리 장치 및 그 제조 방법
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 특히 데이터 재기록시 모든 셀을 소거시키지 않고 새롭게 재기록하고자하는 메모리 셀만 선택적으로 프로그램시킬 수 있는 고속 재기록용 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리들 중에서 EEPROM(electircally erasable programable read-only memory)은 전기적으로 데이터를 새롭게 바꾸어 프로그램하거나 소거가 가능하기 때문에 데이터의 변경이 예상되거나 시스템과의 매칭을 고려하면서 프로그램을 구축하는데 주로 사용된다.
이러한 EEPROM은 선택 트랜지스터와 셀 트랜지스터가 1개의 단위 셀을 이루고 있다. 그러나, 상기 EEPROM은 셀프얼라인 식각 공정에 의해 게이트를 형성할 경우 셀 트랜지스터의 터널 산화막이 손상된다. 이러한 문제점을 해결하고자 상기 EEPROM은 게이트 형성을 위한 셀프얼라인 영역내에 터널 산화막을 형성하고 있다. 하지만, 이 경우에 상기 터널 산화막은 공통 접지와 비트 라인 간의 독출 경로 위에 존재하게 되므로 상기 EEPROM에서 독출 동작을 반복할 경우 프로그램 문턱전압이 변하게 된다. 이러한 문제들을 모두 해결하고자 상기 EEPROM은 도 1에서와 같이 터널 산화막을 종전의 독출 경로에서 분리시킨 반도체 소자 구조로 변경하고 있다.
상기 개선된 EEPROM의 구조는 비트 라인(B/L)에 연결된 드레인, 워드 라인(W/L)에 연결된 게이트, 소스를 가지는 선택 트랜지스터(S)와, 상기 선택 트랜지스터(S)의 소스에 연결된 드레인, 센스 라인(S/L)에 연결된 제어 게이트와, 상기 제어 게이트 하부에 채널 주입전자를 축적하는 부유 게이트를 가지는 셀 트랜지스터(M)와, 상기 비트 라인(B/L)과 선택 트랜지스터(S)의 드레인에 공동 연결된 드레인, 상기 워드 라인(W/L)에 연결된 게이트, 소스를 가지는 제 1 트랜지스터(P1)와, 상기 제 1 트랜지스터(P1)의 소스에 연결된 드레인, 상기 센스 라인(S/L)에 연결된 제어 게이트, 상기 셀 트랜지스터(M)의 부유 게이트와 일체로 형성된 부유 게이트, 공통 접지(G)에 연결된 소스를 가지는 제 2 트랜지스터(P2)로 구성된다. 여기서, 상기 선택 트랜지스터(S) 및 제 1 트랜지스터(P1)는 다층의 스택형 게이트 내지 단층의 게이트로 형성된다.
도 2는 도 1의 EEPROM의 레이아웃을 나타낸 도면으로서, a는 활성 영역, b는 터널 산화막 영역, c는 선택 트랜지스터의 게이트를 형성하기 위한 셀프얼라인 영역, d는 셀 트랜지스터의 게이트를 형성하기 위한 셀프얼라인 영역, e는 비트 라인을 형성하기 위한 콘택 영역을 나타낸다.
도 2 내지 도 4를 참조하면 상기 EEPROM의 제조 방법은 다음과 같다. 우선, p형 실리콘 기판(11) 내에 소자 분리 영역(11′)을 형성한 후에 상기 기판(11)의 활성 영역 표면에 게이트 산화막(12)을 형성한다. 이어서 기판(11)의 선택 영역에 채널용 불순물을 주입하고, 그 위의 상기 게이트 산화막(12)을 선택 식각해서 터널 산화막(13)을 형성한다. 이어서 상기 결과물 상부면에 순차적으로 제 1 도전층(14), 게이트간 절연막 (15) 및 제 2 도전층(16)을 형성하고, 사진 및 식각 공정으로 상기 적층된 제 2 도전층(16), 게이트간 절연막(15) 및 제 1 도전층(14)을 셀프얼라인하게 식각하여 상기 기판(11) 상부면에 선택 트랜지스터 및 셀 트랜지스터의 게이트들을 각각 형성함과 동시에 제 1 및 제 2 트랜지스터의 게이트들을 형성한다. 이때, 상기 공정에 의해 상기 게이트들은 다층의 스택형 구조로 이루어진다. 이어서 n형 불순물을 고농도로 이온 주입하여 상기 기판(11) 표면 근방에 상기 게이트들의 에지에 각각 셀프얼라인하도록 소스/드레인 영역들(17,18,19,20,21,22)을 각각 형성한다. 여기서, 후속 콘택 공정시 선택 트랜지스터와 제 1 트랜지스터의 드레인 영역(17,20)은 비트 라인용 콘택 전극이 형성되며, 제 2 트랜지스터의 소스 영역(22)은 공통 접지용 콘택 전극이 형성된다. 그리고, 후속 배선 공정시 선택 트랜지스터 및 제 1 트랜지스터의 게이트들은 메모리 셀 어레이를 연결하는 워드 라인이 형성되며, 상기 셀 트랜지스터 및 제 2 트랜지스터의 게이트들은 메모리 셀 어레이를 연결하는 센스 라인이 형성된다.
그러나, 상기와 같은 구조의 EEPROM은 임의의 메모리 셀을 프로그램한 후에 다시 새롭게 선택한 메모리 셀을 프로그램시키고자 하면 두 메모리 셀 사이에는 공통 접지를 통해서 전류가 흐르게 되고, 이로 인해 새로운 메모리 셀은 더 이상 프로그램이 되지 않았다. 예를 들어 상기 EEPROM은 셀 어레이에서 제 1 메모리 셀을 프로그램한 후에 제 2 메모리 셀을 재기록(온 되도록)하면 상기 제 1 비트 라인과 제 2 비트 라인 사이에는 공통 접지를 통한 전류 경로가 형성된다. 이에 따라 상기 제 2 메모리 셀은 상기 제 2 비트 라인의 전압 강하에 의해 더 이상 상기 셀 트랜지스터에 전자를 축적할 수 없기 때문에 상기 제 2 메모리 셀의 프로그램 동작은 실패하게 된다.
그러므로, 이와 같은 문제점을 방지하기 위하여 상기 EEPROM은 메모리 셀 어레이의 재기록시 전체 메모리 셀을 소거한 후에 선택 메모리 셀을 프로그램시키는 단일 기록 방식(one time program)을 취하고 있다. 그러나, 이러한 단일 기록 방식음 메모리 셀 어레이의 재기록시 매번 재기록 순환 과정을 거쳐야만 하는 번거러움이 있으며 특히 프로그램 횟수가 많을 경우에는 전체 메모리 셀 어레이의 소거 횟수도 증가되므로 이를 위한 전력 소비도 함께 증가되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 메모리 셀 어레이의 재기록시 공통 접지를 통한 메모리 셀 사이의 전류 경로를 차단하는 제어 트랜지스터를 구비하므로서 재기록시 전체 메모리 셀을 소거하지 않고서 선택한 메모리 셀을 손쉽게 프로그램할 수 있는 고속 재기록용 비휘발성 메모리 장치및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는 비트 라인에 연결된 드레인, 워드 라인에 연결된 게이트, 소스를 가지는 선택 트랜지스터; 상기 선택 트랜지스터의 소스에 연결된 드레인, 센스 라인에 연결된 제어 게이트, 상기 제어 게이트 하부에 절연막으로 둘러싸인 부유 게이트를 가지는 셀 트랜지스터; 상기 비트 라인에 연결됨과 동시에 상기 선택 트랜지스터의 드레인에 연결된 드레인, 워드 라인에 연결된 게이트, 소스를 가지는 제 1 트랜지스터; 상기 제 1 트랜지스터의 소스에 연결된 드레인, 센스 라인에 연결된 제어 게이트, 상기 셀 트랜지스터의 부유 게이트와 일체로 형성된 부유 게이트, 소스를 가지는 제 2 트랜지스터; 및 상기 제 2 트랜지스터의 소스에 연결된 드레인, 제어 라인에 연결된 게이트, 공통 접지에 연결된 소스를 가지는 제어 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명에 따른 고속 재기록용 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상부면에 제 1 절연막을 도포한 후, 선택 영역에 불순물을 이온 주입하는 단계; 상기 제 1 절연막을 선택 식각해서 셀 트랜지스터의 터널 산화막을 형성하는 단계; 상기 제 1 절연막 상부면에 순차적으로 제 1 도전층 및 제 2 절연막 및 제 2 도전층을 형성하는 단계; 상기 터널 산화막 상부면에 셀 트랜지스터의 게이트를 형성함과 동시에 상기 제 1 절연막 상부면에 선택 트랜지스터, 제 1 및 제 2 트랜지스터, 타 셀과의 전류 경로를 차단시키는 제어 트랜지스터의 게이트들을 각각 형성하는 단계; 및 상기 기판 표면 근방에 상기 게이트들의 에지에 각각 셀프얼라인하도록 불순물영역들을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1은 종래 기술에 의한 EEPROM을 회로적으로 나타낸 도면.
도 2는 종래 기술에 의한 EEPROM의 레이아웃을 나타낸 도면.
도 3은 도 2의 A-A'선에 따라 EEPROM의 구조를 나타낸 단면도.
도 4는 도 2의 B-B'선에 따라 EEPROM의 구조를 나타낸 단면도.
도 5는 본 발명에 따른 EEPROM을 회로적으로 나타낸 도면.
도 6은 본 발명에 따른 EEPROM의 레이아웃을 나타낸 도면.
도 7은 도 6의 A-A'선에 따라 EEPROM의 구조를 나타낸 단면도.
도 8는 도 6의 B-B'선에 따라 EEPROM의 구조를 나타낸 단면도.
도 9 내지 도 11은 본 발명에 따른 EEPROM의 형성 방법을 설명하기 위한 도 6의 B-B'선에 의한 공정 순서도.
도 12 내지 도 15는 본 발명에 따른 EEPROM의 형성 방법을 설명하기 위한 도 6의 C-C'선에 의한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
102: 실리콘 기판 103: 소자 분리 영역
105: 터널 산화막 106: 게이트 산화막
108: 제 1 도전층 110: 제 2 절연막
112: 제 2 도전층 114: 비트 라인
117: 접지 라인
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 5는 본 발명에 따른 EEPROM을 회로적으로 나타낸 도면으로서, 상기 EEPROM의 단위 셀은 비트 라인(B/L)에 연결된 드레인, 워드 라인(W/L)에 연결된 게이트, 소스를 가지는 선택 트랜지스터(S)와, 상기 선택 트랜지스터(S)의 소스에 연결된 드레인, 채널 주입전자를 축적하는 부유 게이트, 상기 부유 게이트를 제어하기 위해 센스 라인(S/L)에 연결된 제어 게이트를 가지는 셀 트랜지스터(M)와, 상기 비트 라인(B/L)과 선택 트랜지스터(S)의 드레인에 공동 연결된 드레인, 상기 워드 라인(W/L)에 연결된 게이트, 소스를 가지는 제 1 트랜지스터(P1)와, 상기 제 1 트랜지스터(P1)의 소스에 연결된 드레인, 상기 센스 라인(S/L)에 연결된 제어 게이트, 상기 셀 트랜지스터(M)의 부유 게이트와 일체로 형성된 부유 게이트, 소스를 가지는 제 2 트랜지스터(P2)와, 상기 제 2 트랜지스터(P2)의 소스에 연결된 드레인, 제어 라인(C/L)에 연결된 게이트, 공통 접지(G)에 연결된 소스를 가지는 제어 트랜지스터(C)로 구성된다. 여기서, 상기 선택 트랜지스터(S), 제 1 트랜지스터(P1) 및 제어 트랜지스터(C)는 다층의 스택형 게이트 내지 단층의 게이트로 형성된다.
도 6은 본 발명에 따른 EEPROM의 레이아웃을 나타낸 도면으로서, a는 활성 영역, b는 터널 산화막 영역, c는 선택 트랜지스터의 게이트를 형성하기 위한 셀프얼라인 영역, d는 셀 트랜지스터의 게이트를 형성하기 위한 셀프얼라인 영역, e는 비트 라인을 형성하기 위한 콘택 영역, f는 제어 트랜지스터의 게이트를 형성하기 위한 셀프얼라인 영역을 나타낸다.
도 7은 도 6의 A-A'선에 따라 EEPROM의 구조를 나타낸 단면도이며, 도 8는 도 6의 B-B'선에 따라 EEPROM의 구조를 나타낸 단면도이다.
본 발명의 일실시예에 따른 EEPROM의 미세 구조는 도 6 내지 도 8 을 참조하면 다음과 같다. p형 실리콘 기판(102) 상부에 소자간 분리를 위해 형성된 소자 분리 영역(103)과, 상기 기판(102)의 활성 영역 상부면에 형성된 게이트 산화막(106)과, 상기 게이트 산화막(106) 상부에 순차적으로 적층된 제 1 도전층(108), 게이트간 절연막(110) 및 제 2 도전층(112)이 셀프얼라인하게 식각된 선택 게이트와, 상기 게이트의 에지에 셀프얼라인하도록 상기 기판(102) 표면 근방에 n형 불순물이 고농도로 주입된 소스/드레인 영역(114,115)을 구비한 선택 트랜지스터와, 상기 기판(102)의 선택 영역에 채널용 불순물이 주입된 채널용 불순물 주입 영역(104)과, 상기 게이트 산화막(106)을 선택 식각한 터널 산화막(107)과, 상기 터널 산화막(107)을 포함하는 상기 게이트 산화막(106) 상부면과 소자 분리 영역(103)에 걸쳐서 형성된 제 1 도전층(108), 게이트간 절연막(110) 및 제 2 도전층(112)을 셀프얼라인하도록 식각한 셀 트랜지스터의 게이트와, 상기 셀 게이트의 에지에 셀프얼라인하면서 동시에 상기 선택 트랜지스터와 드레인을 공유하도록 상기 기판(102) 표면 근방에 n형 불순물이 고농도로 주입된 드레인 영역(115)을 구비한 셀 트랜지스터와, 상기 선택 트랜지스터의 게이트를 형성하기 위한 셀프얼라인 영역(c)에 대응되는 게이트 산화막(106) 상부면에 순차적으로 적층된 제 1 도전층(108), 게이트간 절연막(110) 및 제 2 도전층(112)을 셀프얼라인하도록 식각한 제 1 트랜지스터의 게이트와, 상기 게이트의 에지에 셀프얼라인하도록 상기 기판(102) 표면 근방에 n형 불순물이 고농도로 주입된 소스/드레인 영역(117,118)을 구비한 제 1 트랜지스터와, 상기 셀 트랜지스터의 게이트를 형성하기 위한 셀프얼라인 영역(d)에 대응되는 게이트 산화막(106) 상부면에 제 1 도전층(108), 게이트간 절연막(110) 및 제 2 도전층(112)을 셀프얼라인하도록 식각한 제 2 트랜지스터의 게이트와, 상기 제 2 게이트의 에지에 셀프얼라인하면서 동시에 상기 제 1 트랜지스터와 드레인을 공유하도록 상기 기판(102) 표면 근방에 n형 불순물이 고농도로 주입된 소스/드레인 영역(118,119)을 구비한 제 2 트랜지스터와, 제어 트랜지스터의 게이트를 형성하기 위한 셀프얼라인 영역(f)에 대응되는 게이트 산화막(106) 상부면에 순차적으로 형성된 제 1 도전층(108), 게이트간 절연막(110) 및 제 2 도전층(112)을 셀프얼라인하도록 식각한 제어 트랜지스터의 게이트와, 상기 제어 게이트의 에지에 셀프얼라인하면서 동시에 상기 제 2 트랜지스터와 드레인을 공유하도록 상기 기판(102) 표면 근방에 n형 불순물이 고농도로 주입된 소스/드레인 영역(119,120)을 구비한 제어 트랜지스터로 구성된다. 이후, 콘택 공정시 114,117의 드레인 영역은 메모리 셀 어레이의 비트 라인용 콘택 전극이 형성되며, 116,120의 소스 영역은 메모레 셀 어레이의 공통 접지용 콘택 전극이 형성된다.
상기와 같은 구조를 가지는 본 발명은 도 5를 참조하면 메모리 셀 어레이에서 제 1 메모리 셀을 프로그램한 후에 제 2 메모리 셀을 재기록(온 되도록)하면 상기 제 2 메모리 셀의 제어 트랜지스터(C)는 제어 라인(C/L)으로부터 인가되는 전압에 의해 오프되어 상기 공통 접지(G)을 통해서 흐르는 상기 제 1 메모리 셀의 전류를 차단시킨다. 이에 따라 상기 제 2 메모리 셀의 셀 트랜지스터(M)는 제 2 비트 라인으로부터 인가되는 전압을 부유 게이트의 축적된 전자를 방출시키는데 전부 사용한다.
그러므로, 본 발명은 메모리 셀 어레이의 재기록시 상기 제어 라인(C/L)으로부터 인가된 전압에 의해 상기 제어 트랜지스터(C)가 오프되어 재기록하는 메모리 셀의 비트 라인(B/L)과 공통 접지(G) 사이를 전기적으로 분리시키기 때문에 종래와 같이 전체 메모리 셀 어레이를 소거하지 않고서도 메모리 셀의 재기록을 안전하게 수행한다.
도 9 내지 도 11은 본 발명에 따른 EEPROM 형성 방법을 설명하기 위한 도 6의 B-B'선에 의한 공정 순서도이며, 도 12 내지 도 15는 본 발명에 따른 EEPROM 형성 방법을 설명하기 위한 도 6의 C-C'선에 의한 공정 순서도이다. 상기 도면들을 참조하면 본 발명의 일 실시예에 따른 EEPROM의 형성 공정은 다음과 같다.
우선, 도 12에 나타난 바와 같이 p형 실리콘 기판(102) 내에 통상의 로커스 공정을 사용하여 소자간 분리를 위해 소자 분리 영역(103)을 형성한다. 이어서 상기 기판(102) 상부면에 제 1 절연막으로서 게이트 산화막(106)을 도포한 후, 상기 기판(102)의 선택 영역에 채널용 불순물을 주입하여 채널용 불순물 주입 영역(104)을 형성한다.
이어서 도 13에 나타난 바와 같이 사진 및 식각 공정으로 상기 제 1 절연막(106)을 선택 식각해서 터널 산화막(107)을 형성한다.
이어서 도 9 또는 도 14에 나타난 바와 같이 상기 제 1 절연막(106) 상부면에 제 1 도전층(108)으로서 불순물이 주입된 다결정실리콘층을 침적하고, 그 위에 제 2 절연막(110)으로서 산화막/질화막/산화막을 순차적으로 적층한다. 이어서 도 10 또는 15에 나타난 바와 같이 상기 제 2 절연막(110) 상부에 제 2 도전층(112)으로서 불순물이 주입된 다결정실리콘을 침적한다.
이어서 도 11에 나타난 바와 같이 사진 및 식각 공정을 이용하여 상기 순차적으로 적층된 제 2 도전층(112), 제 2 절연막(110) 및 제 1 도전층(108)을 스택형으로 식각한다. 이로 인해 선택 트랜지스터, 제어 트랜지스터, 제 1 및 제 2 트랜지스터의 게이트가 각각 형성되고, 이와 동시에 상기 터널 산화막(106)을 포함하는 셀 트랜지스터의 게이트도 형성된다. 이어서 상기 게이트들을 마스크로 하여 n형 불순물을 고농도로 이온 주입해서 상기 게이트들의 에지에 각각 셀프얼라인하도록 상기 기판(102)의 표면 근방에 소스/드레인 영역들(114∼120)을 동시에 형성한다.
이후, 콘택 공정을 실시하여 선택 트랜지스터와 제 1 트랜지스터의 드레인 영역(114,117) 사이에는 비트 라인용 콘택 전극이 형성되며, 제어 트랜지스터의 소스 영역(120)에는 공통 접지용 콘택 전극이 형성된다. 이후, 배선 공정을 실시하여 선택 트랜지스터 및 제 1 트랜지스터의 게이트들은 메모리 셀 어레이를 연결하는 워드 라인이 형성되며, 상기 셀 트랜지스터 및 제 2 트랜지스터의 게이트들은 메모리 셀 어레이를 연결하는 센스 라인이 형성되며, 상기 제어 트랜지스터의 게이트는 제어 라인이 형성된다.
한편, 본 발명은 상기 선택 트랜지스터, 제 1 트랜지스터 및 제어 트랜지스터의 게이트들을 단층의 도전형 게이트로 형성하고자 또 다른 실시예의 따른 제조 공정을 가질 수 있다.
따라서, 본 발명은 안전한 기록 독출을 위해 구비된 제 1 및 제 2 트랜지스터들중에서 상기 제 2 트랜지스터와 공통 접지 사이에 제어 트랜지스터를 구비하므로서 메모리 셀 어레이의 재기록시 종래와 같이 전체 메모리 셀 어레이를 모두 소거하지 않고서도 오프된 상기 제어 트랜지스터에 의해 메모리 셀간의 전류 경로가 차단되기 때문에 선택적으로 메모리 셀 어레이의 재기록이 신속하게 수행된다.
본 발명은 종전보다 데이터 재기록 시간이 크게 단축되며 동시에 비휘발성 메모리의 전력 소비도 크게 감소되는 효과가 있다.

Claims (16)

  1. 비트 라인에 연결된 드레인, 워드 라인에 연결된 게이트, 소스를 가지는 선택 트랜지스터;
    상기 선택 트랜지스터의 소스에 연결된 드레인, 센스 라인에 연결된 제어 게이트, 상기 제어 게이트 하부에 절연막으로 둘러싸인 부유 게이트를 가지는 셀 트랜지스터;
    상기 비트 라인에 연결됨과 동시에 상기 선택 트랜지스터의 드레인에 연결된 드레인, 워드 라인에 연결된 게이트, 소스를 가지는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 소스에 연결된 드레인, 센스 라인에 연결된 제어 게이트, 상기 셀 트랜지스터의 부유 게이트와 일체로 형성된 부유 게이트, 소스를 가지는 제 2 트랜지스터; 및
    상기 제 2 트랜지스터의 소스에 연결된 드레인, 제어 라인에 연결된 게이트, 공통 접지에 연결된 소스를 가지는 제어 트랜지스터를 구비하는 것을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치.
  2. 제 1 항에 있어서, 상기 제어 트랜지스터는 데이터 기록시 상기 제어 라인으로부터 인가되는 전압에 의해 오프된는 것을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치.
  3. 제 1 항에 있어서, 상기 선택 트랜지스터는 단층의 게이트를 구비하는 것을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치.
  4. 제 1 항에 있어서, 상기 제어 트랜지스터는 단층의 게이트를 구비하는 것을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치.
  5. 제 1 항에 있어서, 상기 제 1 트랜지스터는 단층의 게이트를 구비하는 것을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치.
  6. 제 1 항에 있어서, 상기 선택 트랜지스터는 다층의 스택형 게이트를 구비하는 것을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치.
  7. 제 1 항에 있어서, 상기 제어 트랜지스터는 다층의 스택형 게이트를 구비하는 것을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치.
  8. 제 1 항에 있어서, 상기 제 1 트랜지스터는 다층의 스택형 게이트를 구비하는 것을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치.
  9. 반도체 기판 상부면에 제 1 절연막을 도포한 후, 선택 영역에 불순물을 이온 주입하는 단계;
    상기 제 1 절연막을 선택 식각해서 셀 트랜지스터의 터널 산화막을 형성하는 단계;
    상기 제 1 절연막 상부면에 제 1 도전층을 형성한 후에 상기 터널 산화막을 포함하는 상기 제 1 절연막 상부에 셀 트랜지스터 및 제 2 트랜지스터의 하부 게이트를 각각 형성하는 단계;
    상기 결과물 상부면에 순차적으로 제 2 절연막 및 제 2 도전층을 형성하는 단계;
    상기 제 1 도전층 상부면에 상기 셀 트랜지스터 및 제 2 트랜지스터의 상부 게이트들을 형성함과 동시에 상기 제 1 절연막 상부면에 선택 트랜지스터, 제 1 트랜지스터, 타 셀과의 전류 경로를 차단시키는 제어 트랜지스터의 게이트들을 각각 형성하는 단계; 및
    상기 기판 표면 근방에 상기 게이트들의 에지에 각각 셀프얼라인하도록 불순물영역들을 형성하는 단계로 이루어진 것을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서, 제 1 도전층 및 제 2 도전층은 불순물이 주입된 다결정실리콘임을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치의 제조 방법.
  11. 제 9 항에 있어서, 제 1 절연막은 산화막임을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치의 제조 방법.
  12. 제 9 항에 있어서, 제 2 절연막은 산화막/질화막/산화막이 순차적으로 적층함을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치의 제조 방법.
  13. 반도체 기판 상부면에 제 1 절연막을 도포한 후, 선택 영역에 불순물을 이온 주입하는 단계;
    상기 제 1 절연막을 선택 식각해서 셀 트랜지스터의 터널 산화막을 형성하는 단계;
    상기 제 1 절연막 상부면에 순차적으로 제 1 도전층 및 제 2 절연막 및 제 2 도전층을 형성하는 단계;
    상기 터널 산화막 상부면에 셀 트랜지스터의 게이트를 형성함과 동시에 상기 제 1 절연막 상부면에 선택 트랜지스터, 제 1 및 제 2 트랜지스터, 타 셀과의 전류 경로를 차단시키는 제어 트랜지스터의 게이트들을 각각 형성하는 단계; 및
    상기 기판 표면 근방에 상기 게이트들의 에지에 각각 셀프얼라인하도록 불순물영역들을 형성하는 단계로 이루어진 것을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치의 제조 방법.
  14. 제 13 항에 있어서, 제 1 도전층 및 제 2 도전층은 불순물이 주입된 다결정실리콘임을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치의 제조 방법.
  15. 제 13 항에 있어서, 제 1 절연막은 산화막임을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치의 제조 방법.
  16. 제 13 항에 있어서, 제 2 절연막은 산화막/질화막/산화막이 순차적으로 적층함을 특징으로 하는 고속 재기록용 비휘발성 메모리 장치의 제조 방법.
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