JPS6029232B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6029232B2 JPS6029232B2 JP15889975A JP15889975A JPS6029232B2 JP S6029232 B2 JPS6029232 B2 JP S6029232B2 JP 15889975 A JP15889975 A JP 15889975A JP 15889975 A JP15889975 A JP 15889975A JP S6029232 B2 JPS6029232 B2 JP S6029232B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
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Description
【発明の詳細な説明】
この発明は改良された構造を有する不揮発性半導体記憶
装置に関し、特に改良された構造を有する電気的に書き
換え可能な不揮発性半導体記憶装置に関する。
装置に関し、特に改良された構造を有する電気的に書き
換え可能な不揮発性半導体記憶装置に関する。
従来この種の電気的に書き換え可能な不揮発性半導体記
憶装置としては、例えば一般に２接合型浮遊ゲート記憶
装置と呼ばれているものがあり、Ｐｒｏｃｅｄｉｎｇｓ
ｏｆ ｔｈｅ ｙｄ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｓｏ！ｉｄＳねｔｅＤｅｖｉｃｅｓ，Ｐ．１５５（１９
７１）にその一つの例が示されている。
憶装置としては、例えば一般に２接合型浮遊ゲート記憶
装置と呼ばれているものがあり、Ｐｒｏｃｅｄｉｎｇｓ
ｏｆ ｔｈｅ ｙｄ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｓｏ！ｉｄＳねｔｅＤｅｖｉｃｅｓ，Ｐ．１５５（１９
７１）にその一つの例が示されている。
この不揮発性半導体記憶装置の断面模型図を第１図に示
す。この記憶装置ではドレィンに印加した負の高電圧に
よりドレィンＰ＋−基体Ｎ間接合をアバランシェブレー
クダウンさせ、この時発生する高エネルギー電子を浮遊
ケー−ト電極に注入することにより“書込”を行い一方
“消去”は制御ゲート電極に員電圧を加えた状態でソー
スに印加した負の高電圧によりソースに接したＰ−Ｎ＋
接合をァバランシェブレークダウンさせ、この時発生す
る高エネルギー正孔を浮遊ゲート電極に注入することに
よって行う。この種の不揮発性半導体記憶装置では、“
書込”“消去”にＰ−Ｎ酸合のアバランシヱブレークダ
ウン現象を利用する為、この種の半導体装置としてはか
なりの高電圧を必要とすること、更にゲート絶縁膜を通
して電子と正孔の浮遊ゲート電極への注入を行うので“
書込”、“消去”動作に比較的長時間を要すること等の
問題があり、大容量の不揮発性半導体記憶装置では、“
書込”、“消去”が容易で特性が秀れかつ信頼性の高い
ものを歩留りよく作製することは非常に困難である。
す。この記憶装置ではドレィンに印加した負の高電圧に
よりドレィンＰ＋−基体Ｎ間接合をアバランシェブレー
クダウンさせ、この時発生する高エネルギー電子を浮遊
ケー−ト電極に注入することにより“書込”を行い一方
“消去”は制御ゲート電極に員電圧を加えた状態でソー
スに印加した負の高電圧によりソースに接したＰ−Ｎ＋
接合をァバランシェブレークダウンさせ、この時発生す
る高エネルギー正孔を浮遊ゲート電極に注入することに
よって行う。この種の不揮発性半導体記憶装置では、“
書込”“消去”にＰ−Ｎ酸合のアバランシヱブレークダ
ウン現象を利用する為、この種の半導体装置としてはか
なりの高電圧を必要とすること、更にゲート絶縁膜を通
して電子と正孔の浮遊ゲート電極への注入を行うので“
書込”、“消去”動作に比較的長時間を要すること等の
問題があり、大容量の不揮発性半導体記憶装置では、“
書込”、“消去”が容易で特性が秀れかつ信頼性の高い
ものを歩留りよく作製することは非常に困難である。
特に先に示した２接合型浮遊ゲート記憶装置をＮチャン
ネル型で実現することは、正孔が電子に較べ桁違いに注
入され難いことと相俊つて、上述の困難は更に増大する
。この発明の目的は、上記の如き種々の不都合を取り除
く為の改良された構造を有する不揮発性半導体記憶装置
を提供せんとすることに在る。
ネル型で実現することは、正孔が電子に較べ桁違いに注
入され難いことと相俊つて、上述の困難は更に増大する
。この発明の目的は、上記の如き種々の不都合を取り除
く為の改良された構造を有する不揮発性半導体記憶装置
を提供せんとすることに在る。
本発明の不揮発性半導体記憶装置は、半導体基体の一主
平面近傍に間隔を置いて設けられた基体と反対導電型の
ソース、ドレイン拡散領域と、ドレィン拡散領域に接し
て基体と同一導電型でかつ基体より導電型不純物濃度が
より高い拡散領域とソース、ドレィン拡散領域間の基体
表面上に少くともソース、ドレィン両領域近傍で局所的
に膜厚が薄いゲート絶縁膜と、ゲート絶縁膜上に金属あ
るいは半導体からなる電気的に他の部分から絶縁された
浮遊ゲート電極と、この浮遊ゲート電極上に絶縁層を介
して金属あるいは半導体からなる制御ゲート電極とを具
備する。例えばＮチャンネル型の本発明不揮発性半導体
記憶装置では、制御ゲート電極を負電位に保ちつつ、ソ
ースに正の高電圧を印加することによりソース基体間Ｎ
＋−Ｐ接合を表ブレークダウンさせこの時発生する高エ
ネルギー電子、正孔対の内正孔を、薄いゲート絶縁膜の
ソース領域近接部分を通して浮遊ゲート電極に選択的に
注入することによって“書込”を行い、“消去”は制御
ゲート電極を正電位に保ちつつ、ドレィンに正の高電圧
を印加することによりドレィンー拡散領域間Ｎ＋−Ｐ＋
接合をブレークダウンさせ、発生した高エネルギー電子
正孔対の内電子を、薄いゲート絶縁膜のドレィン領域近
接部分を通して浮遊ゲート電極に選択的に注入すること
によって行う。
平面近傍に間隔を置いて設けられた基体と反対導電型の
ソース、ドレイン拡散領域と、ドレィン拡散領域に接し
て基体と同一導電型でかつ基体より導電型不純物濃度が
より高い拡散領域とソース、ドレィン拡散領域間の基体
表面上に少くともソース、ドレィン両領域近傍で局所的
に膜厚が薄いゲート絶縁膜と、ゲート絶縁膜上に金属あ
るいは半導体からなる電気的に他の部分から絶縁された
浮遊ゲート電極と、この浮遊ゲート電極上に絶縁層を介
して金属あるいは半導体からなる制御ゲート電極とを具
備する。例えばＮチャンネル型の本発明不揮発性半導体
記憶装置では、制御ゲート電極を負電位に保ちつつ、ソ
ースに正の高電圧を印加することによりソース基体間Ｎ
＋−Ｐ接合を表ブレークダウンさせこの時発生する高エ
ネルギー電子、正孔対の内正孔を、薄いゲート絶縁膜の
ソース領域近接部分を通して浮遊ゲート電極に選択的に
注入することによって“書込”を行い、“消去”は制御
ゲート電極を正電位に保ちつつ、ドレィンに正の高電圧
を印加することによりドレィンー拡散領域間Ｎ＋−Ｐ＋
接合をブレークダウンさせ、発生した高エネルギー電子
正孔対の内電子を、薄いゲート絶縁膜のドレィン領域近
接部分を通して浮遊ゲート電極に選択的に注入すること
によって行う。
この不揮発性半導体記憶装置ではソース領域近傍でゲー
ト絶縁膜が部分的に薄くなっているので“書込”動作の
時、制御ゲート電極に印加する負電圧によるゲート電界
はこの部分で特に強くなる。ソース領域と基体との表面
ブレークダウン開始電圧はゲート電界の影響を強く受け
るので上述の如き部分的ゲート電界の強化により“書込
”電圧を十分低下させることができると共に、正孔の注
入効率を箸るしく向上させることも可能となる。一方“
書込”を行った後の“消去”動作の際には、既に浮遊ゲ
ート電極に注入されている正孔によるゲート正電界及び
制御ゲート電極に印加する正電圧によるゲート正電界の
影響を殆んど受けずに低ブレークダウン電圧を確保する
為にドレィン側にはＮ十一Ｐ＋接合が形成されており、
これによって“消去”電圧も十分低下させることができ
る。さらにゲート絶縁膜はドレィン近傍でも部分的に薄
くなっている為、“消去”動作時のゲート正電界の部分
的強化が起り、電子の注入効率も大中に上がる。以上述
べてきた様な種々の理由により、本発明によれば“書込
”、“消去”にアバランシェブレークダウンで発生した
高エネルギーの電子、正孔の選択的浮遊ゲート電極への
注入現象を利用したいわゆる電気的に書込／消去可能な
不揮発性半導体記憶装置で、書込・消去とも比較的低電
圧かつ短時間で出来、信頼性の高いものを歩留りよく実
現することが可能となる。特に上記の如き本発明装置の
特徴は、これを大容量の電気的に書換え可能なＰＲＯＭ
（プログラマフル・リードオンリメモリ）や不揮発性Ｒ
ＡＭ（ランダムアクセスメモリ）に適用する場合に有利
であることが容易に理解される。次に本発明をいくつか
の実施例につき図面を参照しながら詳しく説明する。
ト絶縁膜が部分的に薄くなっているので“書込”動作の
時、制御ゲート電極に印加する負電圧によるゲート電界
はこの部分で特に強くなる。ソース領域と基体との表面
ブレークダウン開始電圧はゲート電界の影響を強く受け
るので上述の如き部分的ゲート電界の強化により“書込
”電圧を十分低下させることができると共に、正孔の注
入効率を箸るしく向上させることも可能となる。一方“
書込”を行った後の“消去”動作の際には、既に浮遊ゲ
ート電極に注入されている正孔によるゲート正電界及び
制御ゲート電極に印加する正電圧によるゲート正電界の
影響を殆んど受けずに低ブレークダウン電圧を確保する
為にドレィン側にはＮ十一Ｐ＋接合が形成されており、
これによって“消去”電圧も十分低下させることができ
る。さらにゲート絶縁膜はドレィン近傍でも部分的に薄
くなっている為、“消去”動作時のゲート正電界の部分
的強化が起り、電子の注入効率も大中に上がる。以上述
べてきた様な種々の理由により、本発明によれば“書込
”、“消去”にアバランシェブレークダウンで発生した
高エネルギーの電子、正孔の選択的浮遊ゲート電極への
注入現象を利用したいわゆる電気的に書込／消去可能な
不揮発性半導体記憶装置で、書込・消去とも比較的低電
圧かつ短時間で出来、信頼性の高いものを歩留りよく実
現することが可能となる。特に上記の如き本発明装置の
特徴は、これを大容量の電気的に書換え可能なＰＲＯＭ
（プログラマフル・リードオンリメモリ）や不揮発性Ｒ
ＡＭ（ランダムアクセスメモリ）に適用する場合に有利
であることが容易に理解される。次に本発明をいくつか
の実施例につき図面を参照しながら詳しく説明する。
実施例 １
第２図Ａは本発明の一実施例を示す、Ｎチャンネル不揮
発性半導体記憶装置の平面模型図、第２図Ｂ，Ｃは第２
図Ａのｂ−ｂ′部、ｃ−で部に於けるそれぞれの断面模
型図である。
発性半導体記憶装置の平面模型図、第２図Ｂ，Ｃは第２
図Ａのｂ−ｂ′部、ｃ−で部に於けるそれぞれの断面模
型図である。
第２図に於いて、比抵抗が約４０一肌のＰ型Ｓｉ単結晶
半導体基体１の一主平面２上に、厚さ約４０００ＡのＳ
ｉ０２膜を熱酸化法で形成した後、標準のＰＲ技術によ
り上記Ｓｉ０２膜に開孔を穿ちこの関孔から基体表面に
Ｐ型不純物のボロン添加を行い、しかる後高温酸化性雰
囲気中でボロンの押込を行ってＰ＋領域３と膜厚約１山
の厚いＳｉ０２膜４とを形成した。次に通常のＰＲ技術
により後にソース、ドレィン、チャンネル領域となるべ
き部分上のＳｉ０２膜４を除去し、露出した基体表面上
に熱酸化法により厚さ約７００△のゲートＳｉ０２膜１
５を成長させる。次に通常のＰＲ技術によってゲートＳ
ｉ０２膜１５中に関孔５を穿ち、露出した基体表面上に
熱酸化法によって厚さ約５５０Ａの薄いゲートＳｉ０２
膜５を形成する。この工程により厚い部分のゲートＳｉ
０２膜１５は最終的に厚さ約１０５０Ａとなる。以下の
工程は既に公知のシリコンゲートＭＯＳ型半導体装置の
作製法と同様である。即ちＳｊＨ４の熱分解による厚さ
約５０００Ａの多結晶シリコン層の形成と、通常のＰＲ
技術による浮遊ゲート電極６の形状決定を行う。次に浮
遊ゲート電極６と、これをマスクにした基体とへの、Ｎ
型不純物リンの拡散によるソース領域７、ドレイン領域
８の形成、高温での酸化によるソース・ドレィンＮ十領
域の押込と厚さ約５０００△のＳｉ０２膜９の成長を行
う。次に通常のＰＲ技術によってコンタクト孔１０，１
１を開け、真空蒸着法による厚さ約１仏のＡＩ膜の形成
と、標準のＰＲ技術によるＡＩのソース電極１２ドレィ
ン電極１３、制御ゲート電極１４の形状決定を行う。こ
の例に於ける装置では、ドレィン８とＰ＋領域３とのア
バランシェブレークダウン電圧は約７Ｖである。この記
憶装置では、制御ゲート電極ＶｃＧ＝４０Ｖの時、ソー
ス領域と基体との表面ブレークダウン開始電圧、即ち書
込開始電圧ＶＷアは１３Ｖであった。
半導体基体１の一主平面２上に、厚さ約４０００ＡのＳ
ｉ０２膜を熱酸化法で形成した後、標準のＰＲ技術によ
り上記Ｓｉ０２膜に開孔を穿ちこの関孔から基体表面に
Ｐ型不純物のボロン添加を行い、しかる後高温酸化性雰
囲気中でボロンの押込を行ってＰ＋領域３と膜厚約１山
の厚いＳｉ０２膜４とを形成した。次に通常のＰＲ技術
により後にソース、ドレィン、チャンネル領域となるべ
き部分上のＳｉ０２膜４を除去し、露出した基体表面上
に熱酸化法により厚さ約７００△のゲートＳｉ０２膜１
５を成長させる。次に通常のＰＲ技術によってゲートＳ
ｉ０２膜１５中に関孔５を穿ち、露出した基体表面上に
熱酸化法によって厚さ約５５０Ａの薄いゲートＳｉ０２
膜５を形成する。この工程により厚い部分のゲートＳｉ
０２膜１５は最終的に厚さ約１０５０Ａとなる。以下の
工程は既に公知のシリコンゲートＭＯＳ型半導体装置の
作製法と同様である。即ちＳｊＨ４の熱分解による厚さ
約５０００Ａの多結晶シリコン層の形成と、通常のＰＲ
技術による浮遊ゲート電極６の形状決定を行う。次に浮
遊ゲート電極６と、これをマスクにした基体とへの、Ｎ
型不純物リンの拡散によるソース領域７、ドレイン領域
８の形成、高温での酸化によるソース・ドレィンＮ十領
域の押込と厚さ約５０００△のＳｉ０２膜９の成長を行
う。次に通常のＰＲ技術によってコンタクト孔１０，１
１を開け、真空蒸着法による厚さ約１仏のＡＩ膜の形成
と、標準のＰＲ技術によるＡＩのソース電極１２ドレィ
ン電極１３、制御ゲート電極１４の形状決定を行う。こ
の例に於ける装置では、ドレィン８とＰ＋領域３とのア
バランシェブレークダウン電圧は約７Ｖである。この記
憶装置では、制御ゲート電極ＶｃＧ＝４０Ｖの時、ソー
ス領域と基体との表面ブレークダウン開始電圧、即ち書
込開始電圧ＶＷアは１３Ｖであった。
又制御ゲート電圧Ｖｃｃ＝−４０Ｖ、書込電圧Ｖｗ＝４
０Ｖ、基体電圧ＶｓＵＢ＝−５Ｖの書込条件に於いては
書込時間ｔｗらｌｓｅｃで浮遊ゲート電位ＶＦＧが約】
ＯＶのレベル迄正孔注入、即ち“書込”を行うことがで
きた。一方“消去”は、ＶｃＧ＝２５Ｖ、消去電圧ＶＥ
＝２５Ｖ，ＶｓＵＢ＝−２Ｖの条件で、消去時間ｔＥ母
ｌｍｓでＶＦｃが約一２Ｖのレベル迄電子注入すること
ができた。更にこの記憶装置は“書込”、“消去”の繰
り返し動作記憶の保持に関しても非常に秀れた特性を示
した。実施例 ２ 第３図は本発明記憶装置によるメモリセル構成法の１例
を示したものである。
０Ｖ、基体電圧ＶｓＵＢ＝−５Ｖの書込条件に於いては
書込時間ｔｗらｌｓｅｃで浮遊ゲート電位ＶＦＧが約】
ＯＶのレベル迄正孔注入、即ち“書込”を行うことがで
きた。一方“消去”は、ＶｃＧ＝２５Ｖ、消去電圧ＶＥ
＝２５Ｖ，ＶｓＵＢ＝−２Ｖの条件で、消去時間ｔＥ母
ｌｍｓでＶＦｃが約一２Ｖのレベル迄電子注入すること
ができた。更にこの記憶装置は“書込”、“消去”の繰
り返し動作記憶の保持に関しても非常に秀れた特性を示
した。実施例 ２ 第３図は本発明記憶装置によるメモリセル構成法の１例
を示したものである。
このメモリセルでは実施例１で説明したメモリトランジ
スタのドレィン側にＳｉゲートＭＯＳ型トランジスタが
選択用素子として直列接続されている。この選択用トラ
ンジスタのソース領域８はメモリトランジスタのドレィ
ン領域と共通であり、多結晶シリコンゲート電極１６と
、ドレィン領域１７からコンタクト１８によって引き出
されたドレィン電極１９とによってメモリトランジスタ
の選択が行われる。以上、上述の実施例は単に例示の為
のものであり、本発明がこれに限定されるものでないこ
とは本文の説明より明らかである。例えば上記実施例は
Ｎチャンネル型の場合のみ説明したがＰチャンネル型の
場合にも同様に適用できる。
スタのドレィン側にＳｉゲートＭＯＳ型トランジスタが
選択用素子として直列接続されている。この選択用トラ
ンジスタのソース領域８はメモリトランジスタのドレィ
ン領域と共通であり、多結晶シリコンゲート電極１６と
、ドレィン領域１７からコンタクト１８によって引き出
されたドレィン電極１９とによってメモリトランジスタ
の選択が行われる。以上、上述の実施例は単に例示の為
のものであり、本発明がこれに限定されるものでないこ
とは本文の説明より明らかである。例えば上記実施例は
Ｎチャンネル型の場合のみ説明したがＰチャンネル型の
場合にも同様に適用できる。
又装置各部の材料や寸法や相対位置、あるいは製法や工
程の順序等の変更も可能である。更に“書込”、“消去
”に際して装置各部に印加する電圧の大きさ等も目的に
応じて選定できる。上記実施例では、ゲート絶縁膜はソ
ース・ドレィン近傍だけでなくソース・ドレィン間も通
して薄い部分５を設けたが、ソース・ドレィン間の部分
は厚くしてもよい。要するにこの明細書及び付属の請求
範囲に記載された如きこの発明の精神と範囲とを逸脱す
ることなく、種々の改変をなすことができる。
程の順序等の変更も可能である。更に“書込”、“消去
”に際して装置各部に印加する電圧の大きさ等も目的に
応じて選定できる。上記実施例では、ゲート絶縁膜はソ
ース・ドレィン近傍だけでなくソース・ドレィン間も通
して薄い部分５を設けたが、ソース・ドレィン間の部分
は厚くしてもよい。要するにこの明細書及び付属の請求
範囲に記載された如きこの発明の精神と範囲とを逸脱す
ることなく、種々の改変をなすことができる。
第１図は従来装置の構造を示す断面模型図、第２図Ａは
本発明装置構造の一実施例を示す平面模型図、第２図Ｂ
，Ｃは第２図Ａのｂ−ｂ′部、ｃ−ｃ′部に於ける断面
模型図、第３図は本発明装置構造の他の実施例を示す平
面模型図である。 １・・・・・・シリコン単結晶半導体基体、２・・・・
・・基体の一主平面、３・・・・・・基体と同一導電型
不純物添加領域、４．９・・・・・・絶縁膜、１５・・
・・・・厚いゲート絶縁膜、５・・・・・・薄いゲート
絶縁膜、６・・・・・・浮遊ゲ−ト電極ト７，８，１７
・・・・・・ソース、ドレィン領域、１６・・・・・・
ゲート電極、１０，１１，１８・・・・・・コンタクト
孔、１２，１３，１９……ソース、ドレィン電極、１４
・・・・・・制御ゲート電極。 汝’図才２図（Ａ） 才２図（６） 才２図（Ｃ） 劣３図
本発明装置構造の一実施例を示す平面模型図、第２図Ｂ
，Ｃは第２図Ａのｂ−ｂ′部、ｃ−ｃ′部に於ける断面
模型図、第３図は本発明装置構造の他の実施例を示す平
面模型図である。 １・・・・・・シリコン単結晶半導体基体、２・・・・
・・基体の一主平面、３・・・・・・基体と同一導電型
不純物添加領域、４．９・・・・・・絶縁膜、１５・・
・・・・厚いゲート絶縁膜、５・・・・・・薄いゲート
絶縁膜、６・・・・・・浮遊ゲ−ト電極ト７，８，１７
・・・・・・ソース、ドレィン領域、１６・・・・・・
ゲート電極、１０，１１，１８・・・・・・コンタクト
孔、１２，１３，１９……ソース、ドレィン電極、１４
・・・・・・制御ゲート電極。 汝’図才２図（Ａ） 才２図（６） 才２図（Ｃ） 劣３図
Claims (1)
- １ 半導体基体の−主平面近傍に間隔を置いて設けられ
た基体と反対導電型のソース、ドレイン領域と、該ソー
ス、ドレイン領域のうちの一方の領域の一部に接して設
けられた基体と同一導電型を有しかつ不純物濃度が基体
より高い領域と、前記ソース、ドレイン領域間の基体表
面上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に
設けられた導電性材料層によなる浮遊ゲート電極と、該
浮遊ゲート電極上に絶縁層を介して設けられた導電性材
料層よりなる制御ゲート電極とを具備し、前記ゲート絶
縁膜は前記ソース、ドレイン領域のうちの一方の領域と
基体と同一導電型の高不純物濃度領域との接触部の少く
とも一部分上及びソース、ドレイン領域の該高不純物濃
度領域が設けられていない他方の領域と基体との接合領
域の少なくとも一部分上の基体表面上で他の部分のゲー
ト絶縁膜よりも膜厚が薄くなつており前記一方の領域と
基体と同一導電型の高濃度不純物領域との接合部上の薄
いゲート絶縁膜を通して、前記半導体基体に対する少数
キヤリヤを前記浮遊ゲートに注入し、前記他方の領域と
基体との接合領域上の薄いゲート絶縁膜を通して半導体
基体に対する多数キヤリアを浮遊ゲートに注入すること
を特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15889975A JPS6029232B2 (ja) | 1975-12-26 | 1975-12-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15889975A JPS6029232B2 (ja) | 1975-12-26 | 1975-12-26 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5279884A JPS5279884A (en) | 1977-07-05 |
| JPS6029232B2 true JPS6029232B2 (ja) | 1985-07-09 |
Family
ID=15681789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15889975A Expired JPS6029232B2 (ja) | 1975-12-26 | 1975-12-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029232B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128872A (en) * | 1979-03-27 | 1980-10-06 | Sanyo Electric Co Ltd | Semiconductor memory |
| JPS60134477A (ja) * | 1983-12-23 | 1985-07-17 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| JPH07112018B2 (ja) * | 1984-03-31 | 1995-11-29 | 株式会社東芝 | 半導体記憶装置 |
| JP2848223B2 (ja) * | 1993-12-01 | 1999-01-20 | 日本電気株式会社 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
-
1975
- 1975-12-26 JP JP15889975A patent/JPS6029232B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5279884A (en) | 1977-07-05 |
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