JPH0810727B2 - 電気的に変更できる持久記憶浮動ゲ−トメモリデバイス - Google Patents
電気的に変更できる持久記憶浮動ゲ−トメモリデバイスInfo
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- JPH0810727B2 JPH0810727B2 JP62132028A JP13202887A JPH0810727B2 JP H0810727 B2 JPH0810727 B2 JP H0810727B2 JP 62132028 A JP62132028 A JP 62132028A JP 13202887 A JP13202887 A JP 13202887A JP H0810727 B2 JPH0810727 B2 JP H0810727B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般に半導体メモリデバイスに関し、より
詳細にはテレビのチャンネルセレクター及び他のそれと
同等のシステムの持久記憶メモリにおけるマイクロプロ
セッサーをベースとするシステム中で利用される浮動
（floating）ゲートタイプの電気的に変更できる読み出
し専用メモリデバイスに関する。
詳細にはテレビのチャンネルセレクター及び他のそれと
同等のシステムの持久記憶メモリにおけるマイクロプロ
セッサーをベースとするシステム中で利用される浮動
（floating）ゲートタイプの電気的に変更できる読み出
し専用メモリデバイスに関する。
（従来技術とその問題点） マイクロプロセッサーをベースとするシステム及び関
連技術において、電気的手段により変更することのでき
る読み出し専用メモリ素子の必要性が増加してきてい
る。そして比較的長期間（数年）その上に書かれたデー
タを保持することを可能にするが電気的手段によりそこ
に含まれるデータの全て又は一部を消去し再書き込み
（再プログラム）を行う可能性を提供し、そして実質的
にそれらを含むマイクロサーキットを「浮動ゲートアバ
ランシェ型金属酸化物半導体」の略であるFAMOSタイプ
の読み出し専用メモリにおいて必要であった照射を意図
する消去処理（最後の必然的な全プログラミングに先立
って）することにより装置から除去する必要性をなくし
たメモリ素子である。
連技術において、電気的手段により変更することのでき
る読み出し専用メモリ素子の必要性が増加してきてい
る。そして比較的長期間（数年）その上に書かれたデー
タを保持することを可能にするが電気的手段によりそこ
に含まれるデータの全て又は一部を消去し再書き込み
（再プログラム）を行う可能性を提供し、そして実質的
にそれらを含むマイクロサーキットを「浮動ゲートアバ
ランシェ型金属酸化物半導体」の略であるFAMOSタイプ
の読み出し専用メモリにおいて必要であった照射を意図
する消去処理（最後の必然的な全プログラミングに先立
って）することにより装置から除去する必要性をなくし
たメモリ素子である。
近年では、電気的に変更できる多数の持久記憶メモリ
デバイスの製造に成功するという点にまで技術が発達し
てきている。「電気的に消去可能なプログラムできる読
み出し専用メモリ」の略であるEE−PROM又は「電気的に
変更できるプログラム可能な読み出し専用メモリ」の略
であるEA−PROMとしても知られるこのようなメモリデバ
イスを組み入れたマイクロプロセッサー又はシステム
は、従来技術のデバイスに対して、単一のバイトの消去
と再書き込みの両者又は全ての貯蔵されたデータの消去
を可能にするという大きな利点を提供する。
デバイスの製造に成功するという点にまで技術が発達し
てきている。「電気的に消去可能なプログラムできる読
み出し専用メモリ」の略であるEE−PROM又は「電気的に
変更できるプログラム可能な読み出し専用メモリ」の略
であるEA−PROMとしても知られるこのようなメモリデバ
イスを組み入れたマイクロプロセッサー又はシステム
は、従来技術のデバイスに対して、単一のバイトの消去
と再書き込みの両者又は全ての貯蔵されたデータの消去
を可能にするという大きな利点を提供する。
このようなデバイスの基本的は集積半導体構造である
メモリセルは、1980年２月28日の「エレクトロニクス」
の113〜117頁のW.S.ジョンソンらによる「バイト消去可
能なプログラム蓄積のためのトンネリングへの16−Ｊ−
EE−PROMの信頼」という題名の報文に詳細が述べられて
いる「浮動ゲートトンネル酸化物」の略である所謂FLOT
OXセルである。この報文で著者は、多結晶シリコン浮動
ゲート構造を利用するセルが、フォウラー−ノルトハイ
ム（Fowler−Nordheim）のトンネル機構による該浮動ゲ
ート構造とドレーン領域に対応する多結晶シリコンの間
に酸化物の薄層を提供する好適な「窓部」を通して電子
（又は空孔）でチャージされたような構造を有している
と記述している。つまり浮動ゲート電極中のチャージを
捕捉するために開発された該機構は、一般に少なくとも
10MV/cmより大きい十分高い電界により生ずる薄い酸化
物絶縁層を通る電子（又は空孔）のトンネル効果による
伝導である。
メモリセルは、1980年２月28日の「エレクトロニクス」
の113〜117頁のW.S.ジョンソンらによる「バイト消去可
能なプログラム蓄積のためのトンネリングへの16−Ｊ−
EE−PROMの信頼」という題名の報文に詳細が述べられて
いる「浮動ゲートトンネル酸化物」の略である所謂FLOT
OXセルである。この報文で著者は、多結晶シリコン浮動
ゲート構造を利用するセルが、フォウラー−ノルトハイ
ム（Fowler−Nordheim）のトンネル機構による該浮動ゲ
ート構造とドレーン領域に対応する多結晶シリコンの間
に酸化物の薄層を提供する好適な「窓部」を通して電子
（又は空孔）でチャージされたような構造を有している
と記述している。つまり浮動ゲート電極中のチャージを
捕捉するために開発された該機構は、一般に少なくとも
10MV/cmより大きい十分高い電界により生ずる薄い酸化
物絶縁層を通る電子（又は空孔）のトンネル効果による
伝導である。
従来技術とその欠点、及び本発明の対象であるFLOTOX
セルの説明は、本明細書に添付された一連の図面を参照
することにより、より容易かつ迅速に理解されるであろ
う。
セルの説明は、本明細書に添付された一連の図面を参照
することにより、より容易かつ迅速に理解されるであろ
う。
図面中、第１図は、従来タイプのFLOTOXメモリセルの
構造の概略縦断面図であり、 第２図は、第１図のFLOTOX構造のための適切な静電結
合のダイアグラムであり、 第３図は、半導体チップ上に実際に形成された基本的
なFLOTOXメモリセルの概略平面図であり、 第4a図は、第３図の基本的なセルの縦断面図であり、 第4b図は、本発明に従って製造された基本的なFLOTOX
セルの縦断面図を示し、 第5a図は、第4a図に示された既知のタイプのFLOTOXセ
ルのプログラム特性を示すダイアグラムであり、 第5b図は、第4b図に示され、本発明に従って製造され
た基本的なFLOTOXセルのプログラム特性を示すダイアグ
ラムであり、 第６図から第20図までは、本発明のFLOTOXセルの構造
を形成するための製造プロセスの操作の順序を示すもの
である。
構造の概略縦断面図であり、 第２図は、第１図のFLOTOX構造のための適切な静電結
合のダイアグラムであり、 第３図は、半導体チップ上に実際に形成された基本的
なFLOTOXメモリセルの概略平面図であり、 第4a図は、第３図の基本的なセルの縦断面図であり、 第4b図は、本発明に従って製造された基本的なFLOTOX
セルの縦断面図を示し、 第5a図は、第4a図に示された既知のタイプのFLOTOXセ
ルのプログラム特性を示すダイアグラムであり、 第5b図は、第4b図に示され、本発明に従って製造され
た基本的なFLOTOXセルのプログラム特性を示すダイアグ
ラムであり、 第６図から第20図までは、本発明のFLOTOXセルの構造
を形成するための製造プロセスの操作の順序を示すもの
である。
第１図に概略的に示すように、典型的なFLOTOXセルの
構成は、完全に分離され浮動ゲート電極を構成する多結
晶シリコン１の第１のレベルつまり層を含んでいる。そ
れは単結晶シリコン２からゲート酸化物３により絶縁さ
れている。化学蒸着（CVD）により熱的に成長又は付着
された酸化シリコン又はそれと等価の絶縁物の絶縁層４
は、第１のレベルの多結晶シリコン１を、所謂コントロ
ールゲート電極を構成する第２のレベルの多結晶シリコ
ン５から絶縁している。MOSデバイスのドレーン領域７
に対応して、電荷をトンネル機構により浮動ゲート１中
へ移動させるための好適な窓部６がゲート酸化物層３中
に存在する。該窓部に対応して、前記浮動ゲートと前記
シリコンの間の絶縁は極度に薄いトンネル酸化物８と呼
ばれる酸化シリコン層により表され、該層の厚さは典型
的には500から800Åの間である通常のゲート酸化物３の
厚さに対して、一般に100Å未満である。
構成は、完全に分離され浮動ゲート電極を構成する多結
晶シリコン１の第１のレベルつまり層を含んでいる。そ
れは単結晶シリコン２からゲート酸化物３により絶縁さ
れている。化学蒸着（CVD）により熱的に成長又は付着
された酸化シリコン又はそれと等価の絶縁物の絶縁層４
は、第１のレベルの多結晶シリコン１を、所謂コントロ
ールゲート電極を構成する第２のレベルの多結晶シリコ
ン５から絶縁している。MOSデバイスのドレーン領域７
に対応して、電荷をトンネル機構により浮動ゲート１中
へ移動させるための好適な窓部６がゲート酸化物層３中
に存在する。該窓部に対応して、前記浮動ゲートと前記
シリコンの間の絶縁は極度に薄いトンネル酸化物８と呼
ばれる酸化シリコン層により表され、該層の厚さは典型
的には500から800Åの間である通常のゲート酸化物３の
厚さに対して、一般に100Å未満である。
FLOTOXメモリセルの好適な静電結合のダイアグラムが
第２図に概略的に示されている。デバイスの浮動ゲート
を落ち着かせるためのポテンシャルは、外部電極に加え
られるポテンシャル値、これらのそれぞれとの静電結
合、及び貯蔵される電荷に依存する。第２図のダイアグ
ラムから、次の関係が導かれる。
第２図に概略的に示されている。デバイスの浮動ゲート
を落ち着かせるためのポテンシャルは、外部電極に加え
られるポテンシャル値、これらのそれぞれとの静電結
合、及び貯蔵される電荷に依存する。第２図のダイアグ
ラムから、次の関係が導かれる。
ここでVFGは浮動ゲートのポテンシャル、 VD及びCDはそれぞれドレーン電圧及びドレーンキャパ
シタンス、 CTUNはトンネル酸化物のキャパシタンス、 VG及びCGそれぞれゲート電圧及びゲートキャパシタン
ス、 VB及びCBはそれぞれ基体電圧及び基体キャパシタン
ス、 VS及びCSそれぞれソース電圧及びソースキャパシタン
ス、 Ｑは浮動ゲート中に貯蔵されたチャージ、そして、 CTOT＝CD＋CTUN＋CG＋CB＋CSである。
シタンス、 CTUNはトンネル酸化物のキャパシタンス、 VG及びCGそれぞれゲート電圧及びゲートキャパシタン
ス、 VB及びCBはそれぞれ基体電圧及び基体キャパシタン
ス、 VS及びCSそれぞれソース電圧及びソースキャパシタン
ス、 Ｑは浮動ゲート中に貯蔵されたチャージ、そして、 CTOT＝CD＋CTUN＋CG＋CB＋CSである。
前記FLOTOXセルの操作モードは次の通りである。
１）消去 VG＝VG、VD＝VB＝VS＝０、従って、 VFG＝VGCC/CTOT＋Q/CTOT、 そしてトンネル酸化物８中の電界は、 ここでthOXは前記トンネル酸化物８の厚さである。
２）書き込み VD＝VD、VG＝VB＝VS＝０、従って、 VFG＝VD（CD＋CTUN）/CTOT＋Q/CTOT そしてトンネル酸化物８中の電界は、 ここでαＥ＝CG/CTOT、 αＷ＝（CD＋CTUN）/CTOTと定義すると、 １）消去 ２）書き込み αＥが１に近付き、αＷが０に近付くと前記２つの電
界が最大になることが容易に観察される。
界が最大になることが容易に観察される。
その中の「書き込み」及び「消去」のためにデバイス
へ適用される電圧をできるだけ大きくする目的で、αＷ
パラメターつまりトンネルキャパシタンスとドレーンキ
ャパシタンス（CD＋CTUN）と「浮動ゲート」システムの
全キャパシタンス（CTOT）との間の比をできるだけ減少
させることが必要である。特にこのようなキャパシタン
ス比を最小にするための既知の技術における労力は、セ
ルを取り囲む電界酸化物より上の２種の多結晶シリコン
レベルのオーバーラップする区画を広げて有用な区画を
犠牲にするが全キャパシタンス（CTOT）を増加させ従っ
て集積度を制限する手法、又はトンネルキャパシタンス
の値とセルのドレーン領域の値をできるだけ減少させる
目的のためのメモリセルの代替構造（通常より複雑であ
る）の要請のいずれかに向けられてきた。
へ適用される電圧をできるだけ大きくする目的で、αＷ
パラメターつまりトンネルキャパシタンスとドレーンキ
ャパシタンス（CD＋CTUN）と「浮動ゲート」システムの
全キャパシタンス（CTOT）との間の比をできるだけ減少
させることが必要である。特にこのようなキャパシタン
ス比を最小にするための既知の技術における労力は、セ
ルを取り囲む電界酸化物より上の２種の多結晶シリコン
レベルのオーバーラップする区画を広げて有用な区画を
犠牲にするが全キャパシタンス（CTOT）を増加させ従っ
て集積度を制限する手法、又はトンネルキャパシタンス
の値とセルのドレーン領域の値をできるだけ減少させる
目的のためのメモリセルの代替構造（通常より複雑であ
る）の要請のいずれかに向けられてきた。
この後者のタイプの提案の例が、米国のRCAコーポレ
ーションの英国特許出願第830688号及び8306290号中に
記載されている。このような提案によると、３種のレベ
ルの多結晶シリコンが使用され、その中の第２のもの
は、第１のレベルの多結晶シリコンにより単結晶シリコ
ン基体から「遮蔽」されている浮動ゲート構造を表して
いる。第１のレベルの遮蔽多結晶シリコンを通して正確
な食刻技術により配列が区画される小さい孔又は「窓
部」は、書き込み及び消去操作のための、単結晶シリコ
ン基体と浮動ゲート間の必要な静電結合（つまりトンネ
ル効果による浮動ゲートからの及び浮動ゲートへの電荷
の移動）を許容する。
ーションの英国特許出願第830688号及び8306290号中に
記載されている。このような提案によると、３種のレベ
ルの多結晶シリコンが使用され、その中の第２のもの
は、第１のレベルの多結晶シリコンにより単結晶シリコ
ン基体から「遮蔽」されている浮動ゲート構造を表して
いる。第１のレベルの遮蔽多結晶シリコンを通して正確
な食刻技術により配列が区画される小さい孔又は「窓
部」は、書き込み及び消去操作のための、単結晶シリコ
ン基体と浮動ゲート間の必要な静電結合（つまりトンネ
ル効果による浮動ゲートからの及び浮動ゲートへの電荷
の移動）を許容する。
より一般的には、プログラムする電圧を減少させる労
力は、製造技術の改良を通して明らかに次の方向へ向け
られてきた。
力は、製造技術の改良を通して明らかに次の方向へ向け
られてきた。
１）トンネル酸化物区画を減少させる（食刻的分解によ
り限定される）。
り限定される）。
２）２種のレベルの多結晶シリコン間の絶縁厚さを減少
させる（絶縁層の固有の不完全さにより限定される）。
させる（絶縁層の固有の不完全さにより限定される）。
３）取り囲む電界酸化物より上の２種の多結晶シリコン
層のオーバーラップする区画を増加させる。（単位メモ
リセルの大きさをできるだけ小さく維持する必要性によ
り限定される）。
層のオーバーラップする区画を増加させる。（単位メモ
リセルの大きさをできるだけ小さく維持する必要性によ
り限定される）。
従って従来タイプのFLOTOXセルに対してプログラミン
グ後に改良されたしきい電圧特性を有し、特別に重要な
ステップを必要とすることがないMOSタイプ半導体デバ
イスの通常の製造技術に従ってより容易に製造すること
のできるFLOTOXセルを得る明確な必要性又は有用性が存
在する。
グ後に改良されたしきい電圧特性を有し、特別に重要な
ステップを必要とすることがないMOSタイプ半導体デバ
イスの通常の製造技術に従ってより容易に製造すること
のできるFLOTOXセルを得る明確な必要性又は有用性が存
在する。
本発明によると、一般的にFLOTOXセルの名称で知られ
る改良された浮動ゲートタイプの半導体の持久記憶メモ
リデバイスが提供され、それは既知の技術に従って製造
された従来タイプのデバイスのそれよりも、プログラミ
ング後に決定的に良好なしきい電圧特性を有している。
本発明のデバイスはこのような集積デバイスの標準的な
製造方法の簡単な修正を通して都合良く製造することが
でき、この修正は重要な特性を有さず従ってこの種のデ
バイスの標準的な製造方法に実質的に付加的な困難性を
導入しない。
る改良された浮動ゲートタイプの半導体の持久記憶メモ
リデバイスが提供され、それは既知の技術に従って製造
された従来タイプのデバイスのそれよりも、プログラミ
ング後に決定的に良好なしきい電圧特性を有している。
本発明のデバイスはこのような集積デバイスの標準的な
製造方法の簡単な修正を通して都合良く製造することが
でき、この修正は重要な特性を有さず従ってこの種のデ
バイスの標準的な製造方法に実質的に付加的な困難性を
導入しない。
第３図は従来タイプのFLOTOXセルを例示する概略平面
図で、該図面中その全体が10で示されている。第３図の
平面図には、FLOTOXセル自身に直列に形成されたセレク
ションMOSトランジスタ11と、12で示された「カラム」
電気接点のための区画も示されている。示されている基
本的なFLOTOXセルの活性区画（つまり電界酸化物により
被覆されていない区画）は、そのような区画の全周に存
在する厚い電界層であるＴ字状図形13の内部に含まれる
区画である。Ａ−Ａ線に沿った第３図の縦断面を示す第
4a図にも見られるように、ゲート酸化物層中に２種の別
個のゾーンがある。14で示された酸化物のゾーンはデバ
イスの実ゲート酸化物層を表している。実際にこの領域
14では、前記酸化物が、対応するドレーン領域（例えば
n+にドープされたシリコン）とソース領域18（例えばn+
にドープされたシリコン）間の単結晶半導体基体16（例
えばｐドープされたシリコン）のチャンネル領域15に重
なっている。前記ゲート酸化物層は、第３図において９
で示した区画に対応して前記デバイスのドレーン領域上
にも広がっている。この酸化物区画（この点はドレーン
酸化物とも呼ばれることがある）中には、トンネル酸化
物ゾーン８が形成されている。浮動ゲートを形成する第
１のレベルの多結晶シリコンは特徴的な陰影に加えて19
で示され、２種の導電性多結晶シリコン層間の絶縁層は
20で示され、そして最上方の層つまり集積デバイスのコ
ントロールゲートを形成する第２のレベルの多結晶シリ
コンは21で示されている。
図で、該図面中その全体が10で示されている。第３図の
平面図には、FLOTOXセル自身に直列に形成されたセレク
ションMOSトランジスタ11と、12で示された「カラム」
電気接点のための区画も示されている。示されている基
本的なFLOTOXセルの活性区画（つまり電界酸化物により
被覆されていない区画）は、そのような区画の全周に存
在する厚い電界層であるＴ字状図形13の内部に含まれる
区画である。Ａ−Ａ線に沿った第３図の縦断面を示す第
4a図にも見られるように、ゲート酸化物層中に２種の別
個のゾーンがある。14で示された酸化物のゾーンはデバ
イスの実ゲート酸化物層を表している。実際にこの領域
14では、前記酸化物が、対応するドレーン領域（例えば
n+にドープされたシリコン）とソース領域18（例えばn+
にドープされたシリコン）間の単結晶半導体基体16（例
えばｐドープされたシリコン）のチャンネル領域15に重
なっている。前記ゲート酸化物層は、第３図において９
で示した区画に対応して前記デバイスのドレーン領域上
にも広がっている。この酸化物区画（この点はドレーン
酸化物とも呼ばれることがある）中には、トンネル酸化
物ゾーン８が形成されている。浮動ゲートを形成する第
１のレベルの多結晶シリコンは特徴的な陰影に加えて19
で示され、２種の導電性多結晶シリコン層間の絶縁層は
20で示され、そして最上方の層つまり集積デバイスのコ
ントロールゲートを形成する第２のレベルの多結晶シリ
コンは21で示されている。
チャンネル区画14に相応するゲート酸化物の絶縁層は
該デバイスの必須の要素であり、一方ドレーン領域の上
方のゾーン９に相応する同じ絶縁層は好適な「インジェ
クション」ゾーン、つまりトンネル酸化物の「窓部」８
を形成することを許容するような幾何的特性を有する区
画を提供するという単独の目的を有している。ゲート酸
化物の絶縁層のこの第２のゾーン９に帰することのでき
るキャパシタンスつまり第２図のダイアグラム中に示さ
れたCDキャパシタンスは、全体的にパラシチックな特性
を有す、そして前述の通り前記デバイスの浮動ゲートと
ドレーン間に設定される、つまりトンネル酸化物を通し
てある電圧をドレーン17とコントロールゲート21に掛け
ると設定される電界の強度を減少させる傾向がある。
該デバイスの必須の要素であり、一方ドレーン領域の上
方のゾーン９に相応する同じ絶縁層は好適な「インジェ
クション」ゾーン、つまりトンネル酸化物の「窓部」８
を形成することを許容するような幾何的特性を有する区
画を提供するという単独の目的を有している。ゲート酸
化物の絶縁層のこの第２のゾーン９に帰することのでき
るキャパシタンスつまり第２図のダイアグラム中に示さ
れたCDキャパシタンスは、全体的にパラシチックな特性
を有す、そして前述の通り前記デバイスの浮動ゲートと
ドレーン間に設定される、つまりトンネル酸化物を通し
てある電圧をドレーン17とコントロールゲート21に掛け
ると設定される電界の強度を減少させる傾向がある。
２種の異なった厚さのゲート酸化物層を利用すること
により、つまり前記セルのドレーン領域から浮動ゲート
を分離する「インジェクション」ゾーンに対応して実質
的に増加した厚さを有するゲート酸化物層を有しその中
にトンネル酸化物の「窓部」が形成されることにより、
前記セルのしきい電圧特性を決定的に改良することが可
能であることが見出された。
により、つまり前記セルのドレーン領域から浮動ゲート
を分離する「インジェクション」ゾーンに対応して実質
的に増加した厚さを有するゲート酸化物層を有しその中
にトンネル酸化物の「窓部」が形成されることにより、
前記セルのしきい電圧特性を決定的に改良することが可
能であることが見出された。
本発明によるFLOTOXセルの構造が第4b図に示され、そ
こでは第３図及び第4a図中で使用されたものと同じ数字
は等価の部材を示すために使用される。図面中に見られ
るように、トンネル酸化物８の厚さは第4a図の既知構造
のトンネル酸化物の厚さと等しく維持されているが、ゾ
ーン９′のゲート酸化物層はゾーン14（つまり前記デバ
イスのチャンネル領域15に重なる実コントロールゾー
ン）のそれよりも大きな厚さを有している。
こでは第３図及び第4a図中で使用されたものと同じ数字
は等価の部材を示すために使用される。図面中に見られ
るように、トンネル酸化物８の厚さは第4a図の既知構造
のトンネル酸化物の厚さと等しく維持されているが、ゾ
ーン９′のゲート酸化物層はゾーン14（つまり前記デバ
イスのチャンネル領域15に重なる実コントロールゾー
ン）のそれよりも大きな厚さを有している。
都合の良いことに、前記メモリセル10と直列とされた
セレクトトランジスタ11のゲート酸化物９″も、メモリ
セルのドレーン領域上に形成されるように同じ増加した
厚さで形成される。実際にこのようなセレクトトランジ
スタ11は、本出願人による（発明者はパオロ・ピッコ、
ティツィアナ・カビィオーニ及びアルフォンソ・マウレ
リ）昭和62年４月６日出願の特願昭62−84494号に記載
されているように、通常高いレベルの供給電圧を受け、
その厚さの増加したゲート酸化物がその降伏特性を改良
する。
セレクトトランジスタ11のゲート酸化物９″も、メモリ
セルのドレーン領域上に形成されるように同じ増加した
厚さで形成される。実際にこのようなセレクトトランジ
スタ11は、本出願人による（発明者はパオロ・ピッコ、
ティツィアナ・カビィオーニ及びアルフォンソ・マウレ
リ）昭和62年４月６日出願の特願昭62−84494号に記載
されているように、通常高いレベルの供給電圧を受け、
その厚さの増加したゲート酸化物がその降伏特性を改良
する。
例えばゾーン９のゲート酸化物の厚さをチャンネルゾ
ーン14のゲート酸化物の通常の厚さに対して２倍にする
と、結合キャパシタンス（CD）に起因する容量性寄与を
半分にすることができ、従ってキャパシタンス比αＷを
大きく改良することができる。
ーン14のゲート酸化物の通常の厚さに対して２倍にする
と、結合キャパシタンス（CD）に起因する容量性寄与を
半分にすることができ、従ってキャパシタンス比αＷを
大きく改良することができる。
好ましくは、ゲート酸化物14が「インジェクション」
又はドレーンゾーン９において約300Åの厚さを有する
場合には、前記酸化物層の厚さは約600〜700Åまで増加
する。
又はドレーンゾーン９において約300Åの厚さを有する
場合には、前記酸化物層の厚さは約600〜700Åまで増加
する。
第5a図及び第5b図には、従来タイプのFLOTOXメモリセ
ルと本発明に従って修正されたFLOTOXメモリセルのそれ
ぞれのしきい電圧特性が他の全ての構造的パラメータを
変化させずに示されている。従来のタイプのFLOTOXセル
に関連する第5a図のA,B及びＣの３種の特性は以下に示
すテスト条件に対応する。
ルと本発明に従って修正されたFLOTOXメモリセルのそれ
ぞれのしきい電圧特性が他の全ての構造的パラメータを
変化させずに示されている。従来のタイプのFLOTOXセル
に関連する第5a図のA,B及びＣの３種の特性は以下に示
すテスト条件に対応する。
本発明のFLOTOXセルに関連する第5b図のＡ′、Ｂ′、
Ｃ′及びＤ′の４種の特性は次に記載するテスト条件に
対応する。
Ｃ′及びＤ′の４種の特性は次に記載するテスト条件に
対応する。
第5a図及び第5b図のダイアグラムを比較することによ
り確かめられるように、従来タイプのセルにより得られ
るギャップに対して本発明のセルにおけるしきい電圧値
のギャップは決定的に大きくなっている。これは一般に
比較的低いバイアス電圧で書き込み及び消去操作を行う
ことを許容する。
り確かめられるように、従来タイプのセルにより得られ
るギャップに対して本発明のセルにおけるしきい電圧値
のギャップは決定的に大きくなっている。これは一般に
比較的低いバイアス電圧で書き込み及び消去操作を行う
ことを許容する。
本発明のFLOTOXセルのこのような改良された特性は、
各単一セルにより占有される区画を増加させることな
く、そして浮動ゲート（第１のレベルの多結晶シリコ
ン）とコントロールゲート（第２のレベルの多結晶シリ
コン）又はインジェクション窓部中のトンネル酸化物の
区画との間の絶縁層の厚さを減少させることなく、つま
り製造プロセスの臨界性を増加させることなく（つまり
製造収率に悪影響を及ぼすことなく）得ることができ
る。
各単一セルにより占有される区画を増加させることな
く、そして浮動ゲート（第１のレベルの多結晶シリコ
ン）とコントロールゲート（第２のレベルの多結晶シリ
コン）又はインジェクション窓部中のトンネル酸化物の
区画との間の絶縁層の厚さを減少させることなく、つま
り製造プロセスの臨界性を増加させることなく（つまり
製造収率に悪影響を及ぼすことなく）得ることができ
る。
メモリのラインを形成するための、単一のメモリデバ
イスの、つまり基本的なFLOTOXセルの及びそれらのそれ
ぞれのセレクトトランジスタの配列及び接続は通例のも
のであり、それにより全ての基本的なセルのソース領域
は接地され、全てのセルのコントロールゲートはプログ
ラムラインに接続され、セレクトトランジスタのゲート
はセレクトラインと呼ばれるラインに接続され、種々の
セレクトトランジスタのそれぞれのターミナルはこのよ
うなメモリラインの各カラムのターミナルを表してい
る。
イスの、つまり基本的なFLOTOXセルの及びそれらのそれ
ぞれのセレクトトランジスタの配列及び接続は通例のも
のであり、それにより全ての基本的なセルのソース領域
は接地され、全てのセルのコントロールゲートはプログ
ラムラインに接続され、セレクトトランジスタのゲート
はセレクトラインと呼ばれるラインに接続され、種々の
セレクトトランジスタのそれぞれのターミナルはこのよ
うなメモリラインの各カラムのターミナルを表してい
る。
全ての基本的なセルは、カラムのターミナルを接地し
ながらプログラムラインとセレクトラインの両者を十分
に高い電圧に導いて電荷を取り除かれるようにしてもよ
い。
ながらプログラムラインとセレクトラインの両者を十分
に高い電圧に導いて電荷を取り除かれるようにしてもよ
い。
データのバイトを書き込むためには、前記プログラム
ラインは接地され、セレクトラインを高い電圧に維持し
ながら選択されたバイトのカラムをデータパターンに従
って上昇させ又は低下させる。
ラインは接地され、セレクトラインを高い電圧に維持し
ながら選択されたバイトのカラムをデータパターンに従
って上昇させ又は低下させる。
既に指摘したように、本発明のFLOTOXメモリセルの製
造は製造方法に対する実質的な修正を必要としない。特
に、本発明のFLOTOXセルの製造は、不均一な厚さを有
し、かつ低電圧の回路要素の形成のための残りのゾーン
上の同じゲート酸化物の厚さに対して、高電圧の回路要
素の現実化のためのゾーン上の実質的に好適に増加した
厚さを有するゲート酸化物層の形成方法を開示する前述
した特願昭62−84494号に記載されているような進歩し
たCMOSプロセス中において迅速に行うことができる。こ
のようなプロセスでは、アレイ中に配置されたメモリセ
ルのインジェクションゾーン（ドレーン−浮動ゲート結
合ゾーン）中の増加した厚さのゲート酸化物の形成を決
定するのに十分な量だけ高電圧回路セクションのための
ゲート酸化物マスクを広げれば十分である。
造は製造方法に対する実質的な修正を必要としない。特
に、本発明のFLOTOXセルの製造は、不均一な厚さを有
し、かつ低電圧の回路要素の形成のための残りのゾーン
上の同じゲート酸化物の厚さに対して、高電圧の回路要
素の現実化のためのゾーン上の実質的に好適に増加した
厚さを有するゲート酸化物層の形成方法を開示する前述
した特願昭62−84494号に記載されているような進歩し
たCMOSプロセス中において迅速に行うことができる。こ
のようなプロセスでは、アレイ中に配置されたメモリセ
ルのインジェクションゾーン（ドレーン−浮動ゲート結
合ゾーン）中の増加した厚さのゲート酸化物の形成を決
定するのに十分な量だけ高電圧回路セクションのための
ゲート酸化物マスクを広げれば十分である。
第６図から第20図までの一連の図面を参照して以下に
説明される本プロセスの操作は、それにより本発明のメ
モリデバイスが製造される好適な方法の一例である。
説明される本プロセスの操作は、それにより本発明のメ
モリデバイスが製造される好適な方法の一例である。
予め酸化された第１のタイプの導電度の単結晶シリコ
ン半導体物質22（通常ｐドープされた単結晶シリコン）
上に、窒化シリコン層23が付着される（第６図）。
ン半導体物質22（通常ｐドープされた単結晶シリコン）
上に、窒化シリコン層23が付着される（第６図）。
活性区画をフォトレジスト24でマスクし、所謂電界注
入25を行う（第７図）。
入25を行う（第７図）。
マスキング物質を除去した後、加工すべきウエハーを
熱処理して窒化物層23により保護されていない区画上に
厚い電界酸化物層26を成長させる。同時に、電界注入ス
テップの間に注入されたドーパントは電界酸化物26の真
下の領域中のシリコン中に拡散する（第８図）。
熱処理して窒化物層23により保護されていない区画上に
厚い電界酸化物層26を成長させる。同時に、電界注入ス
テップの間に注入されたドーパントは電界酸化物26の真
下の領域中のシリコン中に拡散する（第８図）。
窒化シリコン層23を除去した後、所謂FLOTOX注入のた
めのフォトレジストマスク27を前記ウエハーの表面上に
限定し、そして第２のタイプの導電度の不純物を、デバ
イスのドレーン領域を表すn+ドーパント領域28を形成す
るために注入（この場合ｎ導電性不純物）する（第９
図）。
めのフォトレジストマスク27を前記ウエハーの表面上に
限定し、そして第２のタイプの導電度の不純物を、デバ
イスのドレーン領域を表すn+ドーパント領域28を形成す
るために注入（この場合ｎ導電性不純物）する（第９
図）。
マスキング物質27を除去し、汚染物が存在しないよう
な特別に制御された条件下で前記シリコン表面に予備コ
ンディショニング操作として薄い酸化物層を成長させた
後、酸化シリコンの新しい層を所謂ゲート酸化物29形成
のために成長させる（第10図）。
な特別に制御された条件下で前記シリコン表面に予備コ
ンディショニング操作として薄い酸化物層を成長させた
後、酸化シリコンの新しい層を所謂ゲート酸化物29形成
のために成長させる（第10図）。
新しいフォトレジストマスク30を形成しかつ先行する
ステップで形成されたゲート酸化物層をフォトレジスト
で被覆されていない区画から除去する（第11図）。
ステップで形成されたゲート酸化物層をフォトレジスト
で被覆されていない区画から除去する（第11図）。
マスキング物質の除去を行った後、前記と同じ汚染物
が存在しないような特別に制御された条件下で新しいゲ
ート酸化物を成長させる。第12図に見られるように、フ
ォトレジストマスクで前もって被覆された区画上で、前
もって存在するゲート酸化物層が、フォトレジストマス
クにより前もって被覆されていなかった区画中のシリコ
ン表面上でこのステップの間に成長する厚さと等しい量
の厚さだけ増加する。これにより活性区画（つまり電界
酸化物により限定される区画）上に異なった厚さのゲー
ト酸化物層を形成することが可能になる。
が存在しないような特別に制御された条件下で新しいゲ
ート酸化物を成長させる。第12図に見られるように、フ
ォトレジストマスクで前もって被覆された区画上で、前
もって存在するゲート酸化物層が、フォトレジストマス
クにより前もって被覆されていなかった区画中のシリコ
ン表面上でこのステップの間に成長する厚さと等しい量
の厚さだけ増加する。これにより活性区画（つまり電界
酸化物により限定される区画）上に異なった厚さのゲー
ト酸化物層を形成することが可能になる。
従来の製造プロセスと同じように、新しいフォトレジ
ストマスク31をトンネル区画を限定するために形成し、
このような窓部に対応して下に横たわるドレーン領域の
単結晶シリコンが露出するまで前記酸化シリコンをアタ
ックする（第13図）。前記マスキング物質31を除去した
後、汚染物が存在しないような特別に制御された条件下
で極度に薄い酸化シリコン層32を前記トンネル区画上に
形成する（第14図）。
ストマスク31をトンネル区画を限定するために形成し、
このような窓部に対応して下に横たわるドレーン領域の
単結晶シリコンが露出するまで前記酸化シリコンをアタ
ックする（第13図）。前記マスキング物質31を除去した
後、汚染物が存在しないような特別に制御された条件下
で極度に薄い酸化シリコン層32を前記トンネル区画上に
形成する（第14図）。
次いで第１のレベルの多結晶シリコン33を付着させ、
その電気伝導度を増加させるために好適にドープする
（第15図）。次いでマスク34を第１のレベルの多結晶シ
リコンを限定するために形成し、該多結晶シリコンをア
タックしてデバイスの浮動ゲート構造33の一方向に沿っ
てエッヂを限定する（第16図）。
その電気伝導度を増加させるために好適にドープする
（第15図）。次いでマスク34を第１のレベルの多結晶シ
リコンを限定するために形成し、該多結晶シリコンをア
タックしてデバイスの浮動ゲート構造33の一方向に沿っ
てエッヂを限定する（第16図）。
前記マスキング物質34を除去した後、酸化シリコン又
は等価の絶縁物質層35を好ましくは化学蒸着プロセスに
より成長又は付着させる（第17図）。
は等価の絶縁物質層35を好ましくは化学蒸着プロセスに
より成長又は付着させる（第17図）。
新しいフォトレジストマスク36（マトリックスマスク
とも呼ばれる）をFLOTOXメモリセルの活性区画の限定を
完了させるために形成し、そしてマスクにより保護され
ていないゾーン上で完全にそれが除去されるまで絶縁物
質層をアタックする（第18図）、つまりマスク34により
前もって限定された前記エッヂの方向に垂直な方向に沿
って浮動ゲート構造を限定する。
とも呼ばれる）をFLOTOXメモリセルの活性区画の限定を
完了させるために形成し、そしてマスクにより保護され
ていないゾーン上で完全にそれが除去されるまで絶縁物
質層をアタックする（第18図）、つまりマスク34により
前もって限定された前記エッヂの方向に垂直な方向に沿
って浮動ゲート構造を限定する。
前記マスキング物質36を除去した後、多結晶シリコン
の第２の層37を付着させ、その電気伝導度を増加させる
ためにドープする（第19図）。
の第２の層37を付着させ、その電気伝導度を増加させる
ためにドープする（第19図）。
本プロセスは更に前記第２の多結晶シリコン層あるい
は第２のレベルの多結晶シリコン37の上に酸化物層を成
長させることを意図する。好適なマスクにより、前記ウ
エハーのセルセクション上だけでなく前記ウエハーの回
路セクション上に第２のレベルの多結晶シリコンの幾何
的配置が限定され、かつ第２のレベルの多結晶シリコン
がその上に成長した酸化物とともにアタック特性を改良
するためにアタックされ、かつ前記２種のレベルの多結
晶シリコンを分離する酸化物層又は他の等価の絶縁物質
35とともにアタックされる。
は第２のレベルの多結晶シリコン37の上に酸化物層を成
長させることを意図する。好適なマスクにより、前記ウ
エハーのセルセクション上だけでなく前記ウエハーの回
路セクション上に第２のレベルの多結晶シリコンの幾何
的配置が限定され、かつ第２のレベルの多結晶シリコン
がその上に成長した酸化物とともにアタック特性を改良
するためにアタックされ、かつ前記２種のレベルの多結
晶シリコンを分離する酸化物層又は他の等価の絶縁物質
35とともにアタックされる。
マスキング物質が除去され、新しいマスキングステッ
プが行われてメモリセルを含む区画のみが露出して残さ
れ、更に第１のレベルの多結晶シリコンのアタックが、
その上に成長した酸化物表面層のようなものをマスクと
して使用しゲート酸化物へのアタックを停止するように
行われる。該マスキング物質が除去され、そして単結晶
シリコン基体が露出するまで、前記多結晶シリコンで保
護されなかったゾーンから前記ゲート酸化物が除去され
る（第20図）。
プが行われてメモリセルを含む区画のみが露出して残さ
れ、更に第１のレベルの多結晶シリコンのアタックが、
その上に成長した酸化物表面層のようなものをマスクと
して使用しゲート酸化物へのアタックを停止するように
行われる。該マスキング物質が除去され、そして単結晶
シリコン基体が露出するまで、前記多結晶シリコンで保
護されなかったゾーンから前記ゲート酸化物が除去され
る（第20図）。
次いで該製造プロセスは任意のシリコンゲートCMOSプ
ロセスと同じような一般的な方法で進行し、第4b図に示
されるものと類似する構造が得られる。実際のところ、
該プロセスは前記単結晶シリコン基体の露出した区画に
第２のタイプの導電度のドーパントの注入を行いながら
継続してもよく、これによりデバイスのドレーン領域の
形成、FLOTOXセルに直列に形成される関連するセレクト
MOSトランジスタのソース領域及びドレーン領域の形
成、接点及び種々の絶縁及び金属層の形成が完了する。
ロセスと同じような一般的な方法で進行し、第4b図に示
されるものと類似する構造が得られる。実際のところ、
該プロセスは前記単結晶シリコン基体の露出した区画に
第２のタイプの導電度のドーパントの注入を行いながら
継続してもよく、これによりデバイスのドレーン領域の
形成、FLOTOXセルに直列に形成される関連するセレクト
MOSトランジスタのソース領域及びドレーン領域の形
成、接点及び種々の絶縁及び金属層の形成が完了する。
その上に個々の基本的なメモリデバイスが形成されて
いる半導体物質22は、異なったタイプの導電度の半導体
物質の基体（例えばｎドープされたシリコン）中に形成
されるある種の導電度のタイプ（ここに示された場合で
は例えばｐドープされたシリコン）の「ウエル」領域で
あってもよい。
いる半導体物質22は、異なったタイプの導電度の半導体
物質の基体（例えばｎドープされたシリコン）中に形成
されるある種の導電度のタイプ（ここに示された場合で
は例えばｐドープされたシリコン）の「ウエル」領域で
あってもよい。
第１図は、従来タイプのFLOTOXメモリセルの構造の概略
縦断面図、第２図は、第１図のFLOTOX構造のための適切
な静電結合のダイアグラム、第３図は、半導体チップ上
に実際に形成された基本的なFLOTOXメモリの概略平面
図、第4a図は、第３図の基本的なセルの縦断面図、第4b
図は、本発明に従って製造された基本的なFLOTOXセルの
縦断面図、第5a図は、第4a図に示された既知のタイプの
FLOTOXセルのプログラム特性を示すダイアグラム、第5b
図は、第4b図に示され、本発明に従って製造された基本
的なFLOTOXセルのプログラム特性を示すダイアグラムで
ある。 第６、７、８、９、10、11、12、13、14、15、16、17、
18、19及び20図は、本発明のFLOTOXセルの構造を形成す
るための製造プロセスの操作の順序を示すものである。 22……半導体物質、23……窒化シリコン層 24……フォトレジスト、25……注入部 26……酸化物層、27……フォトレジスト 28……n+ドーパント領域 29……ゲート酸化物、30……フォトレジスト 31……フォトレジスト 32……酸化シリコン層 33……多結晶シリコン、34……マスク 35……絶縁物質層、36……フォトレジスト 37……多結晶シリコン層
縦断面図、第２図は、第１図のFLOTOX構造のための適切
な静電結合のダイアグラム、第３図は、半導体チップ上
に実際に形成された基本的なFLOTOXメモリの概略平面
図、第4a図は、第３図の基本的なセルの縦断面図、第4b
図は、本発明に従って製造された基本的なFLOTOXセルの
縦断面図、第5a図は、第4a図に示された既知のタイプの
FLOTOXセルのプログラム特性を示すダイアグラム、第5b
図は、第4b図に示され、本発明に従って製造された基本
的なFLOTOXセルのプログラム特性を示すダイアグラムで
ある。 第６、７、８、９、10、11、12、13、14、15、16、17、
18、19及び20図は、本発明のFLOTOXセルの構造を形成す
るための製造プロセスの操作の順序を示すものである。 22……半導体物質、23……窒化シリコン層 24……フォトレジスト、25……注入部 26……酸化物層、27……フォトレジスト 28……n+ドーパント領域 29……ゲート酸化物、30……フォトレジスト 31……フォトレジスト 32……酸化シリコン層 33……多結晶シリコン、34……マスク 35……絶縁物質層、36……フォトレジスト 37……多結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】半導体物質の基体（16）表面に形成された
第２のタイプの導電度（n+）の第１（17）及び第２（1
8）の領域間に含まれる第１のタイプの導電度（ｐ）の
チャンネル領域（15）であって、該チャンネル領域（1
5）は前記第１（17）と第２（18）の領域間に電流を流
すことを可能にする領域を半導体物質（16）中に提供す
るものであるようなチャンネル領域（15）を有する半導
体物質の基体（16）と、 それ自身が前記第１（17）及び第２（18）の領域間の前
記チャンネル領域（15）上と、前記第１及び第２の領域
のうちの１つの領域（17）のインジェクション区画上に
拡がり、前記インジェクション区画中にインジェクショ
ン窓部（８）を有するゲート酸化物層（14）（９）′に
より前記半導体基体から電気的に絶縁された浮動ゲート
（19）を形成する第１のレベルの導電性物質と、 前記第１のレベルの導電性物質（19）から絶縁されかつ
デバイスのコントロールゲートを形成する第２のレベル
の導電性物質（21）とを含んで成り、 かつ前記窓部中の絶縁窓が実質的にゲート酸化物層（1
4）（９）′より薄いトンネル酸化物層（８）により表
される、電気的に変更できる浮動ゲートタイプの持久記
憶半導体メモリデバイスにおいて、 前記浮動ゲート（19）と前記第１又は第２の領域のうち
の適切な領域（17）間であって前記インジェクション窓
部（８）の区画を除いた前記インジェクション区画に対
応するゲート酸化物の絶縁層（９）′が、前記チャンネ
ル領域（15）上に存在するゲート酸化物層（14）の厚さ
の少なくとも２倍の厚さを有し、かつ前記絶縁層
（９）′がメモリデバイスと連動するセレクトMOSトラ
ンジスタのゲート酸化物層（９）″の厚さと等しい厚さ
を有していることを特徴とするメモリデバイス。 - 【請求項２】第１のタイプの導電度のチャンネル領域
（15）がｐドープされたシリコンであり、第２のタイプ
の導電度の第１（17）及び第２（18）の領域がn+ドープ
されたシリコンである特許請求の範囲第１項に記載のデ
バイス。 - 【請求項３】更にライン上に配置された複数のデバイス
と半導体物質のチップ上のカラムを含む特許請求の範囲
第１項に記載のデバイス。 - 【請求項４】ラインに属する全てのメモリデバイスのコ
ントロールゲートが、共通してかつ単一のプログラムラ
インに接続され、かつそれぞれのセレクトトランジスタ
のゲートの全てが共通してかつ単一のセレクトラインに
接続されている特許請求の範囲第３項に記載のデバイ
ス。
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