DE10235072A1 - EEPROM-Struktur für Halbleiterspeicher - Google Patents

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Abstract

Es wird eine EEPROM-Struktur für einen nichtflüchtigen Halbleiterspeicher mit einer Mehrzahl von Speicherzellen beschrieben, die jeweils einen Floating-Gate-Transistor aufweisen, der über heiße Elektronen programmiert und über einen Fowler-Nordheim-Tunnelstrom gelöscht werden kann, wobei an jeder Speicherzelle eine zusätzliche Gate-Kapazität und/oder eine zusätzliche Substrat-Kapazität vorgesehen ist, die in der Weise angeordnet sind, daß eine zum Schreiben erforderliche kapazitive Potentialanhebung an dem Floating-Gate (10) durch Anlegen einer vorbestimmbaren, für alle Zeiten gemeinsamen Spannung erzielt wird.

Description

  • Die Erfindung betrifft eine EEPROM (Electrically Erasable and Programmable Read-Only Memory)-Struktur für einen nichtflüchtigen Halbleiterspeicher mit einer Mehrzahl von Speicherzellen, die jeweils einen Floating-Gate-Transistor aufweisen, der über heiße Elektronen programmiert und über einen Fowler-Nordheim-Tunnelstrom gelöscht werden kann, gemäß dem Oberbegriff von Anspruch 1.
  • EEPROM-Strukturen dienen zum Aufbau von nichtflüchtigen Halbleiterspeichern insbesondere für integrierte Schaltungen (embedded EEPROM) und allgemein zur Anwendung in Computern oder in mikroprozessorgesteuerten Vorrichtungen zur Speicherung von Programmen und/oder Daten, die auch ohne Versorgungsspannung erhalten bleiben sollen.
  • Zum Programmieren und Löschen der einzelnen Speicherzellen einer EEPROM-Struktur sind in der Regel Spannungen von mindestens 12 Volt auf Zellenebene und für die Pass-Gates Spannungen von etwa 14 Volt erforderlich. Diese Spannungen müssen bei den bekannten EEPROM-Strukturen selektiv an jede zu programmierende oder zu löschende Speicherzelle angelegt werden. Dies bedeutet, daß Transistoren vorhanden sein müssen, die diese Spannungen schalten können. Da jede Speicherzelle selektiert werden muß, müssen die Transistoren außerdem hinreichend klein sein, um die gesamte Struktur und damit den Speicher nicht unverhältnismäßig zu vergrößern.
  • Ein Problem hierbei besteht darin, daß die üblicherweise hergestellten integrierten Schaltungen sowie ihre Herstellungsverfahren für 5 Volt oder weniger ausgelegt sind. Um die zur Einbettung von EEPROM-Strukturen notwendigen hohen Spannungen mit einem üblichen Herstellungsverfahren für integrierte Schaltungen handhaben zu können, sind in der Regel zahlreiche zusätzliche Prozeßschritte (im allgemeinen etwa fünf bis acht Maskenschritte) erforderlich, die den gesamten Prozeß und damit die integrierte Schaltung erheblich verteuern.
  • Aus der US-PS 5.212.541 ist eine EEPROM-Speicherzellenstruktur bekannt, bei der die Speicherzellen jeweils einen Floating-Gate-Transistor aufweisen, der über heiße Elektronen geschrieben (programmiert) und über einen Fowler-Nordheim-Tunnelstrom gelöscht werden kann. Diese Speicherzellen können zwar recht gut mit einem bekannten CMOS-Herstellungsverfahren hergestellt werden. Ein Nachteil besteht jedoch darin, daß zum Schreiben eine Spannung von 13 Volt und zum Löschen eine negative Spannung von 5 Volt angelegt werden muß.
  • Aus der US-PS 5.583.811 ist eine Transistorstruktur für eine EEPROM-Speichereinrichtung bekannt, bei der zur Erhöhung der Wirksamkeit der Elektronen-Injektion eine Split-Gate-Struktur in Reihe mit einem Kondensator zwischen einem Floating Gate (schwebendes Gate) und einem zusätzlichen Programmier-Gate vorgesehen ist. Die Elektroneninjektion wird dabei durch ein Steuergate an der Source-Seite gesteuert. Mit dieser Struktur kann in dem Kanalbereich zwischen dem Steuergate und dem Floating Gate eine Injektion von heißen Elektronen erzeugt werden, so daß eine Programmierung mit einer Drain-Spannung von 5 Volt möglich wird. Da jedoch das Tunneloxid zum Löschen an der Drainseite des Lesetransistors liegt, besteht die Gefahr, daß durch das Schreiben von benachbarten Zellen eine leichte Programmierung von gelöschten Zellen und somit eine Fehlfunktion der Zellen verursacht wird, wenn die Spannungen und Programmierzeiten nicht sehr genau eingehalten werden.
  • Der Erfindung liegt deshalb die Aufgabe zugrunde, eine EEPROM-Struktur der eingangs genannten Art zu schaffen, bei der zum Betrieb keine Spannungen selektiv an die einzelnen Speicherzellen angelegt werden müssen, die wesentlich größer als 5 Volt sind.
  • Gelöst wird diese Aufgabe durch eine EEPROM-Struktur mit den Merkmalen des Anspruchs 1.
  • Die Erfindung zeichnet sich dadurch aus, daß neben der Gate-Kapazität zum Programmieren eine zusätzliche Substrat-Kapazität an jeder Speicherzelle vorgesehen ist. Diese ist in der Weise angeordnet, daß eine zum Programmieren (Schreiben) erforderliche kapazitive Potentialanhebung an dem Floating-Gate durch Anlegen einer vorbestimmbaren, für alle Speicherzellen gemeinsamen Spannung erzielt wird. Diese zusätzliche Substrat-Kapazität ist erfindungsgemäß gleichzeitig auch das Tunneloxid des Injektors, mit dem die Zellen gemeinsam durch einen Fowler-Nordheim-Tunnelstrom gelöscht werden können.
  • Ein besonderer Vorteil dieser Lösung besteht darin, daß die gemeinsame Spannung nicht dekodiert werden muß. Aus diesem Grund sind keine kleinen Hochspannungstransistoren mit anderen Gateoxid-Dicken und Diffusionen erforderlich. Hierdurch werden bei der Herstellung zahlreiche Masken- und Prozeßschritte eingespart, so daß auch die elektrischen Parameter der Standard-Transistoren durch zusätzliche Prozeßschritte nicht verändert werden.
  • Ein weiterer Vorteil dieser Lösung besteht darin, daß bei dieser EEPROM-Struktur nicht die Gefahr einer Fehlfunktion einzelner Zellen auf Grund einer unbeabsichtigten Programmierung durch das Schreiben benachbarter Zellen besteht.
  • Ein wirtschaftlicher Vorteil besteht schließlich darin, daß sich die Herstellungsschritte für die EEPROM-Struktur relativ problemlos und ohne großen Aufwand in ein übliches CMOS-Herstellungsverfahren für integrierte Schaltungen einfügen lassen.
  • Die Unteransprüche betreffen vorteilhafte Weiterbildungen der Erfindung.
  • Weitere Einzelheiten, Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung einer bevorzugten Ausführungsform anhand der Zeichnung. Es zeigen:
  • 1: eine schematische Darstellung von vier Zellen einer erfindungsgemäßen EEPROM-Struktur in Draufsicht;
  • 2: einen Querschnitt entlang der Linie B-B' in 1,
  • 3: einen Querschnitt entlang der Linie A-A' in 1;
  • 4: Verschiedene Querschnitte eines Halbleiter-Körpers, in den die EEPROM-Struktur nach der Erfindung integriert wird, in unterschiedlichen Stadien des Herstellprozesses,
  • 5: eine 4 × 4 Bit-Anordnung mit den zum Lesen, Löschen und Schreiben einer ausgewählten Zelle erforderlichen Spannungen; und
  • 6: einen elektrischen Schaltplan für eine 8 × 8 Bit-Anordnung mit einem Block-Zugriffstransistor.
  • In 1 sind als Teil einer bevorzugten EEPROM-Struktur vier Zellen gezeigt. Die Zellen umfassen vier im wesentlichen parallel verlaufende und versetzt angeordnete Floating-Gates 10, die aus einer unteren Polysiliziumlage (Poly 1) gebildet sind. Quer dazu ist ein erstes Steuergate 11 aus einer ersten oberen Polysiliziumlage (Poly 2), ein Programmiergate 12 aus einer zweiten oberen Polysiliziumlage (Poly 2) und ein zweites Steuergate 13 aus einer dritten oberen Polysiliziumlage (Poly 2) angeordnet.
  • Zwischen dem ersten Steuergate 11 und dem Programmiergate 12 befinden sich der in einer n-Diffusion entstandene Source-Kontakt 14 und Drain-Kontakte 14a eines ersten Speichertransistors, während zwischen dem Programmiergate 12 und dem zweiten Steuergate 13 der Source-Kontakt 15 und Drain-Kontakt 15a eines zweiten Speichertransistors liegen. Mit gestrichelten Linien ist parallel zu den Floating-Gates 10 eine erste und eine zweite Bitleitung 1, 2 angedeutet, wobei die Floating-Gates 10 zwischen den Kontakten der beiden Bitleitungen 1, 2 Source- und Drain-Kontakten 14, 14a und 15, 15a jeweils einen Speichertransistor mit einer Gateoxiddicke von > 8 bis 9 nm bilden. Unter dem Programmiergate 12 und den Floating-Gates 10 befindet sich schließlich eine Injektionsleitung 16.
  • Der Aufbau der EEPROM-Strukur wird anhand der Schnittdarstellungen von 2 und 3 weiter deutlich. 2 zeigt die EEPROM-Struktur von 1 entlang der Schnittlinie B-B'. Das Substrat 20 weist an seiner oberen Hauptfläche X zwei zueinander beabstandete Source- und Drain-Kontakte 14 und 14a auf. Unter diesen Source- und Drain-Kontakten 14, 14a sind u+-dotierte Bereiche 30, 30a in das p-dotierte Substrat 20 zur Bildung von Source- und Drainbereichen eingebettet. Zwischen den beiden Source- und Drain-Kontakten 14, 14a sitzt beabstandet zur Hauptfläche X das Floating-Gate 10 und darüber das Steuergate 10.
  • 3 zeigt einen Querschnitt durch die EEPROM-Struktur von 1 entlang der dortigen Linie A-A'. Auf dem Substrat 20 sitzt eine Feldoxidschicht, die in drei Bereichen 21, 22, 23 eine vorgegebene Dicke und in zwei dazwischen liegenden Bereichen 24, 25 eine hierzu verminderte Dicke aufweist. Der Bereich 24 wird nachfolgend als Kanalbereich, und der Bereich 25 als Kapazitätsbereich bezeichnet.
  • Der Kanalbereich 24 gehört zum Lesetransistor der Speicherzelle.
  • Unter dem Kapazitätsbereich 25 befindet sich in dem p-Substrat 20 eine n+ dotierte Injektionsleitung 16, die durch ein Tunneloxid 27 mit einer Schichtdicke von etwa 8 bis 9 nm von dem angrenzenden zweiten Kanalbereich 25 der Feldoxidschicht isoliert ist und vorzugsweise durch Implantation (n-Diffusion) eingebracht wird.
  • Das Floating-Gate 10 ist in Form einer unteren Polysiliziumlage (Poly 1) angeordnet, die sich von dem Bereich 21 über den Bereich 23 bis zu dem Bereich 22 der Feldoxidschicht erstreckt.
  • Über dem Floating-Gate 10 befindet sich das erste Steuergate 11, das in Form der ersten oberen Polysiliziumlage (Poly 2), die durch eine dielektrische Schicht 28 von der unteren Polysiliziumlage (Poly 1) isoliert ist, gebildet ist, und in Reihe mit dem Floating-Gate 10 liegt, so daß ein Select-Transistor T1 (Floating-Gate Transistor) entsteht, mit dem die zu lesende oder zu programmierende Zelle ausgewählt wird. Das Steuergate 11 ermöglicht auf diese Weise die Ansteuerung der Zelle mit dem Floating-Gate des Lesetransistors.
  • Weiterhin ist in 3 das Programmiergate 12 dargestellt, das durch die zweite obere Polysiliziumlage (Poly 2) gebildet ist, die wiederum durch die dielektrische Schicht 28 von der unteren Polysiliziumlage (Poly 1) isoliert ist.
  • Durch die übereinanderliegende Anordnung der n+ dotierten Injektionsleitung 16, des darüberliegenden Tunneloxids 27 und des Feldoxidbereiches 25 sowie des wiederum darüberliegenden Floating-Gate 10, der dieelektrischen Schicht 28 und des Steuergates 11 wird die Reihenschaltung von zwei Kondensatoren realisiert. Durch diese Reihenschaltung wird im Vergleich zu sonstigen EEPROM-Strukturen die Substrat-Kapazität vergrößert, wodurch an die EEPROM-Struktur zum Löschen und Schreiben deutlich größere Spannungen als 5 Volt, z. B. also 10 Volt oder 12 Volt, angelegt werden können.
  • Das erfindungsgemäße Prinzip beruht auf der Verwendung einer Split-Gate-Transistorzelle mit einem Floating-Gate-Transistor, der über heiße Elektronen geschrieben (programmiert) und über einen Fowler-Nordheim-Tunnelstrom gelöscht wird. Die zur Programmierung erforderliche kapazitive Potentialanhebung des Floating-Gate geschieht durch die Gate-Kapazität über dem Floating-Gate 10 sowie die erfindungsgemäß zusätzliche Substrat-Kapazität unter dem Floating-Gate 10.
  • Diese Substrat-Kapazität ist gleichzeitig der Bereich mit einem Tunneloxid, über das die Zellen durch einen Fowler-Nordheim-Tunnelstrom gelöscht werden können. Ein wesentlicher Vorteil dieser Ausführung besteht darin, daß nur an die zusätzlichen Kapazitäten Spannungen von mehr als 5 Volt gelegt werden müssen, wobei diese Spannungen für alle Zellen in der Speicheranordnung gemeinsam benutzt werden können und somit nicht dekodiert werden müssen. Folglich werden keine Hochspannungstransistoren benötigt, für die andere Gateoxiddicken und Diffusionen erforderlich sind, so daß zahlreiche Masken- und Prozeßschritte eingespart werden können. Außerdem werden die Standard-Transistoren in dem Prozeßablauf nicht durch zusätzliche Prozeßschritte hinsichtlich ihrer elektrischen Parameter verändert. Die für die zusätzlichen Kapazitäten erforderlichen Spannungen von mehr als 5 Volt können mit in jedem CMOS-Prozeß anfallenden n-D-MOS-Transistoren geschaltet werden, die zwar relativ groß sind, jedoch nur einmal vorhanden sein müssen.
  • In 4 sind verschiedene Querschnitte eines Halbleiterkörpers gezeigt, in den die EEPROM-Struktur nach der Erfindung integriert wird. Die 4 zeigt unterschiedliche Stadien des Herstellprozesses.
  • 5 zeigt eine beispielhafte Ausführung einer 4 × 4 Bit Anordnung, wobei auch die zum Lesen, Löschen und Schreiben einer selektierten Zelle an die jeweiligen Gates bzw. Leitungen anzulegenden Spannungen angegeben sind. Das Löschen erfolgt für alle Speicherzellen gemeinsam.
  • In dieser Darstellung sind die im wesentlichen parallel verlaufenden und versetzt angeordneten Floating-Gates 10 wieder schraffiert dargestellt. Quer dazu sind die ersten Steuergates 11, die Programmiergates 12 und die zweiten Steuergates 13 angeordnet. Mit gestrichelten Linien sind parallel zu den Floating-Gates 10 die Bitleitung 1, 2 und 3 angedeutet. Unter den Programmiergates 12 befindet sich wiederum jeweils eine Injektionsleitung 16.
  • Zum Lesen einer über eine Spannung von etwa 2 Volt an der betreffenden Bitleitung 1 selektierten Zelle, die durch ein Oval in 3 markiert ist, wird an das zugehörige (zweite) Steuergate 13 eine Spannung von etwa 2 Volt angelegt. Die übrigen Gates und Leitungen liegen an etwa 0 Volt. Das Löschen aller Speicherzellen (alle Bitleitungen haben 0 Volt) erfolgt über einen Fowler-Nordheim Tunnelstrom durch Anlegen einer Spannung von etwa 12 Volt an die Injektionsleitungen 16, während alle übrigen Gates und Leitungen auf etwa 0 Volt bleiben. Zum Schreiben bzw. Programmieren einer durch Anlegen einer Spannung Vdd an die betreffende Bitleitung 2 selektierten Zelle mittels heißer Elektronen wird schließlich eine Spannung von jeweils etwa 10 Volt an das Programmiergate 12 und die Injektionsleitung 16 sowie eine Spannung von etwa 2 Volt an das zugehörige (zweite) Steuergate 13 angelegt.
  • 6 zeigt einen elektrischen Schaltplan einer 8 × 8 Bit Speicherzellenanordnung mit einem Block-Zugriffstransistor Tb. Die Bitleitungen 0 bis 8 sind über diesen Zugriffstransistor mit den Block-Bitleitungen verbunden, die an die Source- bzw. Drainanschlüsse der Zellen geführt sind. Mit den Steuergates 11; 13, die die Wortleitungen darstellen, werden die Reihen der zu lesenden bzw. zu programmierenden Zellen selektiert. Die Programmiergates 12 und die zusätzliche Substrat-Kapazität, die gleichzeitig auch die Injektion bilden und mit der Leitung 16 verbunden sind, sind für alle Speicherzellen in einem Block zusammengefasst, schließlich sind auch die Injektionsleitungen 16 dargestellt, die ebenfalls für alle Speicherzellen zu einem Block zusammengefaßt sind.
    • 1
    erste Bitleitung
    2
    zweite Bitleitung
    3
    dritte Bitleitung
    10
    Floating-Gate
    11
    erstes Steuergate
    12
    Programmiergate
    13
    zweites Steuergate
    14
    erste Bit-Kontaktleitung
    15
    zweite Bit-Kontaktleitung
    16
    Injektionsleitung
    20
    p-Substrat
    21
    Sourcebereich
    22
    Drainbereich
    23
    Feldoxidschicht
    24
    erster Kanalbereich
    25
    zweiter Kanalbereich
    T1
    Select-Transistor
    Tb
    Block-Zugriffstransistor

Claims (3)

  1. EEPROM-Struktur für einen nichtflüchtigen Halbleiterspeicher, mit einer Mehrzahl von Speicherzellen, die jeweils einen Floating-Gate-Transistor aufweisen, der über heiße Elektronen geschrieben (programmiert) und über einen Fowler-Nordheim-Tunnelstrom gelöscht werden kann, gekennzeichnet durch eine zusätzliche Gate-Kapazität und/oder eine zusätzliche Substrat-Kapazität an jeder Speicherzelle, die in der Weise angeordnet sind, daß eine zum Schreiben erforderliche kapazitive Potentialanhebung an einem Floating-Gate (10) durch Anlegen einer vorbestimmbaren, für alle Speicherzellen gemeinsamen Spannung erzielt wird.
  2. EEPROM-Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die zusätzliche Gate-Kapazität über dem Floating-Gate (10) und die zusätzliche Substrat-Kapazität unter dem Floating-Gate (10) jeder Speicherzelle angeordnet ist.
  3. Integrierter Halbleiterspeicher mit einer EEPROM-Struktur nach einem der vorhergehenden Ansprüche.
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