JPH04275457A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH04275457A
JPH04275457A JP3037461A JP3746191A JPH04275457A JP H04275457 A JPH04275457 A JP H04275457A JP 3037461 A JP3037461 A JP 3037461A JP 3746191 A JP3746191 A JP 3746191A JP H04275457 A JPH04275457 A JP H04275457A
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forming
electrode
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gate
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、同一チップにＥＥＰＲＯ
ＭやＤＲＡＭ等を形成する構造の半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】半導体記憶装置におけるＥＥＰＲＯＭセ
ルは、例えば図７（Ａ）　に示すような構造をしている
。
【０００３】即ち、ＥＥＰＲＯＭセルは、ｐ型半導体層
ａの上にゲート絶縁膜ｂを介して形成されるフローティ
ングゲートｆと、その上に絶縁膜ｅを挟んで形成される
コントロールゲートｃと、コントロールゲートｃの両側
の半導体層ａに形成される２つのｎ＋　型拡散層ｄとに
よって構成されおり、そのｎ＋　型拡散層ｄの一方には
ビット線ＢＬが接続され、また、その他方にはバルク配
線Ｖｓｓが接続されて他のセルのｎ＋　型拡散層に導通
している。 このＥＥＰＲＯＭセルのシンボルは図７（Ｂ）　に示す
ようになり、コントロールゲートｃはワード線ＷＬに接
続される。
【０００４】ところで、メモリ書込み方法の一つとして
ＦＮ　（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ）書込みがあり
、この書込方法は、例えば図７に示すセルの２つのｎ＋
　型拡散層ｄを接地する一方、書込の際にはコントロー
ルゲートｃに例えば１５Ｖの電圧を印加するもので、こ
れによれば、コントロールゲートｃから生じる電界によ
って半導体層ａ中の電子を吸引し、ゲート絶縁膜ｂを通
り抜けた電子をフローティングゲートｆに捕獲して情報
を書き込むことになる。
【０００５】この場合、ｎ＋　型拡散層ｄには電圧を加
える必要がなく、記憶回路用の電圧制御回路が簡素化さ
れ、しかも、ビット線ＢＬに電流が流れずに低消費電力
化が図れる。
【０００６】しかし、上記構造のＥＥＰＲＯＭセルを複
数形成し、これらを図８に示すようなマトリクス状に接
続した記憶回路にＦＮ書込法を用いることはできない。
【０００７】例えば、図８において、第１のセルＭ１１
を選択するためにバルク配線Ｖｓｓとビット線ＢＬを接
地電位となし、ワード線ＷＬ１　に１５Ｖの電圧を加え
ると、第２のセルＭ２１のコントロールゲートｃにも同
時に１５Ｖの電圧がかかり、このセルＭ２１のフローテ
ィングゲートｆに電荷が注入されて情報が書込まれるこ
とになり、この結果、セルの選択ができないことになる
。
【０００８】そこで、上記した構造の記憶装置において
は別の書込方法が採用されている。
【０００９】即ち、選択する第１のセルＭ１１に接続さ
れたワード線ＷＬ１　に１２Ｖ、バルク配線Ｖｓｓに接
地電圧を加えるとともに、ビット線ＢＬ１　に６Ｖを加
えるようにすれば、選択した第１のセルＭ１１のチャネ
ル形成領域にホットキャリアが生じ、そのホットキャリ
アをゲート絶縁膜ｂを通してフローティングゲートｆに
注入することが可能になる。この場合、その他のセルＭ
１２、Ｍ２１、Ｍ２２には情報が書き込まれない。
【００１０】
【発明が解決しようとする課題】しかし、このような書
込方法によれば、ビット線ＢＬに電流が流れて消費電力
が増加するといった問題がある。
【００１１】また、この方法によれば、ＥＥＰＲＯＭセ
ルの１つを選択して情報を書き込むことは可能であるが
、書込の際に、他のセルの情報を消去するといった誤動
作が生じ易い。
【００１２】即ち、選択されないＥＥＰＲＯＭセルＭ１
２のフローティングゲートｆに電荷が蓄えられている状
態で、ワード線ＷＬ２　に接地電位、ビット線ＢＬ１　
に６Ｖの電圧が加わると、フローティングゲートｆ内の
電荷がビット線ＢＬの６Ｖ電圧によってｎ＋　型拡散層
ｄの１つに吸引され、消去状態になる。
【００１３】この問題を解決するために、ビット線ＢＬ
に加える電圧を小さくする対策も施されているが、ビッ
ト線電圧が小さくなると書込みが難しくなるといった別
の不都合が生じる。
【００１４】ところで、従来のＥＥＰＲＯＭは、ＤＲＡ
Ｍとは別々のチップに形成されており、従って、各々の
製造コストを最小に抑えるように工夫されている。しか
し、微細化が進んで極限状態に達した場合には、如何に
チップの付加価値を増すかに１眼がおかれるようになる
。このような場合、ＥＥＰＲＯＭ、ＤＲＡＭ等のメモリ
素子は単独でチップを形成するのでなく、ロジック回路
等と複合化して１チップに集積したような構造が要求さ
れる。
【００１５】ここで、ＥＥＰＲＯＭにおける配線層の数
は、上記したようにフローティングゲートｆ、コントロ
ールゲートｃに用いる２つの多結晶シリコン膜、及びビ
ット線ＢＬに使用するアルミニウム膜という３つの配線
層からなっている。これに対してＤＲＡＭにおける配線
層の数は、図９に示すように、絶縁膜ｈを介して形成さ
れるゲート電極ｉと、キャパシタｊの蓄積電極ｋ、対向
電極ｌ、およびビット線ｍを４つの多結晶シリコン膜に
よって形成するとともに、その上に形成される配線電極
ｎをアルミニウム膜によって形成している。
【００１６】従って、上記した構造のＥＥＰＲＯＭとＤ
ＲＡＭを同一チップに形成した場合、ＤＲＡＭのビット
線、蓄積電極、対向電極に対応する配線膜は、ＥＥＰＲ
ＯＭに使用されることがない。そこで、この配線膜をＥ
ＥＰＲＯＭに使用して、メモリセル面積を増加すること
なく、前記したＦＮ書込みを可能とする半導体装置及び
その製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記した課題は、図１、
２に例示するように、素子形成領域Ｘの一導電型半導体
層１上に絶縁膜１１を介して形成されたフローティング
ゲート１２と、該フローティングゲート１２の上に絶縁
膜１３を介して形成されたコントロールゲート１４と、
該コントロールゲート１４の両側の前記半導体層１に形
成された対をなす反対導電型不純物導入層１５，１６と
、前記コントロールゲート１４に接続されてゲート幅方
向に延在するワード線ＷＬと、前記不純物導入層１５，
１６の一方に接続されて前記ワード線ＷＬと直交する方
向に延在する第１の導電体層からなるビット線１７と、
前記不純物導入層１５，１６の他方に接続されて前記ビ
ット線１７と同方向に延在し、前記第１の導電体層とは
異なる第２の導電体層からなる配線電極１８とを含み構
成された不揮発性半導体記憶素子１０を有することを特
徴とする半導体装置によって達成する。
【００１８】または、図２に例示するように、複数の不
揮発性半導体性記憶素子１０の素子形成領域Ｘが連続し
てジグザグ形状を呈するように配設されてなる半導体装
置によって達成する。
【００１９】または、図２、３に例示するように、前記
配線電極１８を構成する導電層と同一の導電層から形成
されてなる電極３１を具備してなる容量素子を有するこ
とを特徴とする半導体装置によって達成する。
【００２０】または、図４〜６に例示するように、不揮
発性半導体記憶素子と揮発性半導体記憶素子とを有する
半導体装置の製造方法において、第１の素子形成領域Ｘ
の一導電型半導体層１上に第１の絶縁膜１１を介して不
揮発性半導体記憶素子１０を構成するフローティングゲ
ート１２を形成する工程と、第２の素子形成領域Ｙの一
導電型半導体層１と前記フローティングゲート１２の上
に第２の絶縁膜１３，２１を形成する工程と、該第２の
絶縁膜１３，２１上に第１の導電膜５３を成長した後に
、該第１の導電膜５３を選択的にエッチングして前記フ
ローティングゲート１２の上と前記第２の素子形成領域
Ｙの上に帯状に残存させ、前記フローティングゲート１
２の上に第２の絶縁膜１３，２１を介してコントロール
ゲート１４を形成するとともに、前記第２の素子形成領
域Ｙに揮発性半導体記憶素子４０の転送トランジスタ２
０を構成するゲート電極２２を形成する工程と、前記コ
ントロールゲート１４及び前記ゲート電極２２をマスク
にして前記一導電型半導体層１に反対導電型不純物を導
入して、前記コントロールゲート１４の両側と前記ゲー
ト電極２２の両側のそれぞれの前記一導電型半導体層１
にそれぞれ対をなす反対導電型不純物導入層１５，１６
，２３，２４を形成する工程と、しかる後、全面に第３
の絶縁膜３を形成した後に該第３の絶縁膜３を選択的に
エッチングして、前記コントロールゲート１４の一側に
ある前記反対導電型不純物導入層１５に達する第１のコ
ンタクトホール４と前記ゲート電極２２の一側にある前
記反対導電型不純物導入層２３に達する第２のコンタク
トホール２５とを形成する工程と、該第１及び第２のコ
ンタクトホール４，２５内面上と前記第３の絶縁膜３上
に延在する第２の導電膜５６を形成した後に、該第２の
導電膜５６をパターニングすることにより、第１のコン
タクトホール４を通る第１のビット線１７、および第２
のコンタクトホール２５を通る第２のビット線２６を形
成する工程と、該第１及び第２のビット線１７，２６上
と第３の絶縁膜３上に延在する第４の絶縁膜１９を形成
した後に該第４の絶縁膜１９と前記第３の絶縁膜３を選
択的にエッチングして、前記第１及び第２のビット線１
７，２６が接続されない前記反対導型不純物導入層１６
，２４の各々に達する開口５　，２７を形成する工程と
、該開口５，２７内面上と前記第４の絶縁膜１９上に延
在する第３の導電膜５８、６０を形成した後に該第３の
導電膜５８，６０を選択的にエッチングして、前記ゲー
ト電極２２の側部の前記反対導電型不純物導入層２４に
前記開口２７を通して接続するキャパシタ３０の蓄積電
極３１を形成するとともに、前記コントロールゲート１
４の側部の前記反対導電型不純物導入層１６上に前記開
口５を通して接続する配線電極１８を形成する工程と、
前記蓄積電極３１の表面に誘電体膜３２を形成した後に
、該誘電体膜３２の周囲に対向電極３３を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
って達成する。
【００２１】
【作　　用】第１の発明によれば、不揮発性半導体記憶
素子（例えばＥＥＰＲＯＭセル）１０の両側に形成され
る２つの不純物導入層１５、１６のうち、ビット線１７
を接続しない不純物導入層１６の上に配線電極１８を接
続し、これをビット線１７と同じ方向に延在させている
。
【００２２】このため、図２、３に示すように、マトリ
クス状に配置した複数の不揮発性半導体素子１０の配線
電極１８を行方向に一体化し、列方向に分離すれば、こ
れに接続される不純物導入層１６の印加電圧を列毎に異
ならせることができ、これによればＦＮ書込が可能にな
る。
【００２３】例えば図３に例示する回路において情報を
書込む場合には、選択したＥＥＰＲＯＭセル１０（Ｑ１
１）のワード線ＷＬ１　に正電圧、そのビット線ＢＬ１
　と配線電極１８（Ｖｓｓ１　）の少なくとも一方に零
電位を印加し、その他のワード線ＷＬ２　、ビット線Ｂ
Ｌ２　及び配線電極１８（Ｖｓｓ２　）には略中間電位
を印加する。また、情報消去の場合には、選択したセル
Ｑ１１のワード線ＷＬ１　に零電位、ビット線ＢＬ１　
と配線電極Ｖｓｓ１　の少なくとも一方に中間電位を印
加し、その他のワード線ＷＬ２　には中間電位、ビット
線ＢＬ２　と配線電極Ｖｓｓ２　には零電位を印加する
方法がある。
【００２４】従来例においては、Ｖｓｓ１とＶｓｓ２が
短絡していたため、Ｑ１１とＱ１２の選択が不可能であ
ったが、本発明に於いては、両者が分離されており、選
択書込みが可能である。
【００２５】また、第２の発明によれば、不揮発性半導
体記憶素子１０の活性領域Ｘをビット線１７に対して斜
め方向にジグザグに形成しているので、一方の不純物導
入層１５とビット線１７、他方の不純物導入層１６と配
線層１８の接続はコンパクトになる。
【００２６】また、第３の発明によれば、不揮発性半導
体記憶素子１０においてビット線１７を接続しない不純
物導入層１６に配線電極１８を接続する場合に、同一チ
ップに形成する容量素子３０の電極３１と不揮発性半導
体記憶素子１０の配線電極１８とを同一層にしているた
めに、これらの電極を同一工程で形成することができ、
配線電極１８を形成ための新たな工程を必要とせず、工
程が増えることはない。
【００２７】また、第４の発明によれば、ＥＥＰＲＯＭ
１０とＤＲＡＭ４０を同一基板上に作成する場合に、Ｅ
ＥＰＲＯＭ４０のコントロールゲート１４とＤＲＡＭ４
０の転送トランジスタゲート電極２２、ＥＥＰＲＯＭ１
０とＤＲＡＭ４０の各々のビット線１７、２６、および
ＥＥＰＲＯＭ４０の不純物導入層１６に接続する配線電
極１８とＤＲＡＭ４０のキャパシタ蓄積電極３１のそれ
ぞれを、同一工程で、同一の導電膜から形成しているた
めに、種類の異なる記憶素子を同一チップに形成する際
の配線工程が削減されることになる。
【００２８】
【実施例】図１は、本発明の同一チップに形成された１
つのＥＥＰＲＯＭセルと１つのＤＲＡＭセルの一実施例
を示す断面図であり、また、図２は、それらのセルを複
数形成してマトリクス状に接続した装置の平面図である
。
【００２９】図１、２において符号１は、シリコン等よ
りなるｐ型の半導体基板で、その表面には２種の素子形
成領域Ｘ、Ｙを囲むフィールド酸化膜２が形成されてお
り、第１の素子形成領域ＸにはＥＥＰＲＯＭセル１０が
形成され、また第２の素子形成領域Ｙには、転送トラン
ジスタ２０とフィン型のキャパシタ３０を有するＤＲＡ
Ｍセル４０が形成されている。
【００３０】なお、第１の活性領域Ｘは例えば「く」字
に折れ曲がった、或いは波状に折れ曲がったジクザグの
平面形状となっている。
【００３１】上記したＥＥＰＲＯＭセル１０は、ＳｉＯ
２等の絶縁膜１１を介して半導体基板１の上に形成され
るフローティングゲート１２と、その上に絶縁膜１３を
介して形成されるコントロールゲート１４を有し、さら
に、コントロールゲート１４両側の半導体基板１に形成
されるソース／ドレイン用のｎ＋　型拡散層１５、１６
を備えている。この場合のコントロールゲート１４は、
ゲート幅方向に延在して形成され、他のコントロールゲ
ートと一体化してワード線ＷＬを構成している。
【００３２】また、ＥＥＰＲＯＭセル１０を覆う第一の
層間絶縁膜３の上には、ワード線ＷＬと交差しかつ第１
の素子形成領域Ｘの折れ曲がり部分と交わる方向に延在
するビット線１７（ＢＬ）が形成され、このビット線１
７は、第一の層間絶縁膜３のコンタクトホール４を通し
て一方のｎ＋　型拡散層１５に接続されている。さらに
、第一の層間絶縁膜３とビット線１７の上にはＳｉ３Ｎ
４　／ＳｉＯ２絶縁膜１９が形成され、また、この絶縁
膜１９上にはビット線１７と同方向に配線電極１８が形
成され、この配線電極１８は、絶縁膜１９及び層間絶縁
膜３に形成されたコンタクトホール５を通して他方のｎ
＋　型拡散層１６に接続されている。
【００３３】上記したＤＲＡＭセル３０の転送トランジ
スタ２０は、半導体基板１の上に絶縁膜２１を介して形
成されたゲート電極２２と、その両側に形成されたソー
ス／ドレイン用のｎ＋　型拡散層２３、２４とによって
構成されており、その転送トランジスタ２０の上には第
一の層間絶縁膜３が形成されている。この場合、ゲート
電極２２はゲート幅方向に延在して他のゲート電極と一
体化してワード線となる。
【００３４】上記したｎ＋　型拡散層２３の一方には、
第一の層間絶縁膜３に形成されたコンタクトホール２５
を通してビット線２６が接続されており、また、他方の
ｎ＋　型拡散層２４とその周辺の領域であって、ビット
線２６と層間絶縁膜３を覆う絶縁膜１９の上にはキャパ
シタ３０が形成されている。
【００３５】また、キャパシタ３０は、フィン型に形成
された蓄積電極３１と、その表面に形成された誘電体膜
３２と、誘電体膜３２を覆う対向電極３３とによって構
成されている。さらに、蓄積電極３１は、第一の層間絶
縁膜３及びこの上の絶縁膜１９に形成されたコンタクト
ホール２７を通してその下のｎ＋　型拡散層２４に接続
している。
【００３６】なお、図中符号６は、半導体基板１に形成
されたＥＥＰＲＯＭ、ＤＲＡＭ等の素子を覆うＰＳＧよ
りなる層間絶縁膜、７は、層間絶縁膜６の上に配設され
たアルミニウム配線電極を示している。
【００３７】ところで、上記したＥＥＰＲＯＭセル１０
における２つのｎ＋　型拡散層１５、１６のうち一方は
ビット線１７に接続され、他方は配線電極１８に接続さ
れている。
【００３８】このため、マトリクス状に配置した複数の
ＥＥＰＲＯＭセル１０の配線電極１８を行方向に一体化
し、列方向に分離すれば、これに接続する不純物拡散層
１６の印加電圧を列毎に異ならせることが可能になり、
例えば図２、３に示すような回路が構成される。
【００３９】なお、列方向の各ＥＥＰＲＯＭセル１０の
コントロールゲート１４を列毎に一体的に形成し、これ
らをワード線ＷＬ１　、ＷＬ２　とする。このワード線
ＷＬ１　、ＷＬ２　は、前記ビット線ＢＬ１　、ＢＬ２
　及び配線電極１８と直交する向きに形成される。
【００４０】次に、図３に示す回路における情報の書込
及び消去の方法を説明する。
【００４１】まず、第１の方法として、情報を書込む場
合には、選択したＥＥＰＲＯＭセルＱ１１のワード線Ｗ
Ｌ１　に正電圧、ビット線ＢＬ１　と配線電極１８（Ｖ
ｓｓ１　）の少なくとも一方に零電位を印加し、その他
のワード線ＷＬ２　、ビット線ＢＬ２　及び配線電極１
８（Ｖｓｓ２　）には略中間電位を印加する。また、情
報消去の場合には、選択したセルＱ１１のワード線ＷＬ
１　に零電位、ビット線ＢＬ１　と配線電極Ｖｓｓ１　
の少なくとも一方に中間電位を印加し、その他のワード
線ＷＬ２　には中間電位、ビット線ＢＬ２　と配線電極
Ｖｓｓ２　には零電位を印加する方法がある。
【００４２】例えば、第１のＥＥＰＲＯＭセルＱ１１に
情報を書き込む場合には、まず、ワード線ＷＬ１　に電
圧１２Ｖを印加し、ビット線ＢＬ１　及び配線電極１８
を接地状態とし、また、その他のワード線ＷＬ２　、ビ
ット線ＢＬ２　及び配線電極１８には中間電圧、例えば
６Ｖを印加する。
【００４３】この条件によれば、第１のセルＱ１１の半
導体基板１にある電子が絶縁膜１１を通ってフローティ
ングゲート１２に注入される。また、その他のセルＱ１
２、Ｑ２１、Ｑ　２２　ではコントロールゲート１４及
びソース／ドレイン１５、１６が同一電位となるために
、フローティングゲート１４に電子が注入されることも
ないし、フローティングゲート１４に捕獲された電子が
ソース／ドレイン１５、１６に移動することもない。
【００４４】また、第１のセルＱ１１の情報を消去する
場合には、そのビット線ＢＬ１　及び配線電極１８に６
Ｖ、ワード線ＷＬに零電位を加える一方、その他のビッ
ト線ＢＬ２　と配線電極１８に接地電圧、ワード線ＷＬ
２　に６Ｖを印加する。これにより、フローティングゲ
ート１２に捕獲された電荷が電界によってソース／ドレ
イン１５、１６に移動して消滅する。
【００４５】従って、上記した構造のＥＥＰＲＯＭによ
ればＦＮ書込が可能になり、しかも、ビット線ＢＬには
電流が殆ど流れず、低消費電力となる。
【００４６】この方法では、フローティングゲート１４
に電荷を注入する操作が「書込み」となり、そこから電
荷を除去する操作が「消去」となるが、これと反対に、
フローティングゲート１４から電荷を除去する操作を「
書込」、電荷を注入する操作を「消去」とすることがで
き、この場合の電圧制御は、前述の書込、消去とは反対
の操作になる。
【００４７】即ち、情報を書込む場合には、選択したセ
ルＱのワード線ＷＬに零電位、ビット線ＢＬと配線電極
Ｖｓｓの少なくとも一方に中間電位を印加し、その他の
ワード線ＷＬには中間電位、ビット線ＢＬと配線電極Ｖ
ｓｓには零電位を印加する。また、情報を消去する場合
には、選択したＥＥＰＲＯＭセルＱのワード線ＷＬに正
電圧、ビット線ＢＬと配線電極Ｖｓｓの少なくとも一方
に零電位を印加し、その他のワード線ＷＬ、ビット線Ｂ
Ｌ及び配線電極Ｖｓｓには略中間電位を印加する。
【００４８】次に、上記した装置の製造工程を、図４に
基づいて簡単に説明する。
【００４９】まず、図４（Ａ）　に示すように、シリコ
ンよりなるｐ型半導体基板１の素子形成領域Ｘ、Ｙをフ
ィールド酸化膜２により囲んだ後に、素子領域Ｘ、Ｙの
表面を熱酸化して１００Å程度のＳｉＯ２膜５１（絶縁
膜１１）を形成する。
【００５０】ついで、全体に第一の多結晶シリコン膜５
２を５００Å程度積層して、これをフォトリソグラフィ
ー法によってパターニングし、第一の素子形成領域Ｘの
内部を通る領域に帯状の多結晶シリコン膜５２を残存さ
せ、これをＥＥＰＲＯＭセルのフローティングゲート１
２とする。
【００５１】次に、同図（Ｂ）　に示すように、２種の
素子形成領域Ｘ、Ｙの半導体基板１表面とフローティン
グゲート１２の表面に熱酸化法によるＳｉＯ２膜１３を
形成してから、その上に第二の多結晶シリコン膜５３を
２０００Å程度積層する。
【００５２】そして、第二の多結晶シリコン膜５３をフ
ォトリソグラフィー法によりパターニングし、第２の素
子形成領域Ｙの内部を通る領域、および前記フローティ
ングゲート１２の上の領域にその多結晶シリコン膜５３
を帯状に残存させる（図４（Ｃ））。
【００５３】この場合、フローティングゲート１２の上
の多結晶シリコン膜５３をコントロールゲート１４とな
し、第二の素子形成領域Ｙ上を通る帯状の多結晶シリコ
ン膜５３を転送トランジスタ２０のゲート電極２２とし
て使用する。このコントロールゲート１４は、ゲート幅
方向に延在して他のコントロールゲートと一体化してワ
ード線ＷＬとなり、また、ゲート電極２２もゲート幅方
向に延在して他のゲート電極と一体化する。
【００５４】この後に、ゲート電極２２、コントロール
ゲート１４及び半導体基板１の露出面を熱酸化し、つい
で、ゲート電極２２及びコントロールゲート１４をマス
クに使用して燐イオンを注入、拡散し（図４（Ｄ））、
ゲート電極２２の両側の半導体基板１にｎ＋　型拡散層
（不純物導入層）２３、２４を形成する一方、コントロ
ールゲート１４の両脇の半導体基板１にｎ＋型拡散層（
不純物導入層）１５、１６を形成する。
【００５５】次に、全体にＳｉＯ２よりなる第一の層間
絶縁膜３を約２０００Å程度積層した後にこれをフォト
リソグラフィー法により選択的にエッチングして、各素
子形成領域Ｘ、Ｙの一方のｎ＋　型拡散層１５、２３の
上にコンタクトホール４、２５を形成する。
【００５６】そして、全体に第三の多結晶シリコン膜５
６を２０００Å程度積層した後に、これを帯状にパター
ニングし第二の素子形成領域Ｙのコンタクトホール２５
を通るビット線２６を形成する（図５（Ｅ））。この場
合、ゲート長方向にビット線２６を延在させて複数の転
送トランジスタ２０の一方のｎ＋　型拡散層２３を導通
させる。
【００５７】また、同じ工程において第三の多結晶シリ
コン膜５６を帯状にパターニングして、第一の素子形成
領域Ｘのコンタクトホール４を通るビット線１７を形成
する。この場合、ワード線ＷＬに直交する方向にビット
線１７を延在させて、複数のＥＥＰＲＯＭセル１０の一
方のｎ＋　型拡散層１５を導通させる。
【００５８】この後に、図５（Ｆ）　に示すように、Ｓ
ｉ３Ｎ４　／ＳｉＯ２構造の絶縁膜１９とＳｉＯ２膜５
７をＣＶＤ法により形成した後に、この上に、ＣＶＤ法
によって第四の多結晶シリコン膜５８、ＳｉＯ２膜５９
を順に形成する。
【００５９】ついで、各素子形成領域Ｘ、Ｙにおいてビ
ット線１７、２６を接続しないｎ＋　型拡散層１６、２
４の上に、フォトリソグラフィー法によって開口部６０
、６１を形成し、そのｎ＋　型拡散層１６、２４を露出
させる（図５（Ｇ））。この工程において形成した各膜
１９、５７〜５９の厚さを例えば１０００Å程度にする
。
【００６０】次に、最上のＳｉＯ２膜５９の上面及び開
口部６０、６１の内面に沿って第五の多結晶シリコン膜
６２を１０００Å程度の厚さに成長する（図５（Ｈ））
。ついで、最上層の多結晶シリコン膜６２から絶縁膜１
９表面のＳｉＯ２膜５７までの層をフォトリソグラフィ
ー法により選択的にエッチングして、これらの膜１９、
５７〜６２を、第二の素子形成領域Ｙのコンタクトホー
ル６１を含む蓄積電極形成領域Ｚ、および複数の第一の
素子形成領域Ｘの開口部６１を通る領域に残存させる（
図６（Ｉ））。
【００６１】この後に、絶縁膜１９の上にある全てのＳ
ｉＯ２膜５７、５９を弗酸溶液によって除去すると、蓄
積電極形成領域Ｚでは多結晶シリコン膜５８、６２がフ
ィン状に残存する。これを蓄積電極３１とする。
【００６２】また、第一の素子形成領域Ｘの開口部６１
には、その下のｎ＋　型拡散層１４に接続する多結晶シ
リコン膜５７、５９が帯状に残存し、これを配線電極１
８とする。この配線電極１８は、絶縁膜１９の上を通っ
て一群のＥＥＰＲＯＭセル１０のｎ＋　型拡散層１４を
短絡させるように配置され、ビット線１７と同じ方向に
形成される。
【００６３】次に、図６（Ｊ）　に示すように、蓄積電
極３１の表面にＳｉＯ２をＣＶＤ法により一様に成長し
、これを誘電体膜３２とする。この場合、配線電極１８
の表面にもＳｉＯ２が付着するが、特に問題はない。も
し、これを除去する必要があれば、蓄積電極３１をフォ
トレジスト（不図示）によって覆う一方、配線電極１８
表面のＳｉＯ２を弗酸により選択除去すればよい。
【００６４】この後に、ＣＶＤ法により全体に第六の多
結晶シリコン膜６４を形成した後に、蓄積電極３１及び
その周辺と配線電極１８をレジストマスク（不図示）に
より覆い、露出した多結晶シリコン膜６４を反応性イオ
ンエッチング法により除去する（図６（Ｋ））。
【００６５】これにより蓄積電極３１の周囲に残存した
多結晶シリコン膜６４を対向電極３３とする。また、配
線電極１８の凹部には多結晶シリコン膜６４が入り込む
が、これにより配線電極１８の強度が増す。
【００６６】この後に、ＰＳＧよりなる第二の層間絶縁
膜６を形成し、これを熱によりリフローしてから、その
上にアルミニウム配線電極７を形成する。
【００６７】以上によりＥＥＰＲＯＭセル１０とＤＲＡ
Ｍセル４０が完成するが、これによれば、ＤＲＡＭセル
４０のゲート電極２２とＥＥＰＲＯＭセル１０のコント
ロールゲート１２を同一工程で形成し、また、蓄積電極
１４と配線電極１８を同一工程で形成し、さらに、ＤＲ
ＡＭセル４０のビット線２６とＥＥＰＲＯＭセル１０の
ビット線１７とを同一工程で形成しているために、配線
工程が大幅に低減される。
【００６８】この工程においては、多結晶シリコン膜を
形成する場合には、膜の中に不純物を混入させて導電性
を付与することになる。
【００６９】なお、上記した実施例ではＥＥＰＲＯＭセ
ルを例に上げたが、ＥＰＲＯＭ、その他の不揮発性半導
体記憶素子の不純物導入層に配線電極を形成する場合に
も、同様に適することができる。
【００７０】また、上記した実施例ではフィン型のキャ
パシタを有するＤＲＡＭについて説明したが、筒型、箱
型等のキャパシタや、そのキャパシタを備えた揮発性半
導体記憶素子を有する半導体装置を製造する場合にも、
上記実施例と同様にしてキャパシタの電極と不揮発性半
導体記憶素子の電極とを同一工程で形成することができ
る。
【００７１】
【発明の効果】第１の発明によれば、不揮発性半導体記
憶素子に形成される２つの不純物拡散層のうち、ビット
線を接続しない不純物拡散層の上に配線電極を接続し、
これをビット線と同じ方向に延在させているので、ビッ
ト線を接続しない不純物拡散層に送る信号を分離して、
それらに異なる電圧を印加することができ、これによれ
ばＦＮ書込が可能になる。
【００７２】また、第２の発明によれば、不揮発性半導
体記憶素子の活性領域をビット線に対して斜め方向にジ
グザグに形成しているので、一方の不純物導入層とビッ
ト線、他方の不純物導入層と配線層の接続がコンパクト
化することができる。
【００７３】また、第３の発明によれば、ビット線を接
続しない不揮発性半導体記憶素子の不純物拡散層に配線
電極を接続する構造を採用する場合に、同一チップに形
成した揮発性半導体記憶素子のキャパシタ蓄積電極とそ
の配線電極とを同一層にしているので、蓄積電極と同時
にその配線層を形成することができ、配線電極形成のた
めに新たな工程が増えることはなく、工数の増加を防止
できる。
【００７４】また、第４の発明によれば、ＥＥＰＲＯＭ
とＤＲＡＭを同一基板上に作成する半導体装置の製造工
程おいて、ＥＥＰＲＯＭのコントロールゲートとＤＲＡ
Ｍのトランジスタゲート電極、ＥＥＰＲＯＭのビット線
とＤＲＡＭのビット線、およびＥＥＰＲＯＭの不純物拡
散層に接続する配線電極とＤＲＡＭのキャパシタ蓄積電
極のそれぞれを、同一工程で、同一の導電膜から形成し
ているので、種類の異なる記憶素子を同一チップに形成
する際の配線工程を削減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例装置を示す断面図である。
【図２】本発明の一実施例装置を示す平面図である。
【図３】本発明のＥＥＰＲＯＭセルの接続例を示す回路
図である。
【図４】本発明の一実施例装置の製造工程を示す断面図
（その１）である。
【図５】本発明の一実施例装置の製造工程を示す断面図
（その２）である。
【図６】本発明の一実施例装置の製造工程を示す断面図
（その３）である。
【図７】従来のＥＥＰＲＯＭセルの一例を示す断面図及
び等価回路図である。
【図８】従来のＥＥＰＲＯＭの接続例を示す回路図であ
る。
【図９】ＤＲＡＭセルの一例を示す断面図である。
【符号の説明】
１　　　　半導体基板 ２　　　　フィールド酸化膜 ３、６、１９　　　　層間絶縁膜 ４、５　　　　コンタクトホール ７　　　　アルミニウム配線電極 １０　　　　ＥＥＰＲＯＭセル（不揮発性半導体記憶素
子）１１　　　　絶縁膜 １２　　　　フローティングゲート １３　　　　ＳｉＯ２膜 １４　　　　コントロールゲート １５、１６　　　　ｎ＋　型拡散層（不純物導入層）１
７　　　　ビット線 １８　　　　配線電極 ２０　　　　転送トランジスタ ２１　　　　絶縁膜 ２２　　　　ゲート電極 ２３、２４　　　　ｎ＋　型拡散層（不純物導入層）２
５、２７　　　　コンタクトホール ２６　　　　ビット線 ３０　　　　キャパシタ ３１　　　　　　蓄積電極 ３２　　　　　　誘電体膜 ３３　　　　　　対向電極 ４０　　　　　　ＤＲＡＭセル（揮発性半導体記憶素子
）５２、５３、５６、５８、６２　　　　多結晶シリコ
ン膜６０、６１　　　　開口部

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】素子形成領域（Ｘ）の一導電型半導体層（
    １）上に絶縁膜（１１）を介して形成されたフローティ
    ングゲート（１２）と、該フローティングゲート（１２
    ）の上に絶縁膜（１３）を介して形成されたコントロー
    ルゲート（１４）と、該コントロールゲート（１４）の
    両側の前記半導体層（１）に形成された対をなす反対導
    電型不純物導入層（１５、１６）と、前記コントロール
    ゲート（１４）に接続されてゲート幅方向に延在するワ
    ード線（ＷＬ）と、前記不純物導入層（１５、１６）の
    一方に接続されて前記ワード線（ＷＬ）と直交する方向
    に延在する第１の導電体層からなるビット線（１７）と
    、前記不純物導入層（１５、１６）の他方に接続されて
    前記ビット線（１７）と同方向に延在し、前記第１の導
    電体層とは異なる第２の導電体層からなる配線電極（１
    ８）とを含み構成された不揮発性半導体記憶素子（１０
    ）を有することを特徴とする半導体装置。
  2. 【請求項２】複数の不揮発性半導体記憶素子（１０）の
    素子形成領域（Ｘ）が連続してジグザグ形状を呈するよ
    うに配設されてなる請求項１記載の半導体装置。
  3. 【請求項３】前記配線電極（１８）を構成する導電層と
    同一の導電層から形成されてなる電極（３１）を具備し
    てなる容量素子（３０）を有することを特徴とする請求
    項１又は請求項２に記載の半導体装置。
  4. 【請求項４】不揮発性半導体記憶素子と揮発性半導体記
    憶素子とを有する半導体装置の製造方法において、第１
    の素子形成領域（Ｘ）の一導電型半導体層（１）上に第
    １の絶縁膜（１１）を介して不揮発性半導体記憶素子（
    １０）を構成するフローティングゲート（１２）を形成
    する工程と、第２の素子形成領域（Ｙ）の一導電型半導
    体層（１）と前記フローティングゲート（１２）の上に
    第２の絶縁膜（１３、２１）を形成する工程と、該第２
    の絶縁膜（１３、２１）　上に第１の導電膜（５３）を
    成長した後に、該第１の導電膜（５３）を選択的にエッ
    チングして前記フローティングゲート（１２）の上と前
    記第２の素子形成領域（Ｙ）の上に帯状に残存させ、前
    記フローティングゲート（１２）の上に第２の絶縁膜（
    １３、２１）　を介してコントロールゲート（１４）を
    形成するとともに、前記第２の素子形成領域（Ｙ）に揮
    発性半導体記憶素子（４０）の転送トランジスタ（２０
    ）を構成するゲート電極（２２）を形成する工程と、前
    記コントロールゲート（１４）及び前記ゲート電極（２
    ２）をマスクにして前記一導電型半導体層（１）に反対
    導電型不純物を導入して、前記コントロールゲート（１
    ４）の両側と前記ゲート電極（２２）の両側のそれぞれ
    の前記一導電型半導体層（１）にそれぞれ対をなす反対
    導電型不純物導入層（１５，１６，２３，２４）を形成
    する工程と、しかる後、全面に第３の絶縁膜（３）を形
    成した後に該第３の絶縁膜（３）を選択的にエッチング
    して、前記コントロールゲート（１４）の一側にある前
    記反対導電型不純物導入層（１５）に達する第１のコン
    タクトホール（４）と前記ゲート電極（２２）の一側に
    ある前記反対導電型不純物導入層（２３）に達する第２
    のコンタクトホール（２５）とを形成する工程と、該第
    １及び第２のコンタクトホール（４、２５）内面上と前
    記第３の絶縁膜（３）上に延在する第２の導電膜（５６
    ）を形成した後に、該第２の導電膜（５６）をパターニ
    ングすることにより、第１のコンタクトホール（４）を
    通る第１のビット線（１７）、および第２のコンタクト
    ホール（２５）　を通る第２のビット線（２６）を形成
    する工程と、該第１及び第２のビット線（１７，２６）
    上と第３の絶縁膜（３）上に延在する第４の絶縁膜（１
    ９）を形成した後に該第４の絶縁膜（１９）と前記第３
    の絶縁膜（３）を選択的にエッチングして、前記第１及
    び第２のビット線（１７、２６）が接続されない前記反
    対導型不純物導入層（１６，２４）の各々に達する開口
    （５　、２７）を形成する工程と、該開口（５，２７）
    内面上と前記第４の絶縁膜（１９）上に延在する第３の
    導電膜（５８、６０）を形成した後に該第３の導電膜（
    ５８，６０）を選択的にエッチングして、前記ゲート電
    極（２２）の側部の前記反対導電型不純物導入層（２４
    ）に前記開口（２７）を通して接続するキャパシタ（３
    ０）の蓄積電極（３１）を形成するとともに、前記コン
    トロールゲート（１４）の側部の前記反対導電型不純物
    導入層（１６）上に前記開口（５）を通して接続する配
    線電極（１８）を形成する工程と、前記蓄積電極（３１
    ）の表面に誘電体膜（３２）を形成した後に、該誘電体
    膜（３２）の周囲に対向電極（３３）を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
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