JP2809547B2 - 不揮発性メモリ及びその製造方法 - Google Patents
不揮発性メモリ及びその製造方法Info
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- 230000015654 memory Effects 0.000 title claims description 105
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000012535 impurity Substances 0.000 claims description 72
- 238000009792 diffusion process Methods 0.000 claims description 52
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 239000011159 matrix material Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 70
- 238000010586 diagram Methods 0.000 description 4
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は高集積化可能な不揮発
性メモリ及びそのその製造方法に関し、更に詳しくは、
第１，第２の不純物拡散層を有する半導体基板上に形成
される第１電極と、その第１電極の側壁に絶縁膜を介し
て形成されるフローティングゲートと、絶縁膜を介して
少なくともフローティングゲート上に配設され、それに
よってフローティングゲートの電位を制御しうる第２電
極とからなるメモリセルが複数個をＸ方向、Ｙ方向にマ
トリックス状に配列されたメモリセルアレイを備えた大
容量化に適した自己整合型のスプリット構造のフラッシ
ュ・メモリ及びその製造方法に関するものである。
性メモリ及びそのその製造方法に関し、更に詳しくは、
第１，第２の不純物拡散層を有する半導体基板上に形成
される第１電極と、その第１電極の側壁に絶縁膜を介し
て形成されるフローティングゲートと、絶縁膜を介して
少なくともフローティングゲート上に配設され、それに
よってフローティングゲートの電位を制御しうる第２電
極とからなるメモリセルが複数個をＸ方向、Ｙ方向にマ
トリックス状に配列されたメモリセルアレイを備えた大
容量化に適した自己整合型のスプリット構造のフラッシ
ュ・メモリ及びその製造方法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】一般
に、この種セルは、メモリセルの過剰消去（オーバーイ
レイズ：ＯＶＥＲＥＲＡＳＥ）の問題を解決した新セル
として今後の発展が期待されている。例えば、図１４、
図１５に示すものでは、メモリセルＣ０（Ｃ５），Ｃ１
（Ｃ３），Ｃ２（Ｃ４）の複数個がＸ方向に連接され、
Ｙ方向に配列したメモリセルＣ１、Ｃ３の第１電極２４
がＹ方向に共通接続され、Ｘ方向に連接された一つのメ
モリセルＣ１のソース２１とこの一つのメモリセルＣ１
の一方に隣接する一方のメモリセルＣ０のソース２１と
を共通して設けることでソースコンタクト部２８を形成
するとともに、一つのメモリセルＣ１のドレイン２２と
この一つのメモリセルＣ１の他方に隣接する他方のメモ
リセルＣ２のドレイン２２とを共通して設けてなり、ソ
ース２１がＸ方向に配線されたソースライン２９に接続
され、選択されたメモリセルのデータを読み出す時に、
選択されたセルと同一ワード線上にある過剰消去の状態
である非選択メモリセル（リード・アンセレクトセル：
Ｒｅａｄ Ｕｎｓｅｌｅｃｔ Ｃｅｌｌ）にリーク電流
が流れるのを防止できる構造のメモリである。しかし、
ソースコンタクト部２８を形成する上でソースコンタク
ト部２８を挟んでいる第１電極２４，２４間のアライメ
ントマージンに限界があり、セル面積をさらに縮小する
のは難しい。この発明は、ソースコンタクト部を形成す
る上でのアライメントマージンに依らずセル面積をさら
に縮小できる不揮発性メモリ及びその製造方法を提供し
ようとするものである。
に、この種セルは、メモリセルの過剰消去（オーバーイ
レイズ：ＯＶＥＲＥＲＡＳＥ）の問題を解決した新セル
として今後の発展が期待されている。例えば、図１４、
図１５に示すものでは、メモリセルＣ０（Ｃ５），Ｃ１
（Ｃ３），Ｃ２（Ｃ４）の複数個がＸ方向に連接され、
Ｙ方向に配列したメモリセルＣ１、Ｃ３の第１電極２４
がＹ方向に共通接続され、Ｘ方向に連接された一つのメ
モリセルＣ１のソース２１とこの一つのメモリセルＣ１
の一方に隣接する一方のメモリセルＣ０のソース２１と
を共通して設けることでソースコンタクト部２８を形成
するとともに、一つのメモリセルＣ１のドレイン２２と
この一つのメモリセルＣ１の他方に隣接する他方のメモ
リセルＣ２のドレイン２２とを共通して設けてなり、ソ
ース２１がＸ方向に配線されたソースライン２９に接続
され、選択されたメモリセルのデータを読み出す時に、
選択されたセルと同一ワード線上にある過剰消去の状態
である非選択メモリセル（リード・アンセレクトセル：
Ｒｅａｄ Ｕｎｓｅｌｅｃｔ Ｃｅｌｌ）にリーク電流
が流れるのを防止できる構造のメモリである。しかし、
ソースコンタクト部２８を形成する上でソースコンタク
ト部２８を挟んでいる第１電極２４，２４間のアライメ
ントマージンに限界があり、セル面積をさらに縮小する
のは難しい。この発明は、ソースコンタクト部を形成す
る上でのアライメントマージンに依らずセル面積をさら
に縮小できる不揮発性メモリ及びその製造方法を提供し
ようとするものである。
【０００３】
【課題を解決するための手段及び作用】かくして、この
発明によれば、第１，第２の不純物拡散層を有する半導
体基板上に形成される第１電極と、その第１電極の側壁
に絶縁膜を介して形成されるフローティングゲートと、
絶縁膜を介して少なくともフローティングゲート上に配
設され、それによってフローティングゲートの電位を制
御しうる第２電極とからなるメモリセルを備え、このメ
モリセルが複数個をＸ方向、Ｙ方向にマトリックス状に
配列され、上記マトリックス状のＹ方向に配列したメモ
リセルの第１電極がＹ方向に共通接続され、上記マトリ
ックス状のＸ方向に連接された一つのメモリセルの第１
の不純物拡散層とこの一つのメモリセルの一方に隣接す
る一方のメモリセルの第１の不純物拡散層とを共通して
設けるとともに、上記一つのメモリセルの第２の不純物
拡散層とこの一つのメモリセルの他方に隣接する他方の
メモリセルの第２の不純物拡散層とを共通に設けてな
り、Ｘ方向に配列されたメモリセルの上記各第１の不純
物拡散層が導電層によって接続され、更に、第２電極
は、上記マトリックス状のＹ方向に共通接続され、しか
も上記導電層が、第１の不純物拡散層から上記一つのメ
モリセルの第１電極及び上記一方のメモリセルの第１電
極間を通って上記導電層に至る導電性の引出しコンタク
ト部によって第１の不純物拡散層に接続されている不揮
発性メモリが提供される。また、この発明は、別の観点
から、半導体基板上に上部にパッド酸化膜を有する第１
電極を形成し、続いて、第１電極の側壁に、絶縁膜とし
てのスペーサを形成し、続いて、半導体基板上に、熱酸
化でゲート酸化膜よりも薄いトンネル酸化膜を形成した
後、さらにポリシリコン層を形成し、続いて、各第１電
極の側壁に上記絶縁膜としてのスペーサを介してフロー
ティングゲートを形成し、続いて、Ｘ方向、Ｙ方向にマ
トリックス状に配列される複数個の各メモリセル形成領
域が同時に覆われているようなレジストパターンを用い
て第２の不純物拡散層形成領域に不純物の注入を行い不
純物注入層を形成し、レジストパターンを除去した後、
続いて絶縁膜を形成するとともに、熱処理によって不純
物注入層を第２の不純物拡散層に変換し、続いて、ポリ
シリコン層、絶縁膜を順次積層し、レジストパターンを
用いて第２電極を形成し、レジストパターンを除去した
後、続いて、第１の不純物拡散層形成領域に不純物の注
入を行い不純物注入層を形成し、続いて、熱処理によっ
て不純物注入層を第１の不純物拡散層に変換するととも
に、第１の不純物拡散層形成領域における半導体基板表
面に至る開口を形成し、それによって第１の不純物拡散
層を露出させ、かつ第１電極と第２電極の上記開口上方
における各側壁にそれぞれ側壁絶縁膜を形成し、続い
て、ポリシリコン層を形成し、マスクを用いてそのポリ
シリコン層をエッチングすることにより、各第１の不純
物拡散層から、Ｘ方向に配列されたメモリセルの一つの
メモリセルの第１電極及びこの一つのメモリセルの一方
に隣接する一方のメモリセルの第１電極間を通る導電性
の引出しコンタクト部を形成し、最後に、Ｘ方向に配列
されたメモリセルの上記各第１の不純物拡散層に導電性
の引出しコンタクト部を介して接続する導電層を形成す
ることからなる不揮発性メモリの製造方法が提供され
る。すなわち、この発明は、一つのメモリセルの第１の
不純物拡散層とこの一つのメモリセルの一方に隣接する
一方のメモリセルの第１の不純物拡散層とを共通して設
けるとともに、上記一つのメモリセルの第２の不純物拡
散層とこの一つのメモリセルの他方に隣接する他方のメ
モリセルの第２の不純物拡散層とを共通に設けてなり、
Ｘ方向に配列されたメモリセルの上記各第１の不純物拡
散層が導電層によって接続され、更に、第２電極は、上
記マトリックス状のＹ方向に共通接続され、しかも上記
導電層が、第１の不純物拡散層から上記一つのメモリセ
ルの第１電極及び上記一方のメモリセルの第１電極間を
通って上記導電層に至る導電性の引出しコンタクト部に
よって第１の不純物拡散層に接続する構成にし、かつそ
の製造方法において、一つのメモリセルとその一方に隣
接する一方のメモリセルの各第１電極を、第１電極間の
間隔を従来より、より短い間隔を有して形成できること
から、第１の不純物拡散層のコンタクト部を形成する上
でのアライメントマージンに依らずセル面積をさらに縮
小できる。さらに、フローティングゲート形成後、その
全面を覆って第２電極が形成されているので、フローテ
ィングゲートと第２電極間の容量Ｒccが大きくとれ、低
電圧動作にも好適な不揮発性メモリを形成できる。
発明によれば、第１，第２の不純物拡散層を有する半導
体基板上に形成される第１電極と、その第１電極の側壁
に絶縁膜を介して形成されるフローティングゲートと、
絶縁膜を介して少なくともフローティングゲート上に配
設され、それによってフローティングゲートの電位を制
御しうる第２電極とからなるメモリセルを備え、このメ
モリセルが複数個をＸ方向、Ｙ方向にマトリックス状に
配列され、上記マトリックス状のＹ方向に配列したメモ
リセルの第１電極がＹ方向に共通接続され、上記マトリ
ックス状のＸ方向に連接された一つのメモリセルの第１
の不純物拡散層とこの一つのメモリセルの一方に隣接す
る一方のメモリセルの第１の不純物拡散層とを共通して
設けるとともに、上記一つのメモリセルの第２の不純物
拡散層とこの一つのメモリセルの他方に隣接する他方の
メモリセルの第２の不純物拡散層とを共通に設けてな
り、Ｘ方向に配列されたメモリセルの上記各第１の不純
物拡散層が導電層によって接続され、更に、第２電極
は、上記マトリックス状のＹ方向に共通接続され、しか
も上記導電層が、第１の不純物拡散層から上記一つのメ
モリセルの第１電極及び上記一方のメモリセルの第１電
極間を通って上記導電層に至る導電性の引出しコンタク
ト部によって第１の不純物拡散層に接続されている不揮
発性メモリが提供される。また、この発明は、別の観点
から、半導体基板上に上部にパッド酸化膜を有する第１
電極を形成し、続いて、第１電極の側壁に、絶縁膜とし
てのスペーサを形成し、続いて、半導体基板上に、熱酸
化でゲート酸化膜よりも薄いトンネル酸化膜を形成した
後、さらにポリシリコン層を形成し、続いて、各第１電
極の側壁に上記絶縁膜としてのスペーサを介してフロー
ティングゲートを形成し、続いて、Ｘ方向、Ｙ方向にマ
トリックス状に配列される複数個の各メモリセル形成領
域が同時に覆われているようなレジストパターンを用い
て第２の不純物拡散層形成領域に不純物の注入を行い不
純物注入層を形成し、レジストパターンを除去した後、
続いて絶縁膜を形成するとともに、熱処理によって不純
物注入層を第２の不純物拡散層に変換し、続いて、ポリ
シリコン層、絶縁膜を順次積層し、レジストパターンを
用いて第２電極を形成し、レジストパターンを除去した
後、続いて、第１の不純物拡散層形成領域に不純物の注
入を行い不純物注入層を形成し、続いて、熱処理によっ
て不純物注入層を第１の不純物拡散層に変換するととも
に、第１の不純物拡散層形成領域における半導体基板表
面に至る開口を形成し、それによって第１の不純物拡散
層を露出させ、かつ第１電極と第２電極の上記開口上方
における各側壁にそれぞれ側壁絶縁膜を形成し、続い
て、ポリシリコン層を形成し、マスクを用いてそのポリ
シリコン層をエッチングすることにより、各第１の不純
物拡散層から、Ｘ方向に配列されたメモリセルの一つの
メモリセルの第１電極及びこの一つのメモリセルの一方
に隣接する一方のメモリセルの第１電極間を通る導電性
の引出しコンタクト部を形成し、最後に、Ｘ方向に配列
されたメモリセルの上記各第１の不純物拡散層に導電性
の引出しコンタクト部を介して接続する導電層を形成す
ることからなる不揮発性メモリの製造方法が提供され
る。すなわち、この発明は、一つのメモリセルの第１の
不純物拡散層とこの一つのメモリセルの一方に隣接する
一方のメモリセルの第１の不純物拡散層とを共通して設
けるとともに、上記一つのメモリセルの第２の不純物拡
散層とこの一つのメモリセルの他方に隣接する他方のメ
モリセルの第２の不純物拡散層とを共通に設けてなり、
Ｘ方向に配列されたメモリセルの上記各第１の不純物拡
散層が導電層によって接続され、更に、第２電極は、上
記マトリックス状のＹ方向に共通接続され、しかも上記
導電層が、第１の不純物拡散層から上記一つのメモリセ
ルの第１電極及び上記一方のメモリセルの第１電極間を
通って上記導電層に至る導電性の引出しコンタクト部に
よって第１の不純物拡散層に接続する構成にし、かつそ
の製造方法において、一つのメモリセルとその一方に隣
接する一方のメモリセルの各第１電極を、第１電極間の
間隔を従来より、より短い間隔を有して形成できること
から、第１の不純物拡散層のコンタクト部を形成する上
でのアライメントマージンに依らずセル面積をさらに縮
小できる。さらに、フローティングゲート形成後、その
全面を覆って第２電極が形成されているので、フローテ
ィングゲートと第２電極間の容量Ｒccが大きくとれ、低
電圧動作にも好適な不揮発性メモリを形成できる。
【０００４】
【実施例】以下この発明の実施例について説明する。な
お、これによってその発明は限定を受けるものではな
い。図１、図２において、不揮発性メモリのメモリセル
Ａは、ソース（第１の不純物拡散層）31とドレイン（第
２の不純物拡散層）37を有するＳｉ基板（半導体基板）
30上に形成される、側壁に絶縁膜であるＯＮＯ膜のスペ
ーサ33を有するワード線としての選択ゲート（第１電
極）32と、その選択ゲート32の側壁に絶縁膜33を介して
形成されるフローティングゲート34と、絶縁膜33と同一
材料の絶縁膜35を介して少なくともフローティングゲー
ト34上に配設され、それによってフローティングゲート
34の電位を制御しうるコントロールゲート（第２電極）
36とからなる。そして、不揮発性メモリは、複数個のメ
モリセルＡ、Ｂ、ＣがＸ方向に配列され、また、複数個
のメモリセルＤ、Ｅ、ＦがＸ方向に配列され、しかも両
者はＹ方向にマトリックス状に配列され、上記マトリッ
クス状のＹ方向に配列した、例えばメモリセルＡとメモ
リセルＥの選択ゲート32がＹ方向に共通接続されてお
り、上記マトリックス状のＸ方向に連接された、例えば
メモリセルＡのソース31とメモリセルＣのソース31とを
共通して設けるとともに、メモリセルＡのドレイン37と
メモリセルＢのドレイン37とを共通に設けてなり、Ｘ方
向に配列された、例えばメモリセルＡ，Ｂ，Ｃの各ソー
ス31がソース線38（導電層）によって接続され、更に、
コントロールゲート36は、上記マトリックス状のＹ方向
に共通接続され、例えばメモリセルＡとメモリセルＢ、
メモリセルＥとメモリセルＦを覆っており、しかもソー
ス線38が、ソース31からメモリセルＡの選択ゲート32及
びメモリセルＣの選択ゲート32間を通ってソース線38に
至る導電性の引出しコンタクト部（図２参照）39によっ
てソース31に接続されている。また、符号40，41及び42
はそれぞれトンネル酸化膜（ＳｉＯ2 膜），酸化膜（Ｓ
ｉＯ2 膜）及び２膜層間絶縁膜としてのＢＰＳＧ／酸化
膜である。選択ゲート32とコントロールゲート36の各側
面32ａ，36ａにはＳｉＯ2 のスペーサ62，63が形成され
ている。符号64は、ソース形成領域Ｊの薄いトンネル酸
化膜40を除去して形成された、Ｓｉ基板30の表面に至る
開口である。符号65はコンタクト部である。以下製造方
法について説明する。フラッシュ・メモリを形成するに
は、まず、図３に示すように、Ｓｉ基板30上に１４０Å
厚のＳｉＯ2 のゲート酸化膜50を形成後、ポリシリコン
層51、ＳｉＯ 2 膜を順次積層し、レジストパターン52を
マスクにしてＳｉＯ2 膜をパッド酸化膜43にパターン形
成する（図４参照）。レジストパターン52を除去した
後、パッド酸化膜43をマスクにしてポリシリコン層51を
エッチングすることにより、選択ゲート32を形成する(
図４参照) 。この際、選択ゲート32・選択ゲート32間の
間隔Ｌは０．８μｍ以下が可能で、本実施例では０．６
μｍである。続いて、薄いＳｉＯ2 膜、５０Å厚の薄い
ＳｉＮ膜、薄いＳｉＯ2 膜を積層し、エッチバックによ
り、選択ゲート32の側壁にＳｉＮ膜のスペーサ33を形成
し（図５参照）、続いて、熱酸化でゲート酸化膜50より
薄いトンネル酸化膜40を形成後、４０００Å厚のポリシ
リコン層を形成した後エッチバックにより、各選択ゲー
ト32の側壁にＯＮＯ膜のスペーサ33を介してポリシリコ
ンのスペーサ34を形成する（図６参照）。この際、ソー
ス形成領域Ｊの選択ゲート32−選択ゲート32間に０．６
μｍよりも2 つのスペーサ33分の幅だけ小さい幅を有し
てポリシリコンが埋め込まれ、これを埋め込みポリシリ
コン膜55とする。続いて、例えば図１で、、メモリセル
Ａ，Ｂ，Ｅ，Ｆの形成領域とメモリセルＣ，Ｄの形成領
域を覆うようなレジストパターン56を用いて（図７参
照）ポリシリコンのスペーサ34をパターニングし、フロ
ーティングゲート34ａとすると同時に埋め込みポリシリ
コン膜55を除去する。レジストパターン56を除去した
後、続いて各メモリセル形成領域が同時に覆われている
ようなレジストパターン57を用いてドレイン形成領域Ｋ
に不純物58の注入を行い不純物注入層58ａを形成する
（図８参照）。レジストパターン57を除去した後、続い
てＯＮＯ膜59を形成する（図９参照）。この際、熱処理
によって不純物注入層58ａがドレイン37に変換する。続
いて、ポリシリコン層、ＳｉＯ2 膜を順次積層し、レジ
ストパターン60を用いてコントロールゲート36を形成す
る（図１０参照）。レジストパターン60を除去した後、
続いて、ソース形成領域Ｊに不純物61の注入を行い不純
物注入層61ａを形成する（図１１参照）。続いて、Ｓｉ
Ｏ2 膜（図示せず）を積層した後、エッチバックによ
り、選択ゲート32とコントロールゲート36の各側面32
ａ，36ａにＳｉＯ2 のスペーサ62，63を形成する（図１
２参照）。この際、熱処理によって不純物注入層61ａが
ソース31に変換される。また、このエッチバックによ
り、ソース形成領域Ｊの薄いトンネル酸化膜40を一部除
去してＳｉ基板30の表面に至る開口64が形成され、それ
によってソース31の中央部を露出させる。続いて、ＨＦ
クリーン後ポリシリコン層を形成し、マスク（図示せ
ず）を用いてそのポリシリコン層をエッチングすること
により、引出しコンタクト部39を形成する（図１３参
照）。最後に、ＢＰＳＧ／ＳｉＯ2 の２膜層間絶縁膜42
を形成した後コンタクト部65を形成し、最後にソース線
38を形成する（図２参照）。このように本実施例では、
従来の図１５に示す如く第１電極24−第１電極24間の間
隔Ｔが１．４μｍであったのが、図２、図４の選択ゲー
ト32−選択ゲート32間の間隔Ｌが０．６μｍとより縮小
できる。
お、これによってその発明は限定を受けるものではな
い。図１、図２において、不揮発性メモリのメモリセル
Ａは、ソース（第１の不純物拡散層）31とドレイン（第
２の不純物拡散層）37を有するＳｉ基板（半導体基板）
30上に形成される、側壁に絶縁膜であるＯＮＯ膜のスペ
ーサ33を有するワード線としての選択ゲート（第１電
極）32と、その選択ゲート32の側壁に絶縁膜33を介して
形成されるフローティングゲート34と、絶縁膜33と同一
材料の絶縁膜35を介して少なくともフローティングゲー
ト34上に配設され、それによってフローティングゲート
34の電位を制御しうるコントロールゲート（第２電極）
36とからなる。そして、不揮発性メモリは、複数個のメ
モリセルＡ、Ｂ、ＣがＸ方向に配列され、また、複数個
のメモリセルＤ、Ｅ、ＦがＸ方向に配列され、しかも両
者はＹ方向にマトリックス状に配列され、上記マトリッ
クス状のＹ方向に配列した、例えばメモリセルＡとメモ
リセルＥの選択ゲート32がＹ方向に共通接続されてお
り、上記マトリックス状のＸ方向に連接された、例えば
メモリセルＡのソース31とメモリセルＣのソース31とを
共通して設けるとともに、メモリセルＡのドレイン37と
メモリセルＢのドレイン37とを共通に設けてなり、Ｘ方
向に配列された、例えばメモリセルＡ，Ｂ，Ｃの各ソー
ス31がソース線38（導電層）によって接続され、更に、
コントロールゲート36は、上記マトリックス状のＹ方向
に共通接続され、例えばメモリセルＡとメモリセルＢ、
メモリセルＥとメモリセルＦを覆っており、しかもソー
ス線38が、ソース31からメモリセルＡの選択ゲート32及
びメモリセルＣの選択ゲート32間を通ってソース線38に
至る導電性の引出しコンタクト部（図２参照）39によっ
てソース31に接続されている。また、符号40，41及び42
はそれぞれトンネル酸化膜（ＳｉＯ2 膜），酸化膜（Ｓ
ｉＯ2 膜）及び２膜層間絶縁膜としてのＢＰＳＧ／酸化
膜である。選択ゲート32とコントロールゲート36の各側
面32ａ，36ａにはＳｉＯ2 のスペーサ62，63が形成され
ている。符号64は、ソース形成領域Ｊの薄いトンネル酸
化膜40を除去して形成された、Ｓｉ基板30の表面に至る
開口である。符号65はコンタクト部である。以下製造方
法について説明する。フラッシュ・メモリを形成するに
は、まず、図３に示すように、Ｓｉ基板30上に１４０Å
厚のＳｉＯ2 のゲート酸化膜50を形成後、ポリシリコン
層51、ＳｉＯ 2 膜を順次積層し、レジストパターン52を
マスクにしてＳｉＯ2 膜をパッド酸化膜43にパターン形
成する（図４参照）。レジストパターン52を除去した
後、パッド酸化膜43をマスクにしてポリシリコン層51を
エッチングすることにより、選択ゲート32を形成する(
図４参照) 。この際、選択ゲート32・選択ゲート32間の
間隔Ｌは０．８μｍ以下が可能で、本実施例では０．６
μｍである。続いて、薄いＳｉＯ2 膜、５０Å厚の薄い
ＳｉＮ膜、薄いＳｉＯ2 膜を積層し、エッチバックによ
り、選択ゲート32の側壁にＳｉＮ膜のスペーサ33を形成
し（図５参照）、続いて、熱酸化でゲート酸化膜50より
薄いトンネル酸化膜40を形成後、４０００Å厚のポリシ
リコン層を形成した後エッチバックにより、各選択ゲー
ト32の側壁にＯＮＯ膜のスペーサ33を介してポリシリコ
ンのスペーサ34を形成する（図６参照）。この際、ソー
ス形成領域Ｊの選択ゲート32−選択ゲート32間に０．６
μｍよりも2 つのスペーサ33分の幅だけ小さい幅を有し
てポリシリコンが埋め込まれ、これを埋め込みポリシリ
コン膜55とする。続いて、例えば図１で、、メモリセル
Ａ，Ｂ，Ｅ，Ｆの形成領域とメモリセルＣ，Ｄの形成領
域を覆うようなレジストパターン56を用いて（図７参
照）ポリシリコンのスペーサ34をパターニングし、フロ
ーティングゲート34ａとすると同時に埋め込みポリシリ
コン膜55を除去する。レジストパターン56を除去した
後、続いて各メモリセル形成領域が同時に覆われている
ようなレジストパターン57を用いてドレイン形成領域Ｋ
に不純物58の注入を行い不純物注入層58ａを形成する
（図８参照）。レジストパターン57を除去した後、続い
てＯＮＯ膜59を形成する（図９参照）。この際、熱処理
によって不純物注入層58ａがドレイン37に変換する。続
いて、ポリシリコン層、ＳｉＯ2 膜を順次積層し、レジ
ストパターン60を用いてコントロールゲート36を形成す
る（図１０参照）。レジストパターン60を除去した後、
続いて、ソース形成領域Ｊに不純物61の注入を行い不純
物注入層61ａを形成する（図１１参照）。続いて、Ｓｉ
Ｏ2 膜（図示せず）を積層した後、エッチバックによ
り、選択ゲート32とコントロールゲート36の各側面32
ａ，36ａにＳｉＯ2 のスペーサ62，63を形成する（図１
２参照）。この際、熱処理によって不純物注入層61ａが
ソース31に変換される。また、このエッチバックによ
り、ソース形成領域Ｊの薄いトンネル酸化膜40を一部除
去してＳｉ基板30の表面に至る開口64が形成され、それ
によってソース31の中央部を露出させる。続いて、ＨＦ
クリーン後ポリシリコン層を形成し、マスク（図示せ
ず）を用いてそのポリシリコン層をエッチングすること
により、引出しコンタクト部39を形成する（図１３参
照）。最後に、ＢＰＳＧ／ＳｉＯ2 の２膜層間絶縁膜42
を形成した後コンタクト部65を形成し、最後にソース線
38を形成する（図２参照）。このように本実施例では、
従来の図１５に示す如く第１電極24−第１電極24間の間
隔Ｔが１．４μｍであったのが、図２、図４の選択ゲー
ト32−選択ゲート32間の間隔Ｌが０．６μｍとより縮小
できる。
【０００５】
【発明の効果】以上のようにこの発明によれば、一つの
メモリセルの第１の不純物拡散層とこの一つのメモリセ
ルの一方に隣接する一方のメモリセルの第１の不純物拡
散層とを共通して設けるとともに、上記一つのメモリセ
ルの第２の不純物拡散層とこの一つのメモリセルの他方
に隣接する他方のメモリセルの第２の不純物拡散層とを
共通に設けてなり、Ｘ方向に配列されたメモリセルの上
記各第１の不純物拡散層が導電層によって接続され、更
に、第２電極は、上記マトリックス状のＹ方向に共通接
続され、しかも上記導電層が、第１の不純物拡散層から
上記一つのメモリセルの第１電極及び上記一方のメモリ
セルの第１電極間を通って上記導電層に至る導電性の引
出しコンタクト部によって第１の不純物拡散層に接続す
る構成にし、かつその製造方法において、一つのメモリ
セルとその一方に隣接する一方のメモリセルの各第１電
極を、第１電極間の間隔を従来より、より短い間隔を有
して形成できることから、第１の不純物拡散層のコンタ
クト部を形成する上でのアライメントマージンに依らず
セル面積をさらに縮小できる効果がある。さらに、フロ
ーティングゲート形成後、その全面を覆って第２電極が
形成されているので、フローティングゲートと第２電極
間の容量Ｒccが大きくとれ、低電圧動作にも好適な不揮
発性メモリを形成できる効果がある。
メモリセルの第１の不純物拡散層とこの一つのメモリセ
ルの一方に隣接する一方のメモリセルの第１の不純物拡
散層とを共通して設けるとともに、上記一つのメモリセ
ルの第２の不純物拡散層とこの一つのメモリセルの他方
に隣接する他方のメモリセルの第２の不純物拡散層とを
共通に設けてなり、Ｘ方向に配列されたメモリセルの上
記各第１の不純物拡散層が導電層によって接続され、更
に、第２電極は、上記マトリックス状のＹ方向に共通接
続され、しかも上記導電層が、第１の不純物拡散層から
上記一つのメモリセルの第１電極及び上記一方のメモリ
セルの第１電極間を通って上記導電層に至る導電性の引
出しコンタクト部によって第１の不純物拡散層に接続す
る構成にし、かつその製造方法において、一つのメモリ
セルとその一方に隣接する一方のメモリセルの各第１電
極を、第１電極間の間隔を従来より、より短い間隔を有
して形成できることから、第１の不純物拡散層のコンタ
クト部を形成する上でのアライメントマージンに依らず
セル面積をさらに縮小できる効果がある。さらに、フロ
ーティングゲート形成後、その全面を覆って第２電極が
形成されているので、フローティングゲートと第２電極
間の容量Ｒccが大きくとれ、低電圧動作にも好適な不揮
発性メモリを形成できる効果がある。
【図１】この発明の一実施例の構成説明図である。
【図２】図１のII−II線の矢印方向からみた構成説明図
である。
である。
【図３】上記実施例における製造工程の第１ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図５】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図６】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
【図７】上記実施例における製造工程の第５ステップを
示す構成説明図である。
示す構成説明図である。
【図８】上記実施例における製造工程の第６ステップを
示す構成説明図である。
示す構成説明図である。
【図９】上記実施例における製造工程の第７ステップを
示す構成説明図である。
示す構成説明図である。
【図１０】上記実施例における製造工程の第８ステップ
を示す構成説明図である。
を示す構成説明図である。
【図１１】上記実施例における製造工程の第９ステップ
を示す構成説明図である。
を示す構成説明図である。
【図１２】上記実施例における製造工程の第１０ステッ
プを示す構成説明図である。
プを示す構成説明図である。
【図１３】上記実施例における製造工程の第１１ステッ
プを示す構成説明図である。
プを示す構成説明図である。
【図１４】一般の不揮発性メモリを示す構成説明図であ
る。
る。
【図１５】図１４のＺ−Ｚ線の矢印方向からみた構成説
明図である。
明図である。
３０ Ｓｉ基板 ３１ ソース（第１の不純物拡散層） ３２ 選択ゲート（第１電極） ３２ａ 選択ゲートの、Ｓｉ基板の表面に至る開口上方
における側壁 ３３ ＳｉＮ膜（絶縁膜である選択ゲートの側壁に形成
したスペーサ） ３４ ポリシリコンのスペーサ ３４ａ フローティングゲート ３５ 絶縁膜 ３６ コントロールゲート（第２電極） ３６ａ コントロールゲートの、Ｓｉ基板の表面に至る
開口上方における側壁 ３７ ドレイン（第２の不純物拡散層） ３８ ソースライン（導電層） ３９ 引出しコンタクト部 ４０ 薄いトンネル酸化膜 ４３ パッド酸化膜 ５０ ゲート酸化膜 ５５ 埋め込みポリシリコン膜 ５６ フローティングゲートを決定するためのレジスト
パターン ５７ 各メモリセル形成領域が同時に覆われているよう
なレジストパターン ５８ 不純物 ５８ａ 不純物注入層 ５９ ＯＮＯ膜（絶縁膜） ６０ コントロールゲート形成用のレジストパターン ６１ 不純物 ６１ａ 不純物注入層 ６２ 選択ゲートの側壁に形成されるＳｉＯ2 の側壁絶
縁膜 ６３ コントロールゲートの側壁に形成されるＳｉＯ2
の側壁絶縁膜 ６４ Ｓｉ基板の表面に至る開口にＳｉＯ2 のスペーサ
62，63
における側壁 ３３ ＳｉＮ膜（絶縁膜である選択ゲートの側壁に形成
したスペーサ） ３４ ポリシリコンのスペーサ ３４ａ フローティングゲート ３５ 絶縁膜 ３６ コントロールゲート（第２電極） ３６ａ コントロールゲートの、Ｓｉ基板の表面に至る
開口上方における側壁 ３７ ドレイン（第２の不純物拡散層） ３８ ソースライン（導電層） ３９ 引出しコンタクト部 ４０ 薄いトンネル酸化膜 ４３ パッド酸化膜 ５０ ゲート酸化膜 ５５ 埋め込みポリシリコン膜 ５６ フローティングゲートを決定するためのレジスト
パターン ５７ 各メモリセル形成領域が同時に覆われているよう
なレジストパターン ５８ 不純物 ５８ａ 不純物注入層 ５９ ＯＮＯ膜（絶縁膜） ６０ コントロールゲート形成用のレジストパターン ６１ 不純物 ６１ａ 不純物注入層 ６２ 選択ゲートの側壁に形成されるＳｉＯ2 の側壁絶
縁膜 ６３ コントロールゲートの側壁に形成されるＳｉＯ2
の側壁絶縁膜 ６４ Ｓｉ基板の表面に至る開口にＳｉＯ2 のスペーサ
62，63
Claims (2)
- 【請求項１】 第１，第２の不純物拡散層を有する半導
体基板上に形成される第１電極と、その第１電極の側壁
に絶縁膜を介して形成されるフローティングゲートと、
絶縁膜を介して少なくともフローティングゲート上に配
設され、それによってフローティングゲートの電位を制
御しうる第２電極とからなるメモリセルを備え、 このメモリセルが複数個をＸ方向、Ｙ方向にマトリック
ス状に配列され、 上記マトリックス状のＹ方向に配列したメモリセルの第
１電極がＹ方向に共通接続され、上記マトリックス状の
Ｘ方向に連接された一つのメモリセルの第１の不純物拡
散層とこの一つのメモリセルの一方に隣接する一方のメ
モリセルの第１の不純物拡散層とを共通して設けるとと
もに、上記一つのメモリセルの第２の不純物拡散層とこ
の一つのメモリセルの他方に隣接する他方のメモリセル
の第２の不純物拡散層とを共通に設けてなり、Ｘ方向に
配列されたメモリセルの上記各第１の不純物拡散層が導
電層によって接続され、 更に、第２電極は、上記マトリックス状のＹ方向に共通
接続され、 しかも上記導電層が、第１の不純物拡散層から上記一つ
のメモリセルの第１電極及び上記一方のメモリセルの第
１電極間を通って上記導電層に至る導電性の引出しコン
タクト部によって第１の不純物拡散層に接続されている
不揮発性メモリ。 - 【請求項２】 半導体基板上に上部にパッド酸化膜を有
する第１電極を形成し、 続いて、第１電極の側壁に、絶縁膜としてのスペーサを
形成し、 続いて、半導体基板上に、熱酸化でゲート酸化膜よりも
薄いトンネル酸化膜を形成した後、さらにポリシリコン
層を形成し、続いて、各第１電極の側壁に上記絶縁膜と
してのスペーサを介してフローティングゲートを形成
し、 続いて、Ｘ方向、Ｙ方向にマトリックス状に配列される
複数個の各メモリセル形成領域が同時に覆われているよ
うなレジストパターンを用いて第２の不純物拡散層形成
領域に不純物の注入を行い不純物注入層を形成し、 レジストパターンを除去した後、続いて絶縁膜を形成す
るとともに、熱処理によって不純物注入層を第２の不純
物拡散層に変換し、続いて、ポリシリコン層、絶縁膜を
順次積層し、レジストパターンを用いて第２電極を形成
し、レジストパターンを除去した後、続いて、第１の不
純物拡散層形成領域に不純物の注入を行い不純物注入層
を形成し、 続いて、熱処理によって不純物注入層を第１の不純物拡
散層に変換するとともに、第１の不純物拡散層形成領域
における半導体基板表面に至る開口を形成し、それによ
って第１の不純物拡散層を露出させ、かつ第１電極と第
２電極の上記開口上方における各側壁にそれぞれ側壁絶
縁膜を形成し、 続いて、ポリシリコン層を形成し、マスクを用いてその
ポリシリコン層をエッチングすることにより、各第１の
不純物拡散層から、Ｘ方向に配列されたメモリセルの一
つのメモリセルの第１電極及びこの一つのメモリセルの
一方に隣接する一方のメモリセルの第１電極間を通る導
電性の引出しコンタクト部を形成し、 最後に、Ｘ方向に配列されたメモリセルの上記各第１の
不純物拡散層に導電性の引出しコンタクト部を介して接
続する導電層を形成することからなる不揮発性メモリの
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063868A JP2809547B2 (ja) | 1992-03-19 | 1992-03-19 | 不揮発性メモリ及びその製造方法 |
| US08/033,560 US5414286A (en) | 1992-03-19 | 1993-03-18 | Nonvolatile memory, method of fabricating the same, and method of reading information from the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063868A JP2809547B2 (ja) | 1992-03-19 | 1992-03-19 | 不揮発性メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267686A JPH05267686A (ja) | 1993-10-15 |
| JP2809547B2 true JP2809547B2 (ja) | 1998-10-08 |
Family
ID=13241718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063868A Expired - Lifetime JP2809547B2 (ja) | 1992-03-19 | 1992-03-19 | 不揮発性メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809547B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109148599B (zh) * | 2018-09-29 | 2021-06-08 | 上海华虹宏力半导体制造有限公司 | 浮栅型分栅闪存及其制造方法 |
-
1992
- 1992-03-19 JP JP4063868A patent/JP2809547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267686A (ja) | 1993-10-15 |
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