JP2597741B2 - 不揮発性メモリ素子 - Google Patents

不揮発性メモリ素子

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は電気的に書き換え可能な不揮発性メモリ素
子に関し、更に詳しくは、キャパシタのプログラム用絶
縁膜を破壊させることによりプログラムを行うOTP（ONE
TIME PROGRAMABLE ROM）に関するものである。
（ロ）従来の技術及び発明が解決しようとする課題 従来のこの種のセルは、１個のトランジスタと１個の
コンタクトサイズを有するキャパシタより構成されてい
た。
しかし、その１個のコンタクトサイズキャパシタはト
ランジスタのドレイン拡散層領域上に形成されているも
の、基板上に、キャパシタの絶縁膜とゲート電極がかな
りの距離をおいて配設されているから、製造時のミスア
ライメントを回避するためにセルサイズを小さくするの
が難しい。
この発明は１個のトランジスタを有するセルのサイズ
を小さくでき、しかも大容量化に適合できる不揮発性メ
モリ素子を提供することを目的とするものである。
（ハ）課題を解決するための手段及び作用 この発明は、半導体基板と、その表面領域に形成され
たソース・ドレイン拡散層と、半導体基板上にゲート絶
縁膜を介して配設されたゲート電極とからなる１個のト
ランジスタより構成され、かつゲート電極と少なくとも
一方のソース・ドレイン拡散層との間に配設されたプロ
グラム用絶縁膜を有し、そのプログラム用絶縁膜をゲー
ト電極への印加電圧で破壊させることによりプログラム
をおこなうようにした不揮発性メモリ素子である。
すなわち、この発明は、１個のトランジスタより構成
されたメモリ素子であって、例えば （ｉ）第１図に示すように、ゲート電極５と少なくとも
一方の拡散層（ドレイン）３にオーミック接合された導
電層（サイドウォールPoly Si）７との間に配設された
プログラム用絶縁膜を有し、これを破壊することにより
プログラムを行うように構成した不揮発性メモリ素子が
提供される。勿論、サイドウォールPoly Si 7はゲート
電極のステップ部E1に形成される訳である。また、 （ii）第４図、第６図に示すように、１個のトランジス
タのドレイン３とゲート電極21,45の側壁E2,E3間または
／および上面部E4にプログラム用絶縁膜16,46としてSiX
N1-X（０＜Ｘ＜１）を形成し、これをゲート電極21,45
への印加電圧で破壊することによりプログラムするOTP
セルを提供するものである。
本発明の最大の特徴はゲート電極側壁に直接プログラ
ム用絶縁膜を設け、それによって大容量化が可能なよう
にメモリ素子を構成したものである。
（ニ）実施例 以下図に示す実施例に基づいてこの発明を詳述する。
なお、この発明はこれによって限定されるものではな
い。
第１図はこの発明の第１の実施例を示す。
第１図において、不揮発性メモリ素子は、Si基板１
と、その表面領域に形成されたソース・ドレイン拡散層
２及び３と、Si基板上にSiO2のゲート絶縁膜４を介して
配設されたゲート電極（Select Gate）５とからなる１
個のトランジスタT1より構成され、かつゲート電極５と
ドレイン拡散層３との間に配設されたプログラム用絶縁
膜６を主して有する。
更に、プログラム用絶縁膜６は、ゲート電極５とゲー
ト電極５のドレイン３側のステップ部E1にドレイン３と
オーミック接合されたPoly Siスペーサ部７との間に配
設されてなる。
このゲート電極側壁に形成されたプログラム用絶縁膜
６及び導電層７は周知の手段により自己整合的に形成さ
れ得る。なすわち、ゲート電極５、ソース２、ドレイン
３を形成後、全面的にSiN膜を形成した後エッチバック
をおこない、ゲート電極のドレイン側の壁部（ステップ
部）E1のみにSiN膜６を残存させてこれをプログラム用
絶縁膜とする。さらに、ポリシリコンを全面に形成し、
エッチバックをおこなって、サイドウォールポリシリコ
ン層７をSiN膜６を介して上記側壁側に残存させ、これ
を導電層とする。
８は素子分離部であるSiO2のLOCOS膜であり、ゲート
電極５を含むSi基板１上には、ソース拡散層２とビット
線９とを接続するためのコンタクトホール10を有するSi
O2の層間絶縁膜11が形成される。
このように本実施例では、ゲート電極５のドレイン側
のステップ部E1に隣接してSiNのプログラム用絶縁膜６
を設け、サイドウォールPoly Si部７をドレイン３にオ
ーミック接合させて設け、しかもそのPoly Si部７とゲ
ート電極５とで絶縁膜６を挟む構成にしたので、セルサ
イズを小さくできる。
第２図にセルＣの等価回路を示す。
第３図はこの実施例のセルによるプログラム動作原理
を示す。
第３図において、４つのセルC1,C2,C3およびC4のう
ち、セルC1がプログラムセルであり、他のセルC2,C3お
よびC4は非プログラムセルとして構成される。なお、ｇ
はGNDであり、Vppは電源電圧である。
第４図はこの発明の第２の実施例を示す。
第４図において、セルは、上記第１の実施例のものと
同様に、１個のトランジスタT2より構成されており、そ
のドレイン拡散領域３とゲート電極21間のプログラム用
絶縁膜16をゲート電極21への印加電圧で破壊させること
によりプログラムがおこなわれる。
セルは、トランジスタT2のチャンネル部上およびソー
ス拡散領域２とゲート電極21間に配設されたSiO2ゲート
絶縁膜14と、ドレイン拡散領域３およびゲート電極21の
側壁E2にまたがって配設されたプログラム用絶縁膜16を
有する。
このプログラム用絶縁膜16は、SiXN1-X（０＜Ｘ＜
１）より形成されている。SiXN1-X膜16はSiO2膜14より
破壊に要する電荷量（charge to break down）QBDが小
さくて済む。
以下、製造方法について説明する。
まず、第５図（ａ）に示すように、SiO2の素子分離領
域（LOCOS膜）18とSiO2のゲート絶縁層12を有するｐ型S
i基板上に、ゲート絶縁層12の所定領域Ｒに、ゲート絶
縁膜形成用のレジスト層をパターン化したレジストパタ
ーン13を形成し、 次に、レジストパターン13をマスクにしてLOCOS膜18
の一部およびゲート絶縁膜12の所定領域Ｒ以外の領域を
除去してゲート絶縁膜14を形成した後、例えば、イオン
注入等の周知の方法でドレイン形成領域Ｄおよびソース
形成領域Ｕに不純物を注入し、続いで、熱処理を付して
不純物を拡散させて高濃度のｎ型ドレイン３および高濃
度のｎ型ソース２を形成し、その後、Si基板１上に、ド
レイン領域３からゲート絶縁膜14上の一端部にまたがる
領域Ｍに所定厚のSi3N4膜16を形成し、これをプログラ
ム絶縁膜とする［第５図（ｂ）参照］。
続いて、全面にポリシリコン層を積層した後、周知の
ホトリソグラフィ技術を用いて、Si3N4膜16全部を直下
に有するゲート電極21を形成し、さらに全面に、SiO2層
を積層する［第５図（ｃ）参照］。さらに全面に、図示
しないが、SiO2などの層間絶縁層を積層した後、ソース
２に通ずるコンタクトホールを形成し、全面にAlなどの
金属層を積層した後、これをパターン化してビット線を
形成する。
このようにしてメモリ素子が作成される。その、等価
回路ならびにプログラムの方法は上記第１の実施例の場
合（第２図および第３図参照）と同様である。
第６図は、SiO2のゲート絶縁膜44がソース・ドレイン
拡散層領域2,3を含むゲート絶縁膜領域に配設され、Si3
N4のプログラム絶縁膜46は、ゲート電極45の上面部E
4と、少なくともドレイン用拡散領域３を含むゲート絶
縁側壁E3に配設されてなるこの発明の第３の実施例を示
す。
以下、製造方法について説明する。
まず、第７図（ａ）に示すように、SiO2のLOCOS膜
８、SiO2のゲート絶縁層12を有するｐ型Si基板１を形成
する。
続いて、Si基板上、全面に、ポリシリコン層を積層
し、周知のパターニングを行ってゲート絶縁層上にゲー
ト電極部45を形成する［第７図（ｂ）参照］。
次に、ゲート電極部45をマスクにしてイオン注入など
の周知の方法で不純物を注入してソース2,ドレイン３を
形成するとともに、ゲート電極部45の片側のソース領域
２を覆うレジストパターン60を用いて、ゲート絶縁層12
並びにLOCOS膜８をエッチングし、ゲート絶縁膜44を形
成する［第７図（ｃ）参照］。これにより、ドレイン領
域３のゲート絶縁層は除去され、一方、ソース領域側２
のそれは残存する。
レジストパターン60を除去した後、全面に、LPCVD法
などの周知の積層方法を用いて、Si3N4層61を積層する
［第７図（ｄ）参照］。
しかる後、ゲート電極部45とドレイン３間にのみSi3N
4層を残存させて、これをプログラム絶縁膜46とする
［第６図参照］。その後、上方にビット線を作成する等
の工程は、上記第２の実施例と同様である。
このように上記第2,第３の各実施例では、少なくとも
ゲート電極側E2,E3にSi3N4膜16,46を設けたので、セル
サイズを小さくでき、大容量化に適合した不揮発性メモ
リ素子を提供できる。
（ホ）発明の効果 以上のように、この発明によれば、１個のトランジス
タで構成された不揮発性メモリ素子において、プログラ
ム用絶縁膜を、ゲート電極の少なくとも片側の側壁と一
方の不純物拡散層とにそれぞれ接触して設けたので、セ
ルサイズを小さくしながら、ゲート電極への印加電圧で
破壊することにより書き込みをおこなうことができ、大
容量化に適合できる効果がある。
【図面の簡単な説明】
第１図はこの発明の第１の実施例を示す要部構成説明
図、第２図および第３図はそれぞれこの発明における等
価回路図およびプログラム方法を説明するための回路
図、第４図および第５図はそれぞれこの発明の第２の実
施例を示す一部構成説明図および製造方法を示す工程
図、第６図および第７図はそれぞれこの発明の第３の実
施例における第４図および第５図相当図である。 １……ｐ型Si基板、２……ソース拡散層領域、３……ド
レイン拡散層領域、4,14,44……ゲート絶縁膜、5,21,45
……ゲート電極、6,16,46……プログラム用絶縁膜、７
……サイドウォールPoly Si膜、 E1,E2,E3……ゲート電極側壁（ステップ部）、 E4……ゲート電極上面部。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板と、その表面領域に形成された
    ソース・ドレイン拡散層と、半導体基板上にゲート絶縁
    膜を介して配設されたゲート電極とからなる１個のトラ
    ンジスタより構成され、かつゲート電極と少なくとも一
    方のソース・ドレイン拡散層との間に配設されたプログ
    ラム用絶縁膜を有し、そのプログラム用絶縁膜をゲート
    電極への印加電圧で破壊させることによりプログラムを
    おこなうようにした不揮発性メモリ素子。
  2. 【請求項２】プログラム用絶縁膜は、ゲート電極と少な
    くとも一方のソース・ドレイン拡散層にオーミック接合
    された導電層としてのゲート電極用ポリシリコンスペー
    サ部との間で、かつゲート電極の側壁（ステップ部）に
    配設されてなる請求項１記載の不揮発性メモリ素子。
  3. 【請求項３】ゲート絶縁膜がドレイン拡散層領域上を除
    くゲート絶縁膜領域に配設され、プログラム用絶縁膜
    は、ゲート電極直下で、かつ少なくともドレイン拡散層
    領域を含むゲート電極側壁（ステップ部）に配設されて
    なる請求項１記載の不揮発性メモリ素子。
  4. 【請求項４】ゲート絶縁膜がソース・ドレイン拡散層領
    域を含むゲート絶縁膜領域に配設され、プログラム用絶
    縁膜は、ゲート電極上面部と、少なくともドレイン拡散
    層領域を含むゲート電極側壁（ステップ部）に配設され
    てなる請求項１記載の不揮発性メモリ素子。
  5. 【請求項５】ゲート絶縁膜がSiO2膜であり、プログラム
    用絶縁膜は、破壊に要する電荷量がSiO2膜より小さいSi
    XN1-X膜（０＜Ｘ＜１）である請求項１記載の不揮発性
    メモリ素子。
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