JP4593875B2 - 不揮発性メモリ素子からなるメモリセルアレイ及びその製造方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 106
- 238000000034 method Methods 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 46
- 239000010410 layer Substances 0.000 claims description 108
- 239000000758 substrate Substances 0.000 claims description 48
- 239000004065 semiconductor Substances 0.000 claims description 46
- 239000011229 interlayer Substances 0.000 claims description 44
- 238000002955 isolation Methods 0.000 claims description 23
- 125000006850 spacer group Chemical group 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 5
- 230000005641 tunneling Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ素子及びその製造方法に関するものであり、さらに具体的には、メモリトランジスタと選択トランジスタが直列に接続されたＦＬＯＴＯＸ（ｆｌｏａｔｉｎｇ ｇａｔｅ ｔｕｎｎｅｌｉｎｇ ｏｘｉｄｅ）ＥＥＰＲＯＭ及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般的に、ＥＥＰＲＯＭセルはＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）セルのように浮遊ゲートを有し、浮遊ゲートに電子を注入、または放出することによって、データを貯蔵する。しかし、ＥＥＰＲＯＭの電子注入及び放出方式は非常に異なる方法を採択している。
【０００３】
ＥＰＲＯＭではＨＣＩ（Ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）によりフローティングゲートに電子が注入され、フローティングゲートに照射される紫外線のエネルギーによりフローティングゲートから電子が放出される。これに比べて、ＥＥＰＲＯＭで、フローティングゲートへの電子の注入及び放出は薄いトンネル絶縁膜を通じて発生するトンネリングを使用する。すなわち、トンネル酸化膜の両端に１０ＭｅＶ／ｃｍ内外の高電界を印加すると、トンネル絶縁膜を通じて電流が流れるようになり、これをＦＮトンネリング（Ｆｏｌｏｗ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）という。ＥＥＰＲＯＭでの電子の注入及び放出は上述のＦＮトンネリングを利用する。
【０００４】
ＥＥＰＲＯＭメモリのうちで、特に、ＦＬＯＴＯＸ型のメモリは直列に連結された二つのトランジスタ、すなわち、セルを選択するための選択トランジスタと、データを貯蔵するメモリトランジスタが一つのメモリセルを構成する。メモリトランジスタは電荷を貯蔵する浮遊ゲートとメモリトランジスタを制御するための制御ゲート電極及びこれら間に介在されたゲート層間誘電膜で構成される。
【０００５】
図１乃至図３は従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【０００６】
図１を参照すると、半導体基板１００上にゲート絶縁膜１０２を形成し、前記半導体基板１００の所定の領域内にチャネル拡散層１１０を形成する。図示しないが、前記ゲート絶縁膜１０２を形成する前に、前記半導体基板の所定の領域に素子分離膜を形成して活性領域を限定する。前記ゲート絶縁膜１０２は前記活性領域の上部に形成される。前記ゲート絶縁膜１０２の一部を除去して前記チャネル拡散層１１０の所定の領域を露出させる。前記露出された領域にトンネル絶縁膜１１８を形成する。すなわち、前記トンネル絶縁膜１１８は前記チャネル拡散層１１０の上部に位置する。前記半導体基板１００の全面に下部導電膜及び誘電膜を順次に形成し、パターニングして前記チャネル拡散層１１０を覆う浮遊ゲートパターン１２０ａ及び前記浮遊ゲートパターン１２０ａから所定の間隔離隔された下部選択ゲートパターン１２０ｂを形成する。前記浮遊ゲートパターン１２０ａの上部にゲート層間誘電膜１２２ａが形成され、前記下部選択ゲートパターン１２０ｂの上部に層間誘電膜パターン１２２ｂが形成される。
【０００７】
図２を参照すると、前記結果物に熱処理工程を施して前記浮遊ゲートパターン１２０ａ及び前記下部選択ゲートパターン１２０ｂの側壁に側壁絶縁膜１２４を形成する。続けて、前記側壁絶縁膜１２４が形成された結果物の全面に上部導電膜１２６を形成する。
【０００８】
図３を参照すると、前記上部導電膜１２６をパターニングして前記ゲート層間誘電膜１２２ａ上に制御ゲート電極１２６ａを形成すると同時に、前記層間誘電膜パターン１２２ｂの上部に上部選択ゲート１２６ｂを形成する。
【０００９】
図示しないが、上述とは異なり、前記下部導電膜、前記誘電膜及び前記上部導電膜を全部形成した後に、前記上部導電膜、前記誘電膜及び前記下部導電膜を順次にパターニングして制御ゲート電極と、前記制御ゲート電極に自己整列されたゲート層間誘電膜及び浮遊ゲートパターンを形成すると同時に、上部選択ゲート及び前記上部選択ゲートに自己整列された層間誘電膜パターン及び下部選択ゲートパターンを形成することもできる。
【００１０】
前記浮遊ゲートパターン１２０ａ，前記ゲート層間誘電膜１２２ａ及び前記制御ゲート電極１２６ａはメモリトランジスタのゲートパターンを構成し、前記下部選択トランジスタ１２０ｂ、前記層間誘電膜パターン１２２ｂ及び前記上部選択ゲート１２６ｂは選択トランジスタのゲートパターンを構成する。
【００１１】
次に、前記メモリゲートパターン及び前記選択ゲートパターンの間の半導体基板内に不純物を注入して前記チャネル拡散層１１０を含むチャネル領域１１０ａを形成し、前記メモリゲートパターン及び前記選択ゲートパターンの前記チャネル領域１１０ａの反対側に隣接した半導体基板内に各々ソース領域１０８及びドレイン領域１１２を形成する。
【００１２】
図４は従来の不揮発性メモリ素子の問題点を説明するための断面図である。
【００１３】
図４を参照すると、一般的に、選択トランジスタとメモリトランジスタで構成されたメモリセルを有するＦＬＯＴＯＸ型不揮発性メモリ素子のセルアレイは隣り合うメモリセルが互いに対称的に配置される。すなわち、各メモリセルは一側に隣接したメモリセルとソース領域を共有し、他の側に隣接したメモリセルとドレイン領域を共有する。したがって、前記浮遊ゲートパターン１２０ａ及び前記下部選択ゲートパターン１２０ｂが誤整列（ｍｉｓ−ａｌｉｇｎ）されて形成されたときには、セルアレイで前記ソース領域１０８と前記チャネル領域１１０ａとの間の間隔が一定にならない。これはメモリトランジスタのしきい値電圧のばらつきを増加させる結果をもたらす。
【００１４】
【発明が解決しようとする課題】
本発明の課題は、メモリセルのチャネル領域及びソース領域の間の間隔が一定な不揮発性メモリ素子及びその製造方法を提供することにある。
【００１５】
本発明の他の課題は、セルアレイを構成するメモリトランジスタのしきい値電圧のばらつきが小さい不揮発性メモリ素子及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上述の技術的課題はメモリトランジスタ及び選択トランジスタが直列に連結されたＦＬＯＴＯＸ型不揮発性メモリ素子からなるメモリセルアレイ及びその製造方法により提供されることができる。この素子は、半導体基板上に所定の間隔離隔されて配置された第１基底パターン及び第２基底パターンと、前記第１、第２基底パターンの間の半導体基板内に形成されたチャネル領域を含む。前記第１基底パターンの前記チャネル領域の反対側に隣接した半導体基板内に形成されたソース領域と、前記第２基底パターンの前記チャネル領域の反対側に隣接した半導体基板内に形成されたドレイン領域が存在する。前記第１基底パターン上部をメモリゲートが覆い、前記メモリゲートは前記第１基底パターンの上部から拡張されて前記チャネル領域の所定の領域の上部を覆う。前記メモリゲート及び前記チャネル領域の間にトンネル酸化膜が介在される。選択ゲートが前記第２基底パターンを覆う。隣接する前記不揮発性メモリ素子は、前記ソース領域を共有する、前記ソース領域と前記チャネル領域との間の距離は、隣接する前記不揮発性メモリ素子同士でそれぞれ同じ距離である。
【００１７】
本発明の一実施形態で、前記メモリゲートは、前記第１基底パターン及び前記チャネル領域の所定の領域の上部を覆う浮遊ゲートパターンと、前記浮遊ゲートパターンの上部の制御ゲート電極を含むことができる。前記制御ゲート電極及び前記浮遊ゲートパターンの間にゲート層間誘電膜が介在される。また、前記選択ゲートは、前記第２基底パターンの上部に順次に積層された下部選択ゲートパターン、層間絶縁膜及び上部選択ゲートを含むことができる。この場合に、前記上部選択ゲート及び前記下部選択ゲートパターンは前記層間絶縁膜を貫通して互いに電気的に接続されることができる。
【００１８】
この隣接する２つの不揮発性メモリ素子を含むメモリセルアレイの製造方法は、半導体基板上に所定の間隔離隔された第１基底パターン及び第２基底パターンを形成する段階を含む。所定の間隔離隔された２つの第２基底パターンと、前記２つの第２基底パターンの間に所定の間隔離隔された２つの第１基底パターンと、を半導体基板上に形成する。前記２つの第１基底パターンと前記２つの第２基底パターンとをイオン注入マスクとして使用し前記半導体基板内に不純物を注入して、隣接する前記第１基底パターン間にソース領域と、前記第１基底パターンと前記第２基底パターン間にチャネル領域と、前記第２基底パターンの前記チャネル領域の反対側にドレイン領域と、を形成する。前記チャネル領域の所定の領域の上部にトンネル酸化膜を形成し、前記第１基底パターン及び前記トンネル酸化膜を覆うメモリゲートを形成する。また、前記第２基底パターンを覆う選択ゲートパターンを形成する。前記ソース領域は前記隣接する２つの不揮発性メモリ素子がそれぞれ共有し、前記第１基底パターンと前記第２基底パターンとの間の距離は等しい。前記メモリゲートは順次に積層された浮遊ゲートパターン、ゲート層間誘電膜及び制御ゲート電極を含む。前記浮遊ゲートパターンは前記第１基底パターン及び前記トンネル酸化膜を覆い、前記制御ゲート電極は前記浮遊ゲートの上部に位置する。前記ゲート層間絶縁膜が前記制御ゲート電極と浮遊ゲートパターンとの間に介在される。
【００１９】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の形態で具体化させることもできる。むしろ、ここで紹介する実施形態は開示された内容が完全に理解されるように、そして当業者に本発明の思想が十分に伝達されるように提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されるものである。また、層が他の層、または基板“上”にあると言及される場合に、それは他の層、または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在させることができるものである。明細書の全体にわたって同一の参照番号で表示される部分は同一の構成要素を示す。
【００２０】
図５及び図６は本発明の第１実施形態による不揮発性メモリ素子の平面図及び斜視図を示す図面である。
【００２１】
図５及び図６を参照すると、本発明による不揮発性メモリ素子は半導体基板の所定の領域に素子分離膜が配置されて活性領域を限定する。前記活性領域の上部をメモリゲートパターン及び選択トランジスタパターンが並んで横切る。前記メモリゲートは前記活性領域の上部を横切る制御ゲート電極２２０ａ及び前記制御ゲート電極２２６ａ及び前記活性領域の間に介在された浮遊ゲートパターン２２０ａを含む。前記メモリゲートは前記浮遊ゲートパターン２２０ａ及び前記制御ゲートパターン２２６ａの間にゲート層間誘電膜２２２ａをさらに含む。前記浮遊ゲートパターン２２０ａ及び前記活性領域の間に第１基底パターン２０４ａが介在される。
【００２２】
前記選択ゲートパターンは順次に積層されて前記活性領域を横切る下部選択ゲートパターン２０４ｂ、層間絶縁膜パターン２２２ｂ及び上部選択ゲート２２０ｂを含む。前記下部選択ゲートパターン２０４ｂの下部に前記下部選択ゲートパターン２０４ｂと並んで前記活性領域を横切る第２基底パターン２０４ｂが位置する。前記第１基底パターン２０４ａ及び前記第２基底パターン２０４ｂの間の前記活性領域上にトンネル絶縁膜２１８が存在し、前記浮遊ゲートパターン２２０ａは前記第１基底パターン２０４ａの上部から拡張されて前記トンネル絶縁膜２１８の上部をさらに覆う。前記トンネル絶縁膜２１８を囲む前記活性領域上に前記トンネル絶縁膜２１８より厚いゲート絶縁膜２０２が存在する。前記ゲート絶縁膜２０２は前記第１及び第２基底パターン２０４ａ、２０４ｂと前記活性領域との間と、前記浮遊ゲートパターン２２０ａと前記活性領域との間と、前記下部選択ゲートパターン２２０ｂと前記活性領域との間に介在されることができる。前記第１及び第２基底パターン２０４ａ、２０４ｂの間の活性領域内にチャネル領域が存在する。また、前記第１基底パターン２０４ａの前記チャネル領域の反対側に隣接した活性領域内にソース領域２０８が存在し、前記第２基底パターン２０４ｂの前記チャネル領域の反対側に隣接した活性領域内にドレイン領域２１２が存在する。
【００２３】
本発明の1実施形態で、前記メモリゲートを横切る断面で示すと、前記浮遊ゲートパターン２２０ａの幅は前記制御ゲート電極２２６ａの幅より広い。また、前記選択ゲートパターンを横切る断面で示すと、前記下部選択ゲートパターン２２０ｂの幅は前記上部選択ゲートパターン２２６ｂの幅より広い。前記ソース領域２０８は前記素子分離膜Ｆｏｘを横切って隣り合うソース領域と接続される。望ましくは、前記ソース領域２０８の間の前記素子分離膜Ｆｏｘは切断されて前記活性領域が連結され、前記連結された活性領域内にソース領域２０８を存在させることができる。前記浮遊ゲートパターン２２０ａ、前記ゲート層間絶縁膜２２２ａ及び前記制御ゲート電極２２６ａはメモリゲートを構成する。また、前記下部選択ゲートパターン２２０ｂ、層間絶縁膜パターン２２２ｂ及び上部選択ゲートパターン２２６ｂは選択ゲートを構成する。
【００２４】
図７乃至図２０、図２２は図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【００２５】
図２３は図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態の変形例を説明するための工程断面図である。
【００２６】
図８乃至図２１は図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【００２７】
図７及び図８を参照すると、半導体基板２００の所定の領域に素子分離膜Ｆｏｘを形成して活性領域を限定する。前記結果物の全面にゲート絶縁膜２０２、基底導電膜（ｂａｓｅ ｃｏｎｄｕｃｔｉｖｅ ｌａｙｅｒ：２０４）、及び上部絶縁膜２０６を順次に形成する。前記基底導電膜２０４はポリシリコン膜で形成することが望ましい。前記上部絶縁膜２０６は前記基底導電膜２０４及び前記ゲート絶縁膜２０２とエッチング選択比を有する絶縁膜として、例えば、シリコン窒化膜で形成することが望ましい。
【００２８】
図９及び図１０を参照すると、前記上部絶縁膜２０６及び前記基底導電膜２０４を順次にパターニングして前記活性領域の上部を覆う第１基底パターン２０４ａを形成し、前記第１基底パターン２０４ａから離隔されて前記活性領域を横切る第２基底パターン２０４ｂを形成する。前記第１及び第２基底パターン２０４ａ、２０４ｂの各々の上部に上部絶縁膜パターン２０６ａが覆われる。前記第１基底パターン２０４ａは前記活性領域の上部を覆い、そのエッジは延長されて前記素子分離膜Ｆｏｘの上部に重畳される。前記第１基底パターン２０４ａ及び前記第２基底パターン２０４ｂで構成されたグループはメモリセルアレイで互いに隣り合って対称的に並んで配置される。前記第１基底パターン２０４ａ及び前記第２基底パターン２０４ｂの間の活性領域内にチャネル領域２１０を形成し、前記第１基底パターン２０４ａ及び前記第２基底パターン２０４ｂの前記チャネル領域２１０の反対側で、隣接する活性領域内に各々ソース領域２０８及びドレイン領域２１２を形成する。前記ソース領域２０８は前記第１基底パターン２０４ａに隣接し、前記ドレイン領域２１２は前記第２基底パターン２０４ｂに隣接する。前記チャネル領域２１０、前記ソース領域２０８及び前記ドレイン領域２１２は前記第１及び第２基底パターン２０４ａ、２０４ｂ及び前記上部絶縁膜パターン２０６ａをイオン注入マスクとして使用して前記活性領域内に不純物を注入して形成することができる。これによって、前記チャネル領域２１０、前記ソース領域２０８及び前記ドレイン領域２１２は前記第１及び第２基底パターン２０４ａ、２０４ｂに自己整列されて形成される。
【００２９】
前記素子分離膜Ｆｏｘから隔離されて互いに隣り合う前記ソース領域２０８は電気的に接続されることが望ましい。このために、前記ソース領域２０８が形成される領域の間には素子分離膜Ｆｏｘを形成しないことが望ましい。したがって、前記ソース領域２０８は前記素子分離膜Ｆｏｘを横切って隣り合うメモリセルのソース領域と接続された共通ソースラインを形成する。
【００３０】
図１１及び図１２を参照すると、前記順次に積層された第１基底パターン２０４ａ及び前記上部絶縁膜パターン２０６ａの側壁に各々第１側壁スペーサ２１４ａを形成し、前記順次に積層された第２基底パターン２０４ｂの側壁に各々第２側壁スペーサ２１４ｂを形成する。前記第１及び第２側壁スペーサ２１４ａ、２１４ｂは前記ゲート絶縁膜２０２とエッチング選択比を有する絶縁膜であることが望ましい。
【００３１】
図１３及び図１４を参照すると、前記第１及び第２側壁スペーサ２１４ａ、２１４ｂが形成された結果物上にフォトレジストパターン２１６を形成する。前記フォトレジストパターン２１６は前記第１及び第２側壁スペーサ２１４ａ、２１４ｂの間の前記ゲート絶縁膜２０２の所定の部分を露出させる。前記フォトレジストパターン２１６をエッチングマスクとして使用して前記ゲート絶縁膜２０２の所定の部分をエッチングして前記半導体基板２００の一部を露出させる。
【００３２】
前記露出された領域は少なくとも前記第１基底パターン２０４ａ及び前記第２基底パターン２０４ｂの間の前記第１側壁スペーサ２１４ａの上部を含むことが望ましい。これによって、前記半導体基板２００は前記第１側壁スペーサ２１４ａに自己整列されて露出される。
【００３３】
図１５及び図１６を参照すると、前記フォトレジストパターン２１６と、前記上部絶縁膜パターン２０６ａ及び前記第１、第２側壁スペーサ２１４ａを除去する。次に、前記露出された半導体基板上に前記ゲート絶縁膜２０２より薄いトンネル絶縁膜２１８を形成する。例えば、前記半導体基板に熱処理工程を適用して前記露出された半導体基板上に熱酸化膜を形成することによって、前記トンネル絶縁膜２１８を形成することができる。前記トンネル絶縁膜２１８が形成された結果物の全面に下部導電膜２２０及び誘電膜２２２をコンフォーマルに形成する。前記下部導電膜２２０はポリシリコン膜で形成することができ、前記誘電膜２２２はＯＮＯ膜で形成することができる。
【００３４】
図１７及び図１８を参照すると、前記誘電膜２２２及び前記下部導電膜２２０を順次にパターニングして前記第１基底パターン２０４ａ及び前記トンネル絶縁膜２１８の上部を覆う浮遊ゲートパターン２２０ａと、前記浮遊ゲートパターン２２０ａの上部を覆うゲート層間誘電膜２２２ａを形成する。これと共に、前記第２基底パターン２０４ｂの上部に前記活性領域を横切る下部選択ゲートパターン２２０ｂ及び前記下部選択ゲートパターン２２０ｂの上部に層間誘電膜パターン２２２ｂを形成する。前記第１基底パターン２０４ａ及び前記浮遊ゲートパターン２２０ａは不揮発性メモリ素子の浮遊ゲートを構成する。また、前記第２基底パターン２０４ｂ及び前記下部選択ゲートパターン２２０ｂは不揮発性メモリ素子の下部選択ゲートを構成する。この時に、前記チャネル領域２１０に隣接した前記第１基底パターン２０４ａの側壁は前記浮遊ゲートパターン２２０ａで覆われることが望ましい。また、前記チャネル領域２１０に隣接した前記第２基底パターン２０４ｂの側壁は前記下部選択ゲートパターン２２０ｂで覆われることが望ましい。その理由は、前記浮遊ゲートパターン２２０ａ及び前記下部選択ゲートパターン２２０ｂを形成するためのフォトリソグラフィ工程で誤整列が生じても、チャネル領域２１０に隣接した前記第１基底パターン２０４ａ、または前記第２基底パターン２０４ｂのエッジがエッチングされることを防止するためである。
【００３５】
次に、前記浮遊ゲート及び前記下部選択ゲートの側壁に側壁絶縁膜２２４を形成する。前記側壁絶縁膜２２４は前記浮遊ゲートパターン２２０ａ及び前記下部選択ゲートパターン２２０ｂの側壁に形成されることが望ましい。しかし、前記第１基底パターン２０４ａの側壁または前記第２基底パターン２０４ｂの側壁が露出される場合に、前記側壁絶縁膜２２４は前記露出された第１基底パターン２０４ａの側壁、または前記露出された第２基底パターン２０４ｂの側壁を覆うことができる。すなわち、半導体基板上に形成された導電性を有する構造体は全部絶縁膜で囲まれる。前記側壁絶縁膜２２４は前記浮遊ゲートパターン２２０及び前記下部選択ゲートパターン２２０ｂが形成された結果物に熱処理工程を適用して形成された熱酸化膜であり得る。図１９に示したように、本発明の第１実施形態は前記活性領域上に各々離隔された島形態の浮遊ゲートパターン２２０を有する。
【００３６】
図２０及び図２１を参照すると、前記側壁絶縁膜２２４が形成された結果物の全面に上部導電膜を形成する。次に、前記上部導電膜をパターニングして前記浮遊ゲートパターン２２０ａの上部を過ぎ、前記活性領域を横切る制御ゲート電極２２６ａ及び前記下部選択ゲートパターン２２０ｂの上部に沿って前記活性領域を横切る上部選択ゲート２２６ｂを形成する。前記上部導電膜はポリシリコン膜、またはメタルポリサイド膜を形成することが望ましい。この時に、前記制御ゲート電極２２６ａの幅及び前記上部選択ゲート２２６ｂの幅は各々前記浮遊ゲートパターン２２０ａの幅及び前記下部選択ゲートパターン２２０ｂの幅より狭いことが望ましい。
【００３７】
本発明によると、前記浮遊ゲートパターン２２０ａが前記第１基底パターン２０４ａの上部をコンフォーマルに覆い、前記浮遊ゲートパターン２２０ａの上部面は前記第１基底パターン２０４ａの上部では高く、前記トンネル絶縁膜２１８の上部では低い表面屈曲を有する。したがって、本発明による不揮発性メモリ素子は制限された面積で広い面積を有するゲート層間絶縁膜を有することができる。
【００３８】
前記上部導電膜を形成する前に、前記下部選択ゲートパターン２２０ｂ上の前記層間誘電膜パターン２２２ｂの一部を除去することによって、前記上部選択ゲート２２６ｂ及び前記下部選択ゲートパターン２２０ｂを電気的に接続させることができる。
【００３９】
図２２を参照すると、互いに向き合う浮遊ゲートパターン２２０ａの間の前記ソース領域２０８に不純物を注入して高濃度ソース領域２３０を形成し、互いに向き合う下部選択ゲートパターン２２０ｂの間の前記ドレイン領域２１０に不純物を注入して高濃度ドレイン領域２２８を形成することができる。
【００４０】
一方、図２３を参照すると、前記高濃度ソース領域２３０及び前記低濃度ソース領域２２８を形成せず、前記制御ゲート電極２２６ａ及び前記上部選択ゲート２２６ｂが形成された結果物の全面に絶縁膜２３２を形成し、前記絶縁膜２３２をパターニングして前記ドレイン領域２１０を露出させるビットラインコンタクトホール２３４を形成する。続けて、前記絶縁膜２３２をイオン注入マスクとして使用して前記ビットラインコンタクトホール２３４に露出されたドレイン領域内に不純物を注入して高濃度ドレイン領域２２８ａを形成することもできる。この時に、図示しないが、前記半導体基板の所定の領域で、前記ソース領域２０８、前記制御ゲート電極２２６ａ及び前記上部選択ゲート２２６ｂを各々露出させるコンタクトホールが形成されることができる。
【００４１】
図２４は本発明の第２実施形態による不揮発性メモリ素子を示す平面図である。
【００４２】
図２５は本発明の第２実施形態による不揮発性メモリ素子を示す斜視図である。
【００４３】
図２４及び図２５を参照すると、本発明の第２実施形態による不揮発性メモリ素子は上述の第１実施形態と類似である。上述の第１実施形態による不揮発性メモリ素子と異なる点は、浮遊ゲートパターン３２０ａ及び下部選択ゲートパターン３２０ｂが制御ゲート電極３２６ａ及び上部選択ゲートパターン３２６ｂに各々自己整列されることである。これによって、前記制御ゲート電極３２６ａを横切る方向の断面で示すと、前記浮遊ゲートパターン３２０ａの幅は前記制御ゲート電極３２６ａの幅と同一であり、前記下部選択ゲートパターン３２０ｂの幅は前記上部選択ゲートパターン３２６ｂの幅と同一である。
【００４４】
具体的に、半導体基板の所定の領域に素子分離膜が配置されて活性領域を限定する。前記活性領域の上部をメモリゲートパターン及び選択トランジスタパターンが並んで横切る。前記メモリゲートは前記活性領域の上部を横切る制御ゲート電極３２６ａ及び前記活性領域の間に介在された浮遊ゲートパターン３２０ａを含む。前記メモリゲートは前記浮遊ゲートパターン３２０ａ及び前記制御ゲートパターン３２６ａの間にゲート層間誘電膜３２２ａをさらに含む。前記浮遊ゲートパターン３２０ａ及び前記活性領域の間に第１基底パターン２０４が介在される。
【００４５】
前記第１及び第２基底パターン２０４ａ、２０４ｂの間の活性領域内にチャネル領域が存在する。また、前記第１基底パターン２０４ａの前記チャネル領域の反対側に隣接した活性領域内にソース領域２０８が存在し、前記第２基底パターン２０４ｂの前記チャネル領域の反対側に隣接した活性領域内にドレイン領域２１２が存在する。前記ソース領域２０８は前記素子分離膜Ｆｏｘを横切って隣り合うソース領域と接続される。望ましくは、前記ソース領域２０８の間の前記素子分離膜Ｆｏｘは切断されて前記活性領域が連結され、前記連結された活性領域内にソース領域２０８が存在することができる。
【００４６】
図２６、図２９及び図３１は図２４のＩＩＩ−ＩＩＩ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【００４７】
図２７、図３０、図２４のＩＶ−ＩＶ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【００４８】
図２６及び図２７を参照すると、第１、第２基底パターン２０４ａ、下部導電膜３２０及び誘電膜３２２を形成する段階までは図７乃至図１６、図８乃至図１６で上述した第１実施形態と同一に進行することができる。次に、前記誘電膜３２２及び前記下部導電膜３２０を順次にパターニングして前記素子分離膜Ｆｏｘ上に孤立したグルーブＧを形成する。前記グルーブＧの内側壁に側壁絶縁膜３２４を形成する。
【００４９】
図２８は前記グルーブが形成された結果物を示す平面図である。
【００５０】
図２８を参照すると、前記グルーブＧは各々第１基底パターン２０４ａの間の素子分離膜Ｆｏｘ及び前記トンネル絶縁膜２１８の間の素子分離膜Ｆｏｘ上に形成される。第２基底パターン２０４ｂを横切る断面で示す時に、前記グルーブＧの幅は後続工程で形成される制御ゲート電極（図２５の３２６ａ）の幅より大きくデザインすることが望ましい。
【００５１】
図２９及び図３０を参照すると、前記側壁絶縁膜３２４が形成された結果物の全面に上部導電膜３２６を形成する。前記上部導電膜３２６及び前記下部導電膜３２０は前記誘電膜３２２及び前記側壁絶縁膜３２４により電気的に絶縁される。
【００５２】
これと異なり、図示しないが、前記下部導電膜を形成し、グルーブを形成した後に、前記グルーブが形成された結果物の全面に誘電膜及び上部導電膜を形成することもできる。この場合に、前記下部導電膜及び前記上部導電膜は誘電膜により絶縁されることができる。
【００５３】
図３１を参照すると、前記上部導電膜３２６、前記誘電膜３２２及び前記下部導電膜３２０を順次にパターニングして前記活性領域を横切る制御ゲート電極３２６ａ及び前記制御ゲート電極３２６ａと並んで前記活性領域を横切る上部選択ゲート３２６ｂを形成する。前記制御ゲート電極３２６ａ及び前記活性領域の間に浮遊ゲートパターン３２０ａが形成される。前記浮遊ゲートパターン３２０ａ及び前記制御ゲート電極３２６ａの間にゲート層間誘電膜３２２ａが介在される。また、前記上部選択ゲート３２６ｂの下部に前記上部選択ゲート３２６ｂに自己整列された下部選択ゲートパターン３２０ｂが形成される。前記上部選択ゲートパターン３２６ｂ及び前記下部選択ゲートパターン３２０ｂの間に層間絶縁膜パターン３２２ｂが介在される。この時に、前記上部導電膜３２６を形成する前に、前記誘電膜３２２の一部を除去して前記半導体基板の所定の領域で、前記上部選択ゲートパターン３２６ｂ及び前記下部選択ゲートパターン３２０ｂを電気的に接続させることができる。
【００５４】
前記下部選択ゲートパターン３２０ｂ及び前記第２基底パターン２０４ｂは下部選択ゲートを構成し、前記第１基底パターン２０４ａ及び前記浮遊ゲートパターン３２０ａは浮遊ゲートを構成する。
【００５５】
また、前記制御ゲート電極３２６ａを横切る断面で示すと、前記制御ゲート電極３２６ａの幅を前記グルーブＧの幅より狭くパターニングすることができる。その結果、前記制御ゲート電極３２６ａに自己整列されて形成された前記浮遊ゲートパターン３２０ａは島状の形態を有することができる。
【００５６】
次に、上述の第１実施形態のように、前記浮遊ゲートパターン３２０ａの間の前記ソース領域２０８内に高濃度ソース領域２３０を形成することができ、前記下部選択ゲートの間の前記ドレイン領域２１２に高濃度ドレイン領域２２８を形成することができる。
【００５７】
【発明の効果】
上述のように、本発明によると、メモリゲート及び選択ゲートを形成する前に、基底パターンを形成し、前記基底パターンに自己整列されたソース領域、ドレイン領域及びチャネル領域を形成することによって、ゲートの誤整列によりソース領域及びチャネル領域の間の距離が異なってしまうことを防止することができる。これによって、セルアレイで、互いに対称になって繰り返し形成されるメモリセルのしきい値電圧が均一な不揮発性メモリ素子を製造することができる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２】従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図３】従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図４】従来の不揮発性メモリ素子の問題点を説明するための断面図である。
【図５】本発明の第１実施形態による不揮発性メモリ素子を示す平面図である。
【図６】本発明の第１実施形態による不揮発性メモリ素子を示す斜視図である。
【図７】図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図８】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図９】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１０】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１１】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１２】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１３】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１４】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１５】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１６】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１７】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１８】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１９】本発明の第１実施形態による不揮発性メモリ素子を示す平面図である。
【図２０】図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２１】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２２】図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２３】図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２４】本発明の第２実施形態による不揮発性メモリ素子を示す平面図である。
【図２５】本発明の第２実施形態による不揮発性メモリ素子を示す斜視図である。
【図２６】図２４のＩＩＩ−ＩＩＩ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２７】図２４のＩＶ−ＩＶ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２８】本発明の第２実施形態による不揮発性メモリ素子を示す工程断面図である。
【図２９】図２４のＩＩＩ−ＩＩＩ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図３０】図２４のＩＶ−ＩＶ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図３１】図２４のＩＩＩ−ＩＩＩ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【符号の説明】
１００…半導体基板、
２０４ａ…第１基底パターン、
２０４ｂ…第２基底パターン、
２０８…ソース領域、
２１０…チャネル領域、
２１２…ドレイン領域、
２１８…トンネル絶縁膜。
【発明の属する技術分野】
本発明は不揮発性メモリ素子及びその製造方法に関するものであり、さらに具体的には、メモリトランジスタと選択トランジスタが直列に接続されたＦＬＯＴＯＸ（ｆｌｏａｔｉｎｇ ｇａｔｅ ｔｕｎｎｅｌｉｎｇ ｏｘｉｄｅ）ＥＥＰＲＯＭ及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般的に、ＥＥＰＲＯＭセルはＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）セルのように浮遊ゲートを有し、浮遊ゲートに電子を注入、または放出することによって、データを貯蔵する。しかし、ＥＥＰＲＯＭの電子注入及び放出方式は非常に異なる方法を採択している。
【０００３】
ＥＰＲＯＭではＨＣＩ（Ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）によりフローティングゲートに電子が注入され、フローティングゲートに照射される紫外線のエネルギーによりフローティングゲートから電子が放出される。これに比べて、ＥＥＰＲＯＭで、フローティングゲートへの電子の注入及び放出は薄いトンネル絶縁膜を通じて発生するトンネリングを使用する。すなわち、トンネル酸化膜の両端に１０ＭｅＶ／ｃｍ内外の高電界を印加すると、トンネル絶縁膜を通じて電流が流れるようになり、これをＦＮトンネリング（Ｆｏｌｏｗ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）という。ＥＥＰＲＯＭでの電子の注入及び放出は上述のＦＮトンネリングを利用する。
【０００４】
ＥＥＰＲＯＭメモリのうちで、特に、ＦＬＯＴＯＸ型のメモリは直列に連結された二つのトランジスタ、すなわち、セルを選択するための選択トランジスタと、データを貯蔵するメモリトランジスタが一つのメモリセルを構成する。メモリトランジスタは電荷を貯蔵する浮遊ゲートとメモリトランジスタを制御するための制御ゲート電極及びこれら間に介在されたゲート層間誘電膜で構成される。
【０００５】
図１乃至図３は従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【０００６】
図１を参照すると、半導体基板１００上にゲート絶縁膜１０２を形成し、前記半導体基板１００の所定の領域内にチャネル拡散層１１０を形成する。図示しないが、前記ゲート絶縁膜１０２を形成する前に、前記半導体基板の所定の領域に素子分離膜を形成して活性領域を限定する。前記ゲート絶縁膜１０２は前記活性領域の上部に形成される。前記ゲート絶縁膜１０２の一部を除去して前記チャネル拡散層１１０の所定の領域を露出させる。前記露出された領域にトンネル絶縁膜１１８を形成する。すなわち、前記トンネル絶縁膜１１８は前記チャネル拡散層１１０の上部に位置する。前記半導体基板１００の全面に下部導電膜及び誘電膜を順次に形成し、パターニングして前記チャネル拡散層１１０を覆う浮遊ゲートパターン１２０ａ及び前記浮遊ゲートパターン１２０ａから所定の間隔離隔された下部選択ゲートパターン１２０ｂを形成する。前記浮遊ゲートパターン１２０ａの上部にゲート層間誘電膜１２２ａが形成され、前記下部選択ゲートパターン１２０ｂの上部に層間誘電膜パターン１２２ｂが形成される。
【０００７】
図２を参照すると、前記結果物に熱処理工程を施して前記浮遊ゲートパターン１２０ａ及び前記下部選択ゲートパターン１２０ｂの側壁に側壁絶縁膜１２４を形成する。続けて、前記側壁絶縁膜１２４が形成された結果物の全面に上部導電膜１２６を形成する。
【０００８】
図３を参照すると、前記上部導電膜１２６をパターニングして前記ゲート層間誘電膜１２２ａ上に制御ゲート電極１２６ａを形成すると同時に、前記層間誘電膜パターン１２２ｂの上部に上部選択ゲート１２６ｂを形成する。
【０００９】
図示しないが、上述とは異なり、前記下部導電膜、前記誘電膜及び前記上部導電膜を全部形成した後に、前記上部導電膜、前記誘電膜及び前記下部導電膜を順次にパターニングして制御ゲート電極と、前記制御ゲート電極に自己整列されたゲート層間誘電膜及び浮遊ゲートパターンを形成すると同時に、上部選択ゲート及び前記上部選択ゲートに自己整列された層間誘電膜パターン及び下部選択ゲートパターンを形成することもできる。
【００１０】
前記浮遊ゲートパターン１２０ａ，前記ゲート層間誘電膜１２２ａ及び前記制御ゲート電極１２６ａはメモリトランジスタのゲートパターンを構成し、前記下部選択トランジスタ１２０ｂ、前記層間誘電膜パターン１２２ｂ及び前記上部選択ゲート１２６ｂは選択トランジスタのゲートパターンを構成する。
【００１１】
次に、前記メモリゲートパターン及び前記選択ゲートパターンの間の半導体基板内に不純物を注入して前記チャネル拡散層１１０を含むチャネル領域１１０ａを形成し、前記メモリゲートパターン及び前記選択ゲートパターンの前記チャネル領域１１０ａの反対側に隣接した半導体基板内に各々ソース領域１０８及びドレイン領域１１２を形成する。
【００１２】
図４は従来の不揮発性メモリ素子の問題点を説明するための断面図である。
【００１３】
図４を参照すると、一般的に、選択トランジスタとメモリトランジスタで構成されたメモリセルを有するＦＬＯＴＯＸ型不揮発性メモリ素子のセルアレイは隣り合うメモリセルが互いに対称的に配置される。すなわち、各メモリセルは一側に隣接したメモリセルとソース領域を共有し、他の側に隣接したメモリセルとドレイン領域を共有する。したがって、前記浮遊ゲートパターン１２０ａ及び前記下部選択ゲートパターン１２０ｂが誤整列（ｍｉｓ−ａｌｉｇｎ）されて形成されたときには、セルアレイで前記ソース領域１０８と前記チャネル領域１１０ａとの間の間隔が一定にならない。これはメモリトランジスタのしきい値電圧のばらつきを増加させる結果をもたらす。
【００１４】
【発明が解決しようとする課題】
本発明の課題は、メモリセルのチャネル領域及びソース領域の間の間隔が一定な不揮発性メモリ素子及びその製造方法を提供することにある。
【００１５】
本発明の他の課題は、セルアレイを構成するメモリトランジスタのしきい値電圧のばらつきが小さい不揮発性メモリ素子及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上述の技術的課題はメモリトランジスタ及び選択トランジスタが直列に連結されたＦＬＯＴＯＸ型不揮発性メモリ素子からなるメモリセルアレイ及びその製造方法により提供されることができる。この素子は、半導体基板上に所定の間隔離隔されて配置された第１基底パターン及び第２基底パターンと、前記第１、第２基底パターンの間の半導体基板内に形成されたチャネル領域を含む。前記第１基底パターンの前記チャネル領域の反対側に隣接した半導体基板内に形成されたソース領域と、前記第２基底パターンの前記チャネル領域の反対側に隣接した半導体基板内に形成されたドレイン領域が存在する。前記第１基底パターン上部をメモリゲートが覆い、前記メモリゲートは前記第１基底パターンの上部から拡張されて前記チャネル領域の所定の領域の上部を覆う。前記メモリゲート及び前記チャネル領域の間にトンネル酸化膜が介在される。選択ゲートが前記第２基底パターンを覆う。隣接する前記不揮発性メモリ素子は、前記ソース領域を共有する、前記ソース領域と前記チャネル領域との間の距離は、隣接する前記不揮発性メモリ素子同士でそれぞれ同じ距離である。
【００１７】
本発明の一実施形態で、前記メモリゲートは、前記第１基底パターン及び前記チャネル領域の所定の領域の上部を覆う浮遊ゲートパターンと、前記浮遊ゲートパターンの上部の制御ゲート電極を含むことができる。前記制御ゲート電極及び前記浮遊ゲートパターンの間にゲート層間誘電膜が介在される。また、前記選択ゲートは、前記第２基底パターンの上部に順次に積層された下部選択ゲートパターン、層間絶縁膜及び上部選択ゲートを含むことができる。この場合に、前記上部選択ゲート及び前記下部選択ゲートパターンは前記層間絶縁膜を貫通して互いに電気的に接続されることができる。
【００１８】
この隣接する２つの不揮発性メモリ素子を含むメモリセルアレイの製造方法は、半導体基板上に所定の間隔離隔された第１基底パターン及び第２基底パターンを形成する段階を含む。所定の間隔離隔された２つの第２基底パターンと、前記２つの第２基底パターンの間に所定の間隔離隔された２つの第１基底パターンと、を半導体基板上に形成する。前記２つの第１基底パターンと前記２つの第２基底パターンとをイオン注入マスクとして使用し前記半導体基板内に不純物を注入して、隣接する前記第１基底パターン間にソース領域と、前記第１基底パターンと前記第２基底パターン間にチャネル領域と、前記第２基底パターンの前記チャネル領域の反対側にドレイン領域と、を形成する。前記チャネル領域の所定の領域の上部にトンネル酸化膜を形成し、前記第１基底パターン及び前記トンネル酸化膜を覆うメモリゲートを形成する。また、前記第２基底パターンを覆う選択ゲートパターンを形成する。前記ソース領域は前記隣接する２つの不揮発性メモリ素子がそれぞれ共有し、前記第１基底パターンと前記第２基底パターンとの間の距離は等しい。前記メモリゲートは順次に積層された浮遊ゲートパターン、ゲート層間誘電膜及び制御ゲート電極を含む。前記浮遊ゲートパターンは前記第１基底パターン及び前記トンネル酸化膜を覆い、前記制御ゲート電極は前記浮遊ゲートの上部に位置する。前記ゲート層間絶縁膜が前記制御ゲート電極と浮遊ゲートパターンとの間に介在される。
【００１９】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の形態で具体化させることもできる。むしろ、ここで紹介する実施形態は開示された内容が完全に理解されるように、そして当業者に本発明の思想が十分に伝達されるように提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されるものである。また、層が他の層、または基板“上”にあると言及される場合に、それは他の層、または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在させることができるものである。明細書の全体にわたって同一の参照番号で表示される部分は同一の構成要素を示す。
【００２０】
図５及び図６は本発明の第１実施形態による不揮発性メモリ素子の平面図及び斜視図を示す図面である。
【００２１】
図５及び図６を参照すると、本発明による不揮発性メモリ素子は半導体基板の所定の領域に素子分離膜が配置されて活性領域を限定する。前記活性領域の上部をメモリゲートパターン及び選択トランジスタパターンが並んで横切る。前記メモリゲートは前記活性領域の上部を横切る制御ゲート電極２２０ａ及び前記制御ゲート電極２２６ａ及び前記活性領域の間に介在された浮遊ゲートパターン２２０ａを含む。前記メモリゲートは前記浮遊ゲートパターン２２０ａ及び前記制御ゲートパターン２２６ａの間にゲート層間誘電膜２２２ａをさらに含む。前記浮遊ゲートパターン２２０ａ及び前記活性領域の間に第１基底パターン２０４ａが介在される。
【００２２】
前記選択ゲートパターンは順次に積層されて前記活性領域を横切る下部選択ゲートパターン２０４ｂ、層間絶縁膜パターン２２２ｂ及び上部選択ゲート２２０ｂを含む。前記下部選択ゲートパターン２０４ｂの下部に前記下部選択ゲートパターン２０４ｂと並んで前記活性領域を横切る第２基底パターン２０４ｂが位置する。前記第１基底パターン２０４ａ及び前記第２基底パターン２０４ｂの間の前記活性領域上にトンネル絶縁膜２１８が存在し、前記浮遊ゲートパターン２２０ａは前記第１基底パターン２０４ａの上部から拡張されて前記トンネル絶縁膜２１８の上部をさらに覆う。前記トンネル絶縁膜２１８を囲む前記活性領域上に前記トンネル絶縁膜２１８より厚いゲート絶縁膜２０２が存在する。前記ゲート絶縁膜２０２は前記第１及び第２基底パターン２０４ａ、２０４ｂと前記活性領域との間と、前記浮遊ゲートパターン２２０ａと前記活性領域との間と、前記下部選択ゲートパターン２２０ｂと前記活性領域との間に介在されることができる。前記第１及び第２基底パターン２０４ａ、２０４ｂの間の活性領域内にチャネル領域が存在する。また、前記第１基底パターン２０４ａの前記チャネル領域の反対側に隣接した活性領域内にソース領域２０８が存在し、前記第２基底パターン２０４ｂの前記チャネル領域の反対側に隣接した活性領域内にドレイン領域２１２が存在する。
【００２３】
本発明の1実施形態で、前記メモリゲートを横切る断面で示すと、前記浮遊ゲートパターン２２０ａの幅は前記制御ゲート電極２２６ａの幅より広い。また、前記選択ゲートパターンを横切る断面で示すと、前記下部選択ゲートパターン２２０ｂの幅は前記上部選択ゲートパターン２２６ｂの幅より広い。前記ソース領域２０８は前記素子分離膜Ｆｏｘを横切って隣り合うソース領域と接続される。望ましくは、前記ソース領域２０８の間の前記素子分離膜Ｆｏｘは切断されて前記活性領域が連結され、前記連結された活性領域内にソース領域２０８を存在させることができる。前記浮遊ゲートパターン２２０ａ、前記ゲート層間絶縁膜２２２ａ及び前記制御ゲート電極２２６ａはメモリゲートを構成する。また、前記下部選択ゲートパターン２２０ｂ、層間絶縁膜パターン２２２ｂ及び上部選択ゲートパターン２２６ｂは選択ゲートを構成する。
【００２４】
図７乃至図２０、図２２は図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【００２５】
図２３は図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態の変形例を説明するための工程断面図である。
【００２６】
図８乃至図２１は図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【００２７】
図７及び図８を参照すると、半導体基板２００の所定の領域に素子分離膜Ｆｏｘを形成して活性領域を限定する。前記結果物の全面にゲート絶縁膜２０２、基底導電膜（ｂａｓｅ ｃｏｎｄｕｃｔｉｖｅ ｌａｙｅｒ：２０４）、及び上部絶縁膜２０６を順次に形成する。前記基底導電膜２０４はポリシリコン膜で形成することが望ましい。前記上部絶縁膜２０６は前記基底導電膜２０４及び前記ゲート絶縁膜２０２とエッチング選択比を有する絶縁膜として、例えば、シリコン窒化膜で形成することが望ましい。
【００２８】
図９及び図１０を参照すると、前記上部絶縁膜２０６及び前記基底導電膜２０４を順次にパターニングして前記活性領域の上部を覆う第１基底パターン２０４ａを形成し、前記第１基底パターン２０４ａから離隔されて前記活性領域を横切る第２基底パターン２０４ｂを形成する。前記第１及び第２基底パターン２０４ａ、２０４ｂの各々の上部に上部絶縁膜パターン２０６ａが覆われる。前記第１基底パターン２０４ａは前記活性領域の上部を覆い、そのエッジは延長されて前記素子分離膜Ｆｏｘの上部に重畳される。前記第１基底パターン２０４ａ及び前記第２基底パターン２０４ｂで構成されたグループはメモリセルアレイで互いに隣り合って対称的に並んで配置される。前記第１基底パターン２０４ａ及び前記第２基底パターン２０４ｂの間の活性領域内にチャネル領域２１０を形成し、前記第１基底パターン２０４ａ及び前記第２基底パターン２０４ｂの前記チャネル領域２１０の反対側で、隣接する活性領域内に各々ソース領域２０８及びドレイン領域２１２を形成する。前記ソース領域２０８は前記第１基底パターン２０４ａに隣接し、前記ドレイン領域２１２は前記第２基底パターン２０４ｂに隣接する。前記チャネル領域２１０、前記ソース領域２０８及び前記ドレイン領域２１２は前記第１及び第２基底パターン２０４ａ、２０４ｂ及び前記上部絶縁膜パターン２０６ａをイオン注入マスクとして使用して前記活性領域内に不純物を注入して形成することができる。これによって、前記チャネル領域２１０、前記ソース領域２０８及び前記ドレイン領域２１２は前記第１及び第２基底パターン２０４ａ、２０４ｂに自己整列されて形成される。
【００２９】
前記素子分離膜Ｆｏｘから隔離されて互いに隣り合う前記ソース領域２０８は電気的に接続されることが望ましい。このために、前記ソース領域２０８が形成される領域の間には素子分離膜Ｆｏｘを形成しないことが望ましい。したがって、前記ソース領域２０８は前記素子分離膜Ｆｏｘを横切って隣り合うメモリセルのソース領域と接続された共通ソースラインを形成する。
【００３０】
図１１及び図１２を参照すると、前記順次に積層された第１基底パターン２０４ａ及び前記上部絶縁膜パターン２０６ａの側壁に各々第１側壁スペーサ２１４ａを形成し、前記順次に積層された第２基底パターン２０４ｂの側壁に各々第２側壁スペーサ２１４ｂを形成する。前記第１及び第２側壁スペーサ２１４ａ、２１４ｂは前記ゲート絶縁膜２０２とエッチング選択比を有する絶縁膜であることが望ましい。
【００３１】
図１３及び図１４を参照すると、前記第１及び第２側壁スペーサ２１４ａ、２１４ｂが形成された結果物上にフォトレジストパターン２１６を形成する。前記フォトレジストパターン２１６は前記第１及び第２側壁スペーサ２１４ａ、２１４ｂの間の前記ゲート絶縁膜２０２の所定の部分を露出させる。前記フォトレジストパターン２１６をエッチングマスクとして使用して前記ゲート絶縁膜２０２の所定の部分をエッチングして前記半導体基板２００の一部を露出させる。
【００３２】
前記露出された領域は少なくとも前記第１基底パターン２０４ａ及び前記第２基底パターン２０４ｂの間の前記第１側壁スペーサ２１４ａの上部を含むことが望ましい。これによって、前記半導体基板２００は前記第１側壁スペーサ２１４ａに自己整列されて露出される。
【００３３】
図１５及び図１６を参照すると、前記フォトレジストパターン２１６と、前記上部絶縁膜パターン２０６ａ及び前記第１、第２側壁スペーサ２１４ａを除去する。次に、前記露出された半導体基板上に前記ゲート絶縁膜２０２より薄いトンネル絶縁膜２１８を形成する。例えば、前記半導体基板に熱処理工程を適用して前記露出された半導体基板上に熱酸化膜を形成することによって、前記トンネル絶縁膜２１８を形成することができる。前記トンネル絶縁膜２１８が形成された結果物の全面に下部導電膜２２０及び誘電膜２２２をコンフォーマルに形成する。前記下部導電膜２２０はポリシリコン膜で形成することができ、前記誘電膜２２２はＯＮＯ膜で形成することができる。
【００３４】
図１７及び図１８を参照すると、前記誘電膜２２２及び前記下部導電膜２２０を順次にパターニングして前記第１基底パターン２０４ａ及び前記トンネル絶縁膜２１８の上部を覆う浮遊ゲートパターン２２０ａと、前記浮遊ゲートパターン２２０ａの上部を覆うゲート層間誘電膜２２２ａを形成する。これと共に、前記第２基底パターン２０４ｂの上部に前記活性領域を横切る下部選択ゲートパターン２２０ｂ及び前記下部選択ゲートパターン２２０ｂの上部に層間誘電膜パターン２２２ｂを形成する。前記第１基底パターン２０４ａ及び前記浮遊ゲートパターン２２０ａは不揮発性メモリ素子の浮遊ゲートを構成する。また、前記第２基底パターン２０４ｂ及び前記下部選択ゲートパターン２２０ｂは不揮発性メモリ素子の下部選択ゲートを構成する。この時に、前記チャネル領域２１０に隣接した前記第１基底パターン２０４ａの側壁は前記浮遊ゲートパターン２２０ａで覆われることが望ましい。また、前記チャネル領域２１０に隣接した前記第２基底パターン２０４ｂの側壁は前記下部選択ゲートパターン２２０ｂで覆われることが望ましい。その理由は、前記浮遊ゲートパターン２２０ａ及び前記下部選択ゲートパターン２２０ｂを形成するためのフォトリソグラフィ工程で誤整列が生じても、チャネル領域２１０に隣接した前記第１基底パターン２０４ａ、または前記第２基底パターン２０４ｂのエッジがエッチングされることを防止するためである。
【００３５】
次に、前記浮遊ゲート及び前記下部選択ゲートの側壁に側壁絶縁膜２２４を形成する。前記側壁絶縁膜２２４は前記浮遊ゲートパターン２２０ａ及び前記下部選択ゲートパターン２２０ｂの側壁に形成されることが望ましい。しかし、前記第１基底パターン２０４ａの側壁または前記第２基底パターン２０４ｂの側壁が露出される場合に、前記側壁絶縁膜２２４は前記露出された第１基底パターン２０４ａの側壁、または前記露出された第２基底パターン２０４ｂの側壁を覆うことができる。すなわち、半導体基板上に形成された導電性を有する構造体は全部絶縁膜で囲まれる。前記側壁絶縁膜２２４は前記浮遊ゲートパターン２２０及び前記下部選択ゲートパターン２２０ｂが形成された結果物に熱処理工程を適用して形成された熱酸化膜であり得る。図１９に示したように、本発明の第１実施形態は前記活性領域上に各々離隔された島形態の浮遊ゲートパターン２２０を有する。
【００３６】
図２０及び図２１を参照すると、前記側壁絶縁膜２２４が形成された結果物の全面に上部導電膜を形成する。次に、前記上部導電膜をパターニングして前記浮遊ゲートパターン２２０ａの上部を過ぎ、前記活性領域を横切る制御ゲート電極２２６ａ及び前記下部選択ゲートパターン２２０ｂの上部に沿って前記活性領域を横切る上部選択ゲート２２６ｂを形成する。前記上部導電膜はポリシリコン膜、またはメタルポリサイド膜を形成することが望ましい。この時に、前記制御ゲート電極２２６ａの幅及び前記上部選択ゲート２２６ｂの幅は各々前記浮遊ゲートパターン２２０ａの幅及び前記下部選択ゲートパターン２２０ｂの幅より狭いことが望ましい。
【００３７】
本発明によると、前記浮遊ゲートパターン２２０ａが前記第１基底パターン２０４ａの上部をコンフォーマルに覆い、前記浮遊ゲートパターン２２０ａの上部面は前記第１基底パターン２０４ａの上部では高く、前記トンネル絶縁膜２１８の上部では低い表面屈曲を有する。したがって、本発明による不揮発性メモリ素子は制限された面積で広い面積を有するゲート層間絶縁膜を有することができる。
【００３８】
前記上部導電膜を形成する前に、前記下部選択ゲートパターン２２０ｂ上の前記層間誘電膜パターン２２２ｂの一部を除去することによって、前記上部選択ゲート２２６ｂ及び前記下部選択ゲートパターン２２０ｂを電気的に接続させることができる。
【００３９】
図２２を参照すると、互いに向き合う浮遊ゲートパターン２２０ａの間の前記ソース領域２０８に不純物を注入して高濃度ソース領域２３０を形成し、互いに向き合う下部選択ゲートパターン２２０ｂの間の前記ドレイン領域２１０に不純物を注入して高濃度ドレイン領域２２８を形成することができる。
【００４０】
一方、図２３を参照すると、前記高濃度ソース領域２３０及び前記低濃度ソース領域２２８を形成せず、前記制御ゲート電極２２６ａ及び前記上部選択ゲート２２６ｂが形成された結果物の全面に絶縁膜２３２を形成し、前記絶縁膜２３２をパターニングして前記ドレイン領域２１０を露出させるビットラインコンタクトホール２３４を形成する。続けて、前記絶縁膜２３２をイオン注入マスクとして使用して前記ビットラインコンタクトホール２３４に露出されたドレイン領域内に不純物を注入して高濃度ドレイン領域２２８ａを形成することもできる。この時に、図示しないが、前記半導体基板の所定の領域で、前記ソース領域２０８、前記制御ゲート電極２２６ａ及び前記上部選択ゲート２２６ｂを各々露出させるコンタクトホールが形成されることができる。
【００４１】
図２４は本発明の第２実施形態による不揮発性メモリ素子を示す平面図である。
【００４２】
図２５は本発明の第２実施形態による不揮発性メモリ素子を示す斜視図である。
【００４３】
図２４及び図２５を参照すると、本発明の第２実施形態による不揮発性メモリ素子は上述の第１実施形態と類似である。上述の第１実施形態による不揮発性メモリ素子と異なる点は、浮遊ゲートパターン３２０ａ及び下部選択ゲートパターン３２０ｂが制御ゲート電極３２６ａ及び上部選択ゲートパターン３２６ｂに各々自己整列されることである。これによって、前記制御ゲート電極３２６ａを横切る方向の断面で示すと、前記浮遊ゲートパターン３２０ａの幅は前記制御ゲート電極３２６ａの幅と同一であり、前記下部選択ゲートパターン３２０ｂの幅は前記上部選択ゲートパターン３２６ｂの幅と同一である。
【００４４】
具体的に、半導体基板の所定の領域に素子分離膜が配置されて活性領域を限定する。前記活性領域の上部をメモリゲートパターン及び選択トランジスタパターンが並んで横切る。前記メモリゲートは前記活性領域の上部を横切る制御ゲート電極３２６ａ及び前記活性領域の間に介在された浮遊ゲートパターン３２０ａを含む。前記メモリゲートは前記浮遊ゲートパターン３２０ａ及び前記制御ゲートパターン３２６ａの間にゲート層間誘電膜３２２ａをさらに含む。前記浮遊ゲートパターン３２０ａ及び前記活性領域の間に第１基底パターン２０４が介在される。
【００４５】
前記第１及び第２基底パターン２０４ａ、２０４ｂの間の活性領域内にチャネル領域が存在する。また、前記第１基底パターン２０４ａの前記チャネル領域の反対側に隣接した活性領域内にソース領域２０８が存在し、前記第２基底パターン２０４ｂの前記チャネル領域の反対側に隣接した活性領域内にドレイン領域２１２が存在する。前記ソース領域２０８は前記素子分離膜Ｆｏｘを横切って隣り合うソース領域と接続される。望ましくは、前記ソース領域２０８の間の前記素子分離膜Ｆｏｘは切断されて前記活性領域が連結され、前記連結された活性領域内にソース領域２０８が存在することができる。
【００４６】
図２６、図２９及び図３１は図２４のＩＩＩ−ＩＩＩ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【００４７】
図２７、図３０、図２４のＩＶ−ＩＶ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【００４８】
図２６及び図２７を参照すると、第１、第２基底パターン２０４ａ、下部導電膜３２０及び誘電膜３２２を形成する段階までは図７乃至図１６、図８乃至図１６で上述した第１実施形態と同一に進行することができる。次に、前記誘電膜３２２及び前記下部導電膜３２０を順次にパターニングして前記素子分離膜Ｆｏｘ上に孤立したグルーブＧを形成する。前記グルーブＧの内側壁に側壁絶縁膜３２４を形成する。
【００４９】
図２８は前記グルーブが形成された結果物を示す平面図である。
【００５０】
図２８を参照すると、前記グルーブＧは各々第１基底パターン２０４ａの間の素子分離膜Ｆｏｘ及び前記トンネル絶縁膜２１８の間の素子分離膜Ｆｏｘ上に形成される。第２基底パターン２０４ｂを横切る断面で示す時に、前記グルーブＧの幅は後続工程で形成される制御ゲート電極（図２５の３２６ａ）の幅より大きくデザインすることが望ましい。
【００５１】
図２９及び図３０を参照すると、前記側壁絶縁膜３２４が形成された結果物の全面に上部導電膜３２６を形成する。前記上部導電膜３２６及び前記下部導電膜３２０は前記誘電膜３２２及び前記側壁絶縁膜３２４により電気的に絶縁される。
【００５２】
これと異なり、図示しないが、前記下部導電膜を形成し、グルーブを形成した後に、前記グルーブが形成された結果物の全面に誘電膜及び上部導電膜を形成することもできる。この場合に、前記下部導電膜及び前記上部導電膜は誘電膜により絶縁されることができる。
【００５３】
図３１を参照すると、前記上部導電膜３２６、前記誘電膜３２２及び前記下部導電膜３２０を順次にパターニングして前記活性領域を横切る制御ゲート電極３２６ａ及び前記制御ゲート電極３２６ａと並んで前記活性領域を横切る上部選択ゲート３２６ｂを形成する。前記制御ゲート電極３２６ａ及び前記活性領域の間に浮遊ゲートパターン３２０ａが形成される。前記浮遊ゲートパターン３２０ａ及び前記制御ゲート電極３２６ａの間にゲート層間誘電膜３２２ａが介在される。また、前記上部選択ゲート３２６ｂの下部に前記上部選択ゲート３２６ｂに自己整列された下部選択ゲートパターン３２０ｂが形成される。前記上部選択ゲートパターン３２６ｂ及び前記下部選択ゲートパターン３２０ｂの間に層間絶縁膜パターン３２２ｂが介在される。この時に、前記上部導電膜３２６を形成する前に、前記誘電膜３２２の一部を除去して前記半導体基板の所定の領域で、前記上部選択ゲートパターン３２６ｂ及び前記下部選択ゲートパターン３２０ｂを電気的に接続させることができる。
【００５４】
前記下部選択ゲートパターン３２０ｂ及び前記第２基底パターン２０４ｂは下部選択ゲートを構成し、前記第１基底パターン２０４ａ及び前記浮遊ゲートパターン３２０ａは浮遊ゲートを構成する。
【００５５】
また、前記制御ゲート電極３２６ａを横切る断面で示すと、前記制御ゲート電極３２６ａの幅を前記グルーブＧの幅より狭くパターニングすることができる。その結果、前記制御ゲート電極３２６ａに自己整列されて形成された前記浮遊ゲートパターン３２０ａは島状の形態を有することができる。
【００５６】
次に、上述の第１実施形態のように、前記浮遊ゲートパターン３２０ａの間の前記ソース領域２０８内に高濃度ソース領域２３０を形成することができ、前記下部選択ゲートの間の前記ドレイン領域２１２に高濃度ドレイン領域２２８を形成することができる。
【００５７】
【発明の効果】
上述のように、本発明によると、メモリゲート及び選択ゲートを形成する前に、基底パターンを形成し、前記基底パターンに自己整列されたソース領域、ドレイン領域及びチャネル領域を形成することによって、ゲートの誤整列によりソース領域及びチャネル領域の間の距離が異なってしまうことを防止することができる。これによって、セルアレイで、互いに対称になって繰り返し形成されるメモリセルのしきい値電圧が均一な不揮発性メモリ素子を製造することができる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２】従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図３】従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図４】従来の不揮発性メモリ素子の問題点を説明するための断面図である。
【図５】本発明の第１実施形態による不揮発性メモリ素子を示す平面図である。
【図６】本発明の第１実施形態による不揮発性メモリ素子を示す斜視図である。
【図７】図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図８】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図９】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１０】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１１】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１２】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１３】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１４】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１５】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１６】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１７】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１８】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１９】本発明の第１実施形態による不揮発性メモリ素子を示す平面図である。
【図２０】図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２１】図５のＩＩ−ＩＩ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２２】図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２３】図５のＩ−Ｉ'に沿って切断した本発明の第１実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２４】本発明の第２実施形態による不揮発性メモリ素子を示す平面図である。
【図２５】本発明の第２実施形態による不揮発性メモリ素子を示す斜視図である。
【図２６】図２４のＩＩＩ−ＩＩＩ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２７】図２４のＩＶ−ＩＶ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２８】本発明の第２実施形態による不揮発性メモリ素子を示す工程断面図である。
【図２９】図２４のＩＩＩ−ＩＩＩ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図３０】図２４のＩＶ−ＩＶ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図３１】図２４のＩＩＩ−ＩＩＩ'に沿って切断した本発明の第２実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【符号の説明】
１００…半導体基板、
２０４ａ…第１基底パターン、
２０４ｂ…第２基底パターン、
２０８…ソース領域、
２１０…チャネル領域、
２１２…ドレイン領域、
２１８…トンネル絶縁膜。
Claims (28)
- 複数の不揮発性メモリ素子からなるメモリセルアレイであって、
前記不揮発性メモリ素子は、
半導体基板上に所定の間隔離隔して配置された第１基底パターン及び第２基底パターンと、
前記第１、第２基底パターンの間の半導体基板内に形成されたチャネル領域と、
前記第１基底パターンの前記チャネル領域の反対側に隣接した半導体基板内に形成されたソース領域と、
前記第２基底パターンの前記チャネル領域の反対側に隣接した半導体基板内に形成されたドレイン領域と、
前記第１基底パターンの上部を覆い、前記第１基底パターンの上部から前記チャネル領域の所定の領域の上部まで拡張されたメモリゲートと、
前記メモリゲート及び前記チャネル領域の間に介在されたトンネル絶縁膜と、
前記第２基底パターンを覆う選択ゲートと、を含み、
隣接する前記不揮発性メモリ素子は、前記ソース領域を共有し、
前記ソース領域と前記チャネル領域との間の距離は、隣接する前記不揮発性メモリ素子同士でそれぞれ同じ距離であることを特徴とするメモリセルアレイ。 - 前記メモリゲートは、
前記第１基底パターン及び前記チャネル領域の所定の領域の上部を覆う浮遊ゲートパターンと、
前記浮遊ゲートパターンの上部の制御ゲート電極と、
前記制御ゲート電極及び前記浮遊ゲートパターンの間に介在されたゲート層間誘電膜と、を含むことを特徴とする請求項１に記載のメモリセルアレイ。 - 前記浮遊ゲートパターンの上部面は前記第１基底パターンの上部では高く、前記トンネル絶縁膜の上部では低い表面屈曲を有することを特徴とする請求項２に記載のメモリセルアレイ。
- 前記浮遊ゲートパターン及び前記第１基底パターンは浮遊ゲートを構成し、前記浮遊ゲートの側壁は側壁絶縁膜で覆われることを特徴とする請求項２に記載のメモリセルアレイ。
- 前記選択ゲートは、
前記第２基底パターンの上部に順次に積層された下部選択ゲートパターン、層間絶縁膜パターン及び上部選択ゲートを含み、前記上部選択ゲート及び前記下部選択ゲートパターンは前記層間絶縁膜パターンを貫通して接続されることを特徴とする請求項１に記載のメモリセルアレイ。 - 前記浮遊ゲート及び前記半導体基板の間の前記トンネル酸化膜の周辺と、前記選択ゲート及び前記半導体基板の間と、前記第１及び第２基底パターンと前記半導体基板との間に介在されたゲート絶縁膜をさらに含み、前記ゲート絶縁膜は前記トンネル絶縁膜より厚いことを特徴とする請求項１に記載のメモリセルアレイ。
- 複数の不揮発性メモリ素子からなるメモリセルアレイであって、
前記不揮発性メモリ素子は、
半導体基板の所定の領域に配置されて活性領域を限定する素子分離膜と、
前記活性領域の上部を並んで横切るメモリゲート及び選択ゲートと、
前記メモリゲート及び前記活性領域の間に介在された第１基底パターンと、前記選択ゲートの下部に配置されて前記選択ゲートと並んで前記活性領域の上部を横切る第２基底パターンと、
前記第１、第２基底パターンの間の活性領域に形成されたチャネル領域と、
前記第１、第２基底パターンの前記チャネル領域の反対側に隣接した活性領域内に各々形成されたソース領域及びドレイン領域と、
前記チャネル領域及び前記メモリゲートの間の所定の領域に介在されたトンネル絶縁膜と、を含み、
隣接する前記不揮発性メモリ素子は、前記ソース領域を共有し、
前記ソース領域と前記チャネル領域との間の距離は、隣接する前記不揮発性メモリ素子同士でそれぞれ同じ距離であることを特徴とするメモリセルアレイ。 - 前記メモリゲートは、
前記活性領域を横切る制御ゲート電極と、
前記制御ゲート電極及び前記活性領域の間に介在された浮遊ゲートパターンと、
前記制御ゲート電極及び前記浮遊ゲートパターンの間に介在されたゲート層間誘電膜を含み、前記浮遊ゲートパターンは前記第１基底パターンの上部及び前記チャネル領域の一部を覆うことを特徴とする請求項７に記載のメモリセルアレイ。 - 前記浮遊ゲートパターン及び前記第１基底パターンは浮遊ゲートを構成し、前記ゲート層間誘電膜は前記浮遊ゲートパターンの上部を覆い、前記制御ゲート電極と前記浮遊ゲートの側壁の間に側壁絶縁膜がさらに介在されることを特徴とする請求項８に記載のメモリセルアレイ。
- 前記制御ゲート電極を横切る断面で示すと、前記浮遊ゲートパターンの幅は前記制御ゲート電極の幅より広いことを特徴とする請求項８に記載のメモリセルアレイ。
- 前記浮遊ゲートパターンの上部面は前記第１基底パターンの上部では高く、前記トンネル絶縁膜の上部では低い表面屈曲を有することを特徴とする請求項８に記載のメモリセルアレイ。
- 前記制御ゲート電極を横切る断面で示すと、前記第１基底パターンの両側壁は前記浮遊ゲートパターンで覆われることを特徴とする請求項８に記載のメモリセルアレイ。
- 前記選択ゲートパターンは、
前記第２基底パターンの上部に順次に積層された下部選択ゲートパターン、層間絶縁膜パターン及び上部選択ゲートを含むことを特徴とし、前記下部選択ゲートパターン及び前記上部選択ゲートは前記層間絶縁膜を貫通して接続されることを特徴とする請求項７に記載のメモリセルアレイ。 - 前記選択ゲートを横切る断面で示すと、前記第２基底パターンの両側壁は前記選択ゲートパターンで覆われることを特徴とする請求項１３に記載のメモリセルアレイ。
- 隣接する２つの不揮発性メモリ素子を含むメモリセルアレイの製造方法であって、
所定の間隔離隔された２つの第２基底パターンと、前記２つの第２基底パターンの間に所定の間隔離隔された２つの第１基底パターンと、を半導体基板上に形成する段階と、
前記２つの第１基底パターンと前記２つの第２基底パターンとをイオン注入マスクとして使用し前記半導体基板内に不純物を注入して、隣接する前記第１基底パターン間にソース領域と、前記第１基底パターンと前記第２基底パターン間にチャネル領域と、前記第２基底パターンの前記チャネル領域の反対側にドレイン領域と、を形成する段階と、
前記チャネル領域の所定の領域の上部にトンネル酸化膜を形成する段階と、
前記第１基底パターン及び前記トンネル酸化膜を覆うメモリゲートを形成する段階と、
前記第２基底パターンを覆う選択ゲートを形成する段階と、を含み、
前記ソース領域は前記隣接する２つの不揮発性メモリ素子がそれぞれ共有し、
前記第１基底パターンと前記第２基底パターンとの間の距離は、隣接する前記不揮発性メモリ素子同士でそれぞれ等しいことを特徴とするメモリセルアレイの製造方法。 - 前記第１、第２基底パターンを形成する段階は、
半導体基板上にゲート絶縁膜、基底導電膜及び上部絶縁膜を順次に形成する段階を含み、
前記上部絶縁膜及び前記基底導電膜を順次にパターニングして第１基底パターン及び第２基底パターンを形成し、前記第１及び第２基底パターンの各々の上部に上部絶縁膜パターンが形成されることを特徴とする請求項１５に記載のメモリセルアレイの製造方法。 - 前記トンネル絶縁膜を形成する段階は、
前記第１基底パターン及び上部絶縁膜パターンの側壁を覆う第１側壁スペーサを形成すると同時に、前記第２基底パターン及び上部絶縁膜パターンの側壁を覆う第２側壁スペーサを形成する段階と、
前記第１及び第２基底パターンの間の前記第１側壁スペーサに隣接した前記ゲート絶縁膜の一部を除去して前記半導体基板を露出させる段階と、
前記露出された半導体基板上に前記ゲート絶縁膜より薄いトンネル絶縁膜を形成する段階と、
前記上部絶縁膜パターン及び前記第１、第２側壁スペーサを除去する段階と、を含むことを特徴とする請求項１６に記載のメモリセルアレイの製造方法。 - 前記上部絶縁膜パターン及び前記第１、第２側壁スペーサは前記ゲート絶縁膜及び前記トンネル絶縁膜とエッチング選択比を有する絶縁膜で形成することを特徴とする請求項１７に記載のメモリセルアレイの製造方法。
- 前記メモリゲートを形成する段階は、
前記第１基底パターン及び前記トンネル酸化膜を覆う浮遊ゲートパターンを形成する段階と、
前記浮遊ゲートパターンの上部にゲート層間絶縁膜を形成する段階と、
前記ゲート層間誘電膜上に制御ゲート電極を形成する段階と、を含むことを特徴とする請求項１５に記載のメモリセルアレイの製造方法。 - 前記浮遊ゲートパターン及び前記ゲート層間誘電膜を形成する段階は、
前記第１基底パターン及び前記チャネル領域をコンフォーマルに覆う下部導電膜を形成する段階と、
前記下部導電膜の上部を覆う誘電膜を形成する段階と、
前記誘電膜及び前記下部導電膜を順次にパターニングして順次に積層された浮遊ゲートパターン及びゲート層間誘電膜を形成する段階と、
前記浮遊ゲートパターンの側壁を覆う側壁絶縁膜を形成する段階と、を含むことを特徴とする請求項１９に記載のメモリセルアレイの製造方法。 - 前記浮遊ゲートパターン及び前記ゲート層間誘電膜を形成する段階は、
前記第１基底パターン及び前記チャネル領域をコンフォーマルに覆う下部導電膜を形成する段階と、
前記下部導電膜をパターニングして前記第１基底パターン及び前記トンネル酸化膜の上部に浮遊ゲートパターンを形成する段階と、
前記浮遊ゲートパターン上に誘電膜をコンフォーマルに形成する段階と、を含むことを特徴とする請求項１９に記載のメモリセルアレイの製造方法。 - 前記浮遊ゲートパターン、前記ゲート層間誘電膜及び前記制御ゲート電極を形成する段階は、
前記第１基底パターン及び前記チャネル領域をコンフォーマルに覆う下部導電膜、誘電膜及び上部導電膜を順次に形成する段階と、
前記上部導電膜、前記誘電膜及び前記下部導電膜を順次にパターニングする段階と、を含むことを特徴とする請求項１９に記載のメモリセルアレイの製造方法。 - 隣接する２つの不揮発性メモリ素子を含むメモリセルアレイの製造方法であって、
半導体基板の所定の領域に素子分離膜を形成して活性領域を限定する段階と、
前記活性領域上にゲート絶縁膜を形成する段階と、
所定の間隔離隔されて前記活性領域を横切る２つの第２基底パターンと、前記２つの第２基底パターンの間に所定の間隔離隔されて前記活性領域を横切る２つの第１基底パターンと、を前記半導体基板上に形成する段階と、
前記２つの第１基底パターンと前記２つの第２基底パターンとをイオン注入マスクとして使用し前記半導体基板内に不純物を注入して、隣接する前記第１基底パターン間にソース領域と、前記第１基底パターンと前記第２基底パターン間にチャネル領域と、前記第２基底パターンの前記チャネル領域の反対側にドレイン領域と、を形成する段階と、
前記第１及び第２基底パターンの間のゲート絶縁膜の一部をエッチングして前記半導体基板の所定の領域を露出させる段階と、
前記露出された半導体基板上にトンネル絶縁膜を形成する段階と、
前記活性領域を並んで横切るメモリゲート及び選択ゲートを形成する段階と、を含み、
前記メモリゲートは前記第１基底パターン及び前記トンネル絶縁膜を覆い、そのエッジは前記素子分離膜に重畳された浮遊ゲートパターンと、前記浮遊ゲートの上部を過ぎて前記活性領域を横切る制御ゲート電極と、前記浮遊ゲートパターン及び前記制御ゲート電極の間に介在されたゲート層間誘電膜で形成し、
前記ソース領域は前記隣接する２つの不揮発性メモリ素子がそれぞれ共有し、
前記第１基底パターンと前記第２基底パターンとの間の距離は、隣接する前記不揮発性メモリ素子同士でそれぞれ等しいことを特徴とするメモリセルアレイの製造方法。 - 前記第１及び第２基底パターンを形成する段階は、
前記ゲート絶縁膜上に基底導電膜及び上部絶縁膜を順次に形成する段階と、
前記上部絶縁膜及び前記基底導電膜を順次にパターニングして前記活性領域を横切る第１、第２基底パターン及びこれら上部を覆う上部絶縁膜パターンを形成する段階と、を含むことを特徴とする請求項２３に記載のメモリセルアレイの製造方法。 - 前記トンネル絶縁膜を形成する段階は、
前記第１基底パターンの側壁を覆う第１側壁スペーサ及び前記第２基底パターンの側壁を覆う第２側壁スペーサを形成する段階と、
前記第１、第２基底パターンの間の前記ゲート絶縁膜の一部を露出させるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して前記ゲート絶縁膜をエッチングして前記半導体基板の所定の領域を露出させる段階と、
前記フォトレジストパターンを除去する段階と、
前記露出された半導体基板上にトンネル絶縁膜を形成する段階と、
前記上部絶縁膜パターン及び前記第１、第２側壁スペーサを除去する段階と、を含むことを特徴とする請求項２４に記載のメモリセルアレイの製造方法。 - 前記フォトレジストパターンは前記第１、第２基底パターンの間の前記第１側壁スペーサ及び前記第１側壁スペーサに隣接した前記ゲート絶縁膜の一部を露出させるように形成することを特徴とする請求項２５に記載のメモリセルアレイの製造方法。
- 前記メモリゲート及び前記選択ゲートを形成する段階は、
前記第１及び第２基底パターンが形成された結果物の全面に下部導電膜及び誘電膜を順次にコンフォーマルに形成する段階と、
前記誘電膜及び前記下部導電膜を順次にパターニングして前記活性領域上に順次に積層されて前記第１基底パターン及び前記トンネル絶縁膜を覆う浮遊ゲートパターン及びゲート層間誘電膜と、前記浮遊ゲートパターンと所定の間隔離れて順次に積層され、前記活性領域を横切る下部選択ゲートパターン及び層間誘電膜パターンを形成し、前記浮遊ゲートパターン及びゲート層間誘電膜は前記素子分離膜の上部まで延長され、そのエッジは前記素子分離膜の上部に重畳されるように形成する段階と、
前記浮遊ゲートパターンの側壁に側壁絶縁膜を形成する段階と、
前記側壁絶縁膜が形成された半導体基板の全面に上部導電膜を形成する段階と、
前記上部導電膜をパターニングして前記ゲート層間絶縁膜の上部を過ぎ、前記活性領域を横切る制御ゲート電極及び前記層間誘電膜パターン上に前記下部選択ゲートパターンと並んで前記活性領域を横切る上部選択ゲートを形成する段階と、を含むことを特徴とする請求項２３に記載のメモリセルアレイの製造方法。 - 前記メモリゲート及び前記選択ゲートを形成する段階は、
前記第１及び第２基底パターンが形成された結果物の全面に下部導電膜及び誘電膜を順次にコンフォーマルに形成する段階と、
前記誘電膜及び前記下部導電膜を順次にパターニングして前記活性領域の両側の前記素子分離膜の上部に前記素子分離膜の一部を露出させるグルーブを形成し、前記グルーブは前記活性領域と並んで形成する段階と、
前記グルーブの内側に側壁絶縁膜を形成する段階と、
前記側壁絶縁膜が形成された結果物の全面に上部導電膜を形成する段階と、
前記上部導電膜、前記誘電膜及び前記下部導電膜を順次にパターニングして前記活性領域を並んで横切るメモリゲートパターン及び選択ゲートパターンを形成する段階と、を含み、
前記メモリゲートは前記活性領域を横切る制御ゲート電極と、前記制御ゲート電極の下部に前記第１基底パターン及び前記トンネル絶縁膜を覆い、前記素子分離膜上に前記活性領域と並ぶ側壁を有する浮遊ゲートパターンと、前記浮遊ゲートパターン及び前記制御ゲート電極との間に介在された層間誘電膜で構成され、
前記選択ゲートは順次に積層されて前記活性領域を横切る下部選択ゲートパターン、層間誘電膜パターン及び上部選択ゲートで構成されることを特徴とする請求項２３に記載のメモリセルアレイの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0000451A KR100456541B1 (ko) | 2002-01-04 | 2002-01-04 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR2002-000451 | 2002-01-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003289115A JP2003289115A (ja) | 2003-10-10 |
| JP4593875B2 true JP4593875B2 (ja) | 2010-12-08 |
Family
ID=19718167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002379865A Expired - Fee Related JP4593875B2 (ja) | 2002-01-04 | 2002-12-27 | 不揮発性メモリ素子からなるメモリセルアレイ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6770920B2 (ja) |
| JP (1) | JP4593875B2 (ja) |
| KR (1) | KR100456541B1 (ja) |
| FR (1) | FR2834583B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI220316B (en) * | 2003-05-22 | 2004-08-11 | Powerchip Semiconductor Corp | Flash memory cell, flash memory cell array and manufacturing method thereof |
| KR101044776B1 (ko) * | 2004-01-08 | 2011-06-27 | 매그나칩 반도체 유한회사 | Ｅｅｐｒｏｍ 소자의 제조 방법 |
| KR100673018B1 (ko) * | 2005-12-09 | 2007-01-24 | 삼성전자주식회사 | 이이피롬 및 그 제조 방법 |
| KR100703981B1 (ko) * | 2006-01-20 | 2007-04-09 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US20090003074A1 (en) * | 2006-03-30 | 2009-01-01 | Catalyst Semiconductor, Inc. | Scalable Electrically Eraseable And Programmable Memory (EEPROM) Cell Array |
| US7547944B2 (en) * | 2006-03-30 | 2009-06-16 | Catalyst Semiconductor, Inc. | Scalable electrically eraseable and programmable memory (EEPROM) cell array |
| US8750041B2 (en) | 2006-09-05 | 2014-06-10 | Semiconductor Components Industries, Llc | Scalable electrically erasable and programmable memory |
| KR100852236B1 (ko) * | 2006-09-05 | 2008-08-13 | 삼성전자주식회사 | 이이피롬 장치 및 그 제조 방법 |
| US8139408B2 (en) * | 2006-09-05 | 2012-03-20 | Semiconductor Components Industries, L.L.C. | Scalable electrically eraseable and programmable memory |
| KR100823165B1 (ko) * | 2006-11-29 | 2008-04-18 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| KR100856613B1 (ko) * | 2006-12-28 | 2008-09-03 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100789409B1 (ko) * | 2007-01-02 | 2007-12-28 | 삼성전자주식회사 | 이이피롬 소자 및 그 제조방법 |
| US7968934B2 (en) * | 2007-07-11 | 2011-06-28 | Infineon Technologies Ag | Memory device including a gate control layer |
| US9399263B2 (en) | 2007-08-31 | 2016-07-26 | Hobart Brothers Company | Portable battery powered welder |
| JP5982701B2 (ja) * | 2011-11-24 | 2016-08-31 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US11442855B2 (en) * | 2020-09-25 | 2022-09-13 | Apple Inc. | Data pattern based cache management |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3936298A1 (de) * | 1989-11-01 | 1991-05-02 | Bayer Ag | Substituierte aminosaeureamid-derivate deren herstellung und verwendung |
| JPH0414265A (ja) * | 1990-05-07 | 1992-01-20 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US5723888A (en) * | 1993-05-17 | 1998-03-03 | Yu; Shih-Chiang | Non-volatile semiconductor memory device |
| JPH0758226A (ja) * | 1993-08-13 | 1995-03-03 | Toshiba Corp | 半導体装置とその製造方法およびメモリセル駆動方法 |
| JP4070249B2 (ja) * | 1994-11-22 | 2008-04-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP3526090B2 (ja) * | 1994-11-25 | 2004-05-10 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US5912843A (en) * | 1996-03-18 | 1999-06-15 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell, method of manufacturing and operation thereof |
| JPH10270578A (ja) * | 1997-03-27 | 1998-10-09 | Seiko Instr Inc | 半導体装置及びその製造方法 |
| US6127224A (en) * | 1997-12-31 | 2000-10-03 | Stmicroelectronics, S.R.L. | Process for forming a non-volatile memory cell with silicided contacts |
| JP3856559B2 (ja) * | 1998-03-18 | 2006-12-13 | 株式会社リコー | 不揮発性半導体記憶装置及びその製造方法 |
| EP0969507B1 (en) * | 1998-06-30 | 2006-11-15 | STMicroelectronics S.r.l. | EEPROM memory cell manufacturing method |
| IT1301880B1 (it) * | 1998-07-30 | 2000-07-07 | St Microelectronics Srl | Circuito elettronico di memoria e corrispondente metodo difabbricazione |
| EP0994512B1 (en) * | 1998-10-15 | 2004-09-22 | STMicroelectronics S.r.l. | Simplified DPCC process for manufacturing FLOTOX EEPROM non-autoaligned semiconductor memory cells |
| EP0996161A1 (en) * | 1998-10-20 | 2000-04-26 | STMicroelectronics S.r.l. | EEPROM with common control gate and common source for two cells |
| KR100339025B1 (ko) * | 1998-10-27 | 2002-07-18 | 박종섭 | 플래쉬메모리셀의제조방법 |
| US6465307B1 (en) * | 2001-11-30 | 2002-10-15 | Texas Instruments Incorporated | Method for manufacturing an asymmetric I/O transistor |
| KR20030060139A (ko) * | 2002-01-07 | 2003-07-16 | 삼성전자주식회사 | 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법 |
-
2002
- 2002-01-04 KR KR10-2002-0000451A patent/KR100456541B1/ko active IP Right Grant
- 2002-12-27 JP JP2002379865A patent/JP4593875B2/ja not_active Expired - Fee Related
- 2002-12-31 US US10/334,952 patent/US6770920B2/en not_active Expired - Lifetime
-
2003
- 2003-01-02 FR FR0300019A patent/FR2834583B1/fr not_active Expired - Lifetime
-
2004
- 2004-06-14 US US10/867,152 patent/US7183157B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2834583B1 (fr) | 2007-04-27 |
| FR2834583A1 (fr) | 2003-07-11 |
| US20030127683A1 (en) | 2003-07-10 |
| US6770920B2 (en) | 2004-08-03 |
| KR100456541B1 (ko) | 2004-11-09 |
| JP2003289115A (ja) | 2003-10-10 |
| US7183157B2 (en) | 2007-02-27 |
| US20040227167A1 (en) | 2004-11-18 |
| KR20030059711A (ko) | 2003-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 3 |
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