JP2003289115A - 不揮発性メモリ素子及びその製造方法 - Google Patents

不揮発性メモリ素子及びその製造方法

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JP2003289115A JP2002379865A JP2002379865A JP2003289115A JP 2003289115 A JP2003289115 A JP 2003289115A JP 2002379865 A JP2002379865 A JP 2002379865A JP 2002379865 A JP2002379865 A JP 2002379865A JP 2003289115 A JP2003289115 A JP 2003289115A
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Abstract

(57)【要約】 【課題】 メモリセルのチャネル領域及びソース領域の
間の間隔が一定な不揮発性メモリ素子を提供する。 【解決手段】 半導体基板上(100)に所定の間隔離隔さ
れて配置された第１基底パターン(204a)及び第２基底パ
ターン(204b)と、第１、第２基底パターンの間の半導体
基板内にチャネル領域(210)が形成される。第１、第２
基底パターンの前記チャネル領域の反対側に隣接した半
導体基板内に各々形成されたソース領域(208)及びドレ
イン領域(212)が存在する。第１基底パターンの上部を
メモリゲートが覆い、メモリゲートは第１基底パターン
の上部から拡張されてチャネル領域の所定の領域の上部
を覆う。メモリゲート及びチャネル領域の間にトンネル
酸化膜(218)が介在される。選択ゲートが第２基底パタ
ーンを覆う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ素子
及びその製造方法に関するものであり、さらに具体的に
は、メモリトランジスタと選択トランジスタが直列に接
続されたＦＬＯＴＯＸ（ｆｌｏａｔｉｎｇ ｇａｔｅ
ｔｕｎｎｅｌｉｎｇ ｏｘｉｄｅ）ＥＥＰＲＯＭ及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】一般的に、ＥＥＰＲＯＭセルはＥＰＲＯ
Ｍ（Ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒ
ｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）セルのように浮遊ゲ
ートを有し、浮遊ゲートに電子を注入、または放出する
ことによって、データを貯蔵する。しかし、ＥＥＰＲＯ
Ｍの電子注入及び放出方式は非常に異なる方法を採択し
ている。
【０００３】ＥＰＲＯＭではＨＣＩ（Ｈｏｔ ｃａｒｒ
ｉｅｒ ｉｎｊｅｃｔｉｏｎ）によりフローティングゲ
ートに電子が注入され、フローティングゲートに照射さ
れる紫外線のエネルギーによりフローティングゲートか
ら電子が放出される。これに比べて、ＥＥＰＲＯＭで、
フローティングゲートへの電子の注入及び放出は薄いト
ンネル絶縁膜を通じて発生するトンネリングを使用す
る。すなわち、トンネル酸化膜の両端に１０ＭｅＶ／ｃ
ｍ内外の高電界を印加すると、トンネル絶縁膜を通じて
電流が流れるようになり、これをＦＮトンネリング（Ｆ
ｏｌｏｗ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）と
いう。ＥＥＰＲＯＭでの電子の注入及び放出は上述のＦ
Ｎトンネリングを利用する。
【０００４】ＥＥＰＲＯＭメモリのうちで、特に、ＦＬ
ＯＴＯＸ型のメモリは直列に連結された二つのトランジ
スタ、すなわち、セルを選択するための選択トランジス
タと、データを貯蔵するメモリトランジスタが一つのメ
モリセルを構成する。メモリトランジスタは電荷を貯蔵
する浮遊ゲートとメモリトランジスタを制御するための
制御ゲート電極及びこれら間に介在されたゲート層間誘
電膜で構成される。
【０００５】図１乃至図３は従来の不揮発性メモリ素子
の製造方法を説明するための工程断面図である。
【０００６】図１を参照すると、半導体基板１００上に
ゲート絶縁膜１０２を形成し、前記半導体基板１００の
所定の領域内にチャネル拡散層１１０を形成する。図示
しないが、前記ゲート絶縁膜１０２を形成する前に、前
記半導体基板の所定の領域に素子分離膜を形成して活性
領域を限定する。前記ゲート絶縁膜１０２は前記活性領
域の上部に形成される。前記ゲート絶縁膜１０２の一部
を除去して前記チャネル拡散層１１０の所定の領域を露
出させる。前記露出された領域にトンネル絶縁膜１１８
を形成する。すなわち、前記トンネル絶縁膜１１８は前
記チャネル拡散層１１０の上部に位置する。前記半導体
基板１００の全面に下部導電膜及び誘電膜を順次に形成
し、パターニングして前記チャネル拡散層１１０を覆う
浮遊ゲートパターン１２０ａ及び前記浮遊ゲートパター
ン１２０ａから所定の間隔離隔された下部選択ゲートパ
ターン１２０ｂを形成する。前記浮遊ゲートパターン１
２０ａの上部にゲート層間誘電膜１２２ａが形成され、
前記下部選択ゲートパターン１２０ｂの上部に層間誘電
膜パターン１２２ｂが形成される。
【０００７】図２を参照すると、前記結果物に熱処理工
程を施して前記浮遊ゲートパターン１２０ａ及び前記下
部選択ゲートパターン１２０ｂの側壁に側壁絶縁膜１２
４を形成する。続けて、前記側壁絶縁膜１２４が形成さ
れた結果物の全面に上部導電膜１２６を形成する。
【０００８】図３を参照すると、前記上部導電膜１２６
をパターニングして前記ゲート層間誘電膜１２２ａ上に
制御ゲート電極１２６ａを形成すると同時に、前記層間
誘電膜パターン１２２ｂの上部に上部選択ゲート１２６
ｂを形成する。
【０００９】図示しないが、上述とは異なり、前記下部
導電膜、前記誘電膜及び前記上部導電膜を全部形成した
後に、前記上部導電膜、前記誘電膜及び前記下部導電膜
を順次にパターニングして制御ゲート電極と、前記制御
ゲート電極に自己整列されたゲート層間誘電膜及び浮遊
ゲートパターンを形成すると同時に、上部選択ゲート及
び前記上部選択ゲートに自己整列された層間誘電膜パタ
ーン及び下部選択ゲートパターンを形成することもでき
る。
【００１０】前記浮遊ゲートパターン１２０ａ，前記ゲ
ート層間誘電膜１２２ａ及び前記制御ゲート電極１２６
ａはメモリトランジスタのゲートパターンを構成し、前
記下部選択トランジスタ１２０ｂ、前記層間誘電膜パタ
ーン１２２ｂ及び前記上部選択ゲート１２６ｂは選択ト
ランジスタのゲートパターンを構成する。
【００１１】次に、前記メモリゲートパターン及び前記
選択ゲートパターンの間の半導体基板内に不純物を注入
して前記チャネル拡散層１１０を含むチャネル領域１１
０ａを形成し、前記メモリゲートパターン及び前記選択
ゲートパターンの前記チャネル領域１１０ａの反対側に
隣接した半導体基板内に各々ソース領域１０８及びドレ
イン領域１１２を形成する。
【００１２】図４は従来の不揮発性メモリ素子の問題点
を説明するための断面図である。
【００１３】図４を参照すると、一般的に、選択トラン
ジスタとメモリトランジスタで構成されたメモリセルを
有するＦＬＯＴＯＸ型不揮発性メモリ素子のセルアレイ
は隣り合うメモリセルが互いに対称的に配置される。す
なわち、各メモリセルは一側に隣接したメモリセルとソ
ース領域を共有し、他の側に隣接したメモリセルとドレ
イン領域を共有する。したがって、前記浮遊ゲートパタ
ーン１２０ａ及び前記下部選択ゲートパターン１２０ｂ
が誤整列（ｍｉｓ−ａｌｉｇｎ）されて形成されたとき
には、セルアレイで前記ソース領域１０８と前記チャネ
ル領域１１０ａとの間の間隔が一定にならない。これは
メモリトランジスタのしきい値電圧のばらつきを増加さ
せる結果をもたらす。
【００１４】
【発明が解決しようとする課題】本発明の課題は、メモ
リセルのチャネル領域及びソース領域の間の間隔が一定
な不揮発性メモリ素子及びその製造方法を提供すること
にある。
【００１５】本発明の他の課題は、セルアレイを構成す
るメモリトランジスタのしきい値電圧のばらつきが小さ
い不揮発性メモリ素子及びその製造方法を提供すること
にある。
【００１６】
【課題を解決するための手段】上述の技術的課題はメモ
リトランジスタ及び選択トランジスタが直列に連結され
たＦＬＯＴＯＸ型不揮発性メモリ素子及びその製造方法
により提供されることができる。この素子は、半導体基
板上に所定の間隔離隔されて配置された第１基底パター
ン及び第２基底パターンと、前記第１、第２基底パター
ンの間の半導体基板内に形成されたチャネル領域を含
む。前記第１、第２基底パターンの前記チャネル領域の
反対側に隣接した半導体基板内に各々形成されたソース
領域及びドレイン領域が存在する。前記第１基底パター
ン上部をメモリゲートが覆い、前記メモリゲートは前記
第１基底パターンの上部から拡張されて前記チャネル領
域の所定の領域の上部を覆う。前記メモリゲート及び前
記チャネル領域の間にトンネル酸化膜が介在される。選
択ゲートが前記第２基底パターンを覆う。
【００１７】本発明の一実施形態で、前記メモリゲート
は、前記第１基底パターン及び前記チャネル領域の所定
の領域の上部を覆う浮遊ゲートパターンと、前記浮遊ゲ
ートパターンの上部の制御ゲート電極を含むことができ
る。前記制御ゲート電極及び前記浮遊ゲートパターンの
間にゲート層間誘電膜が介在される。また、前記選択ゲ
ートは、前記第２基底パターンの上部に順次に積層され
た下部選択ゲートパターン、層間絶縁膜及び上部選択ゲ
ートを含むことができる。この場合に、前記上部選択ゲ
ート及び前記下部選択ゲートパターンは前記層間絶縁膜
を貫通して互いに電気的に接続されることができる。
【００１８】この素子の製造方法は、半導体基板上に所
定の間隔離隔された第１基底パターン及び第２基底パタ
ーンを形成する段階を含む。前記第１及び第２基底パタ
ーンの間の半導体基板内にチャネル領域を形成する。前
記第１及び第２基底パターンの前記チャネル領域の反対
側に隣接した活性領域内にソース領域及びドレイン領域
を各々形成する。前記チャネル領域の所定の領域の上部
にトンネル酸化膜を形成し、前記第１基底パターン及び
前記トンネル酸化膜を覆うメモリゲートを形成する。ま
た、前記第２基底パターンを覆う選択ゲートパターンを
形成する。前記メモリゲートは順次に積層された浮遊ゲ
ートパターン、ゲート層間誘電膜及び制御ゲート電極を
含む。前記浮遊ゲートパターンは前記第１基底パターン
及び前記トンネル酸化膜を覆い、前記制御ゲート電極は
前記浮遊ゲートの上部に位置する。前記ゲート層間絶縁
膜が前記制御ゲート電極と浮遊ゲートパターンとの間に
介在される。
【００１９】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。しかし、本
発明はここで説明する実施形態に限定されず、他の形態
で具体化させることもできる。むしろ、ここで紹介する
実施形態は開示された内容が完全に理解されるように、
そして当業者に本発明の思想が十分に伝達されるように
提供されるものである。図面において、層及び領域の厚
さは明確性のために誇張されるものである。また、層が
他の層、または基板“上”にあると言及される場合に、
それは他の層、または基板上に直接形成されることがで
きるもの、またはそれらの間に第３の層が介在させるこ
とができるものである。明細書の全体にわたって同一の
参照番号で表示される部分は同一の構成要素を示す。
【００２０】図５及び図６は本発明の第１実施形態によ
る不揮発性メモリ素子の平面図及び斜視図を示す図面で
ある。
【００２１】図５及び図６を参照すると、本発明による
不揮発性メモリ素子は半導体基板の所定の領域に素子分
離膜が配置されて活性領域を限定する。前記活性領域の
上部をメモリゲートパターン及び選択トランジスタパタ
ーンが並んで横切る。前記メモリゲートは前記活性領域
の上部を横切る制御ゲート電極２２０ａ及び前記制御ゲ
ート電極２２６ａ及び前記活性領域の間に介在された浮
遊ゲートパターン２２０ａを含む。前記メモリゲートは
前記浮遊ゲートパターン２２０ａ及び前記制御ゲートパ
ターン２２６ａの間にゲート層間誘電膜２２２ａをさら
に含む。前記浮遊ゲートパターン２２０ａ及び前記活性
領域の間に第１基底パターン２０４ａが介在される。
【００２２】前記選択ゲートパターンは順次に積層され
て前記活性領域を横切る下部選択ゲートパターン２０４
ｂ、層間絶縁膜パターン２２２ｂ及び上部選択ゲート２
２０ｂを含む。前記下部選択ゲートパターン２０４ｂの
下部に前記下部選択ゲートパターン２０４ｂと並んで前
記活性領域を横切る第２基底パターン２０４ｂが位置す
る。前記第１基底パターン２０４ａ及び前記第２基底パ
ターン２０４ｂの間の前記活性領域上にトンネル絶縁膜
２１８が存在し、前記浮遊ゲートパターン２２０ａは前
記第１基底パターン２０４ａの上部から拡張されて前記
トンネル絶縁膜２１８の上部をさらに覆う。前記トンネ
ル絶縁膜２１８を囲む前記活性領域上に前記トンネル絶
縁膜２１８より厚いゲート絶縁膜２０２が存在する。前
記ゲート絶縁膜２０２は前記第１及び第２基底パターン
２０４ａ、２０４ｂと前記活性領域との間と、前記浮遊
ゲートパターン２２０ａと前記活性領域との間と、前記
下部選択ゲートパターン２２０ｂと前記活性領域との間
に介在されることができる。前記第１及び第２基底パタ
ーン２０４ａ、２０４ｂの間の活性領域内にチャネル領
域が存在する。また、前記第１基底パターン２０４ａの
前記チャネル領域の反対側に隣接した活性領域内にソー
ス領域２０８が存在し、前記第２基底パターン２０４ｂ
の前記チャネル領域の反対側に隣接した活性領域内にド
レイン領域２１２が存在する。
【００２３】本発明の1実施形態で、前記メモリゲート
を横切る断面で示すと、前記浮遊ゲートパターン２２０
ａの幅は前記制御ゲート電極２２６ａの幅より広い。ま
た、前記選択ゲートパターンを横切る断面で示すと、前
記下部選択ゲートパターン２２０ｂの幅は前記上部選択
ゲートパターン２２６ｂの幅より広い。前記ソース領域
２０８は前記素子分離膜Ｆｏｘを横切って隣り合うソー
ス領域と接続される。望ましくは、前記ソース領域２０
８の間の前記素子分離膜Ｆｏｘは切断されて前記活性領
域が連結され、前記連結された活性領域内にソース領域
２０８を存在させることができる。前記浮遊ゲートパタ
ーン２２０ａ、前記ゲート層間絶縁膜２２２ａ及び前記
制御ゲート電極２２６ａはメモリゲートを構成する。ま
た、前記下部選択ゲートパターン２２０ｂ、層間絶縁膜
パターン２２２ｂ及び上部選択ゲートパターン２２６ｂ
は選択ゲートを構成する。
【００２４】図７乃至図２０、図２２は図５のＩ−Ｉ'
に沿って切断した本発明の第１実施形態による不揮発性
メモリ素子の製造方法を説明するための工程断面図であ
る。
【００２５】図２３は図５のＩ−Ｉ'に沿って切断した
本発明の第１実施形態の変形例を説明するための工程断
面図である。
【００２６】図８乃至図２１は図５のＩＩ−ＩＩ'に沿
って切断した本発明の第１実施形態による不揮発性メモ
リ素子の製造方法を説明するための工程断面図である。
【００２７】図７及び図８を参照すると、半導体基板２
００の所定の領域に素子分離膜Ｆｏｘを形成して活性領
域を限定する。前記結果物の全面にゲート絶縁膜２０
２、基底導電膜（ｂａｓｅ ｃｏｎｄｕｃｔｉｖｅ ｌ
ａｙｅｒ：２０４）、及び上部絶縁膜２０６を順次に形
成する。前記基底導電膜２０４はポリシリコン膜で形成
することが望ましい。前記上部絶縁膜２０６は前記基底
導電膜２０４及び前記ゲート絶縁膜２０２とエッチング
選択比を有する絶縁膜として、例えば、シリコン窒化膜
で形成することが望ましい。
【００２８】図９及び図１０を参照すると、前記上部絶
縁膜２０６及び前記基底導電膜２０４を順次にパターニ
ングして前記活性領域の上部を覆う第１基底パターン２
０４ａを形成し、前記第１基底パターン２０４ａから離
隔されて前記活性領域を横切る第２基底パターン２０４
ｂを形成する。前記第１及び第２基底パターン２０４
ａ、２０４ｂの各々の上部に上部絶縁膜パターン２０６
ａが覆われる。前記第１基底パターン２０４ａは前記活
性領域の上部を覆い、そのエッジは延長されて前記素子
分離膜Ｆｏｘの上部に重畳される。前記第１基底パター
ン２０４ａ及び前記第２基底パターン２０４ｂで構成さ
れたグループはメモリセルアレイで互いに隣り合って対
称的に並んで配置される。前記第１基底パターン２０４
ａ及び前記第２基底パターン２０４ｂの間の活性領域内
にチャネル領域２１０を形成し、前記第１基底パターン
２０４ａ及び前記第２基底パターン２０４ｂの前記チャ
ネル領域２１０の反対側で、隣接する活性領域内に各々
ソース領域２０８及びドレイン領域２１２を形成する。
前記ソース領域２０８は前記第１基底パターン２０４ａ
に隣接し、前記ドレイン領域２１２は前記第２基底パタ
ーン２０４ｂに隣接する。前記チャネル領域２１０、前
記ソース領域２０８及び前記ドレイン領域２１２は前記
第１及び第２基底パターン２０４ａ、２０４ｂ及び前記
上部絶縁膜パターン２０６ａをイオン注入マスクとして
使用して前記活性領域内に不純物を注入して形成するこ
とができる。これによって、前記チャネル領域２１０、
前記ソース領域２０８及び前記ドレイン領域２１２は前
記第１及び第２基底パターン２０４ａ、２０４ｂに自己
整列されて形成される。
【００２９】前記素子分離膜Ｆｏｘから隔離されて互い
に隣り合う前記ソース領域２０８は電気的に接続される
ことが望ましい。このために、前記ソース領域２０８が
形成される領域の間には素子分離膜Ｆｏｘを形成しない
ことが望ましい。したがって、前記ソース領域２０８は
前記素子分離膜Ｆｏｘを横切って隣り合うメモリセルの
ソース領域と接続された共通ソースラインを形成する。
【００３０】図１１及び図１２を参照すると、前記順次
に積層された第１基底パターン２０４ａ及び前記上部絶
縁膜パターン２０６ａの側壁に各々第１側壁スペーサ２
１４ａを形成し、前記順次に積層された第２基底パター
ン２０４ｂの側壁に各々第２側壁スペーサ２１４ｂを形
成する。前記第１及び第２側壁スペーサ２１４ａ、２１
４ｂは前記ゲート絶縁膜２０２とエッチング選択比を有
する絶縁膜であることが望ましい。
【００３１】図１３及び図１４を参照すると、前記第１
及び第２側壁スペーサ２１４ａ、２１４ｂが形成された
結果物上にフォトレジストパターン２１６を形成する。
前記フォトレジストパターン２１６は前記第１及び第２
側壁スペーサ２１４ａ、２１４ｂの間の前記ゲート絶縁
膜２０２の所定の部分を露出させる。前記フォトレジス
トパターン２１６をエッチングマスクとして使用して前
記ゲート絶縁膜２０２の所定の部分をエッチングして前
記半導体基板２００の一部を露出させる。
【００３２】前記露出された領域は少なくとも前記第１
基底パターン２０４ａ及び前記第２基底パターン２０４
ｂの間の前記第１側壁スペーサ２１４ａの上部を含むこ
とが望ましい。これによって、前記半導体基板２００は
前記第１側壁スペーサ２１４ａに自己整列されて露出さ
れる。
【００３３】図１５及び図１６を参照すると、前記フォ
トレジストパターン２１６と、前記上部絶縁膜パターン
２０６ａ及び前記第１、第２側壁スペーサ２１４ａを除
去する。次に、前記露出された半導体基板上に前記ゲー
ト絶縁膜２０２より薄いトンネル絶縁膜２１８を形成す
る。例えば、前記半導体基板に熱処理工程を適用して前
記露出された半導体基板上に熱酸化膜を形成することに
よって、前記トンネル絶縁膜２１８を形成することがで
きる。前記トンネル絶縁膜２１８が形成された結果物の
全面に下部導電膜２２０及び誘電膜２２２をコンフォマ
ルに形成する。前記下部導電膜２２０はポリシリコン膜
で形成することができ、前記誘電膜２２２はＯＮＯ膜で
形成することができる。
【００３４】図１７及び図１８を参照すると、前記誘電
膜２２２及び前記下部導電膜２２０を順次にパターニン
グして前記第１基底パターン２０４ａ及び前記トンネル
絶縁膜２１８の上部を覆う浮遊ゲートパターン２２０ａ
と、前記浮遊ゲートパターン２２０ａの上部を覆うゲー
ト層間誘電膜２２２ａを形成する。これと共に、前記第
２基底パターン２０４ｂの上部に前記活性領域を横切る
下部選択ゲートパターン２２０ｂ及び前記下部選択ゲー
トパターン２２０ｂの上部に層間誘電膜パターン２２２
ｂを形成する。前記第１基底パターン２０４ａ及び前記
浮遊ゲートパターン２２０ａは不揮発性メモリ素子の浮
遊ゲートを構成する。また、前記第２基底パターン２０
４ｂ及び前記下部選択ゲートパターン２２０ｂは不揮発
性メモリ素子の下部選択ゲートを構成する。この時に、
前記チャネル領域２１０に隣接した前記第１基底パター
ン２０４ａの側壁は前記浮遊ゲートパターン２２０ａで
覆われることが望ましい。また、前記チャネル領域２１
０に隣接した前記第２基底パターン２０４ｂの側壁は前
記下部選択ゲートパターン２２０ｂで覆われることが望
ましい。その理由は、前記浮遊ゲートパターン２２０ａ
及び前記下部選択ゲートパターン２２０ｂを形成するた
めのフォトリソグラフィ工程で誤整列が生じても、チャ
ネル領域２１０に隣接した前記第１基底パターン２０４
ａ、または前記第２基底パターン２０４ｂのエッジがエ
ッチングされることを防止するためである。
【００３５】次に、前記浮遊ゲート及び前記下部選択ゲ
ートの側壁に側壁絶縁膜２２４を形成する。前記側壁絶
縁膜２２４は前記浮遊ゲートパターン２２０ａ及び前記
下部選択ゲートパターン２２０ｂの側壁に形成されるこ
とが望ましい。しかし、前記第１基底パターン２０４ａ
の側壁または前記第２基底パターン２０４ｂの側壁が露
出される場合に、前記側壁絶縁膜２２４は前記露出され
た第１基底パターン２０４ａの側壁、または前記露出さ
れた第２基底パターン２０４ｂの側壁を覆うことができ
る。すなわち、半導体基板上に形成された導電性を有す
る構造体は全部絶縁膜で囲まれる。前記側壁絶縁膜２２
４は前記浮遊ゲートパターン２２０及び前記下部選択ゲ
ートパターン２２０ｂが形成された結果物に熱処理工程
を適用して形成された熱酸化膜であり得る。図１９に示
したように、本発明の第１実施形態は前記活性領域上に
各々離隔された島形態の浮遊ゲートパターン２２０を有
する。
【００３６】図２０及び図２１を参照すると、前記側壁
絶縁膜２２４が形成された結果物の全面に上部導電膜を
形成する。次に、前記上部導電膜をパターニングして前
記浮遊ゲートパターン２２０ａの上部を過ぎ、前記活性
領域を横切る制御ゲート電極２２６ａ及び前記下部選択
ゲートパターン２２０ｂの上部に沿って前記活性領域を
横切る上部選択ゲート２２６ｂを形成する。前記上部導
電膜はポリシリコン膜、またはメタルポリサイド膜を形
成することが望ましい。この時に、前記制御ゲート電極
２２６ａの幅及び前記上部選択ゲート２２６ｂの幅は各
々前記浮遊ゲートパターン２２０ａの幅及び前記下部選
択ゲートパターン２２０ｂの幅より狭いことが望まし
い。
【００３７】本発明によると、前記浮遊ゲートパターン
２２０ａが前記第１基底パターン２０４ａの上部をコン
フォマルに覆い、前記浮遊ゲートパターン２２０ａの上
部面は前記第１基底パターン２０４ａの上部では高く、
前記トンネル絶縁膜２１８の上部では低い表面屈曲を有
する。したがって、本発明による不揮発性メモリ素子は
制限された面積で広い面積を有するゲート層間絶縁膜を
有することができる。
【００３８】前記上部導電膜を形成する前に、前記下部
選択ゲートパターン２２０ｂ上の前記層間誘電膜パター
ン２２２ｂの一部を除去することによって、前記上部選
択ゲート２２６ｂ及び前記下部選択ゲートパターン２２
０ｂを電気的に接続させることができる。
【００３９】図２２を参照すると、互いに向き合う浮遊
ゲートパターン２２０ａの間の前記ソース領域２０８に
不純物を注入して高濃度ソース領域２３０を形成し、互
いに向き合う下部選択ゲートパターン２２０ｂの間の前
記ドレイン領域２１０に不純物を注入して高濃度ドレイ
ン領域２２８を形成することができる。
【００４０】一方、図２３を参照すると、前記高濃度ソ
ース領域２３０及び前記低濃度ソース領域２２８を形成
せず、前記制御ゲート電極２２６ａ及び前記上部選択ゲ
ート２２６ｂが形成された結果物の全面に絶縁膜２３２
を形成し、前記絶縁膜２３２をパターニングして前記ド
レイン領域２１０を露出させるビットラインコンタクト
ホール２３４を形成する。続けて、前記絶縁膜２３２を
イオン注入マスクとして使用して前記ビットラインコン
タクトホール２３４に露出されたドレイン領域内に不純
物を注入して高濃度ドレイン領域２２８ａを形成するこ
ともできる。この時に、図示しないが、前記半導体基板
の所定の領域で、前記ソース領域２０８、前記制御ゲー
ト電極２２６ａ及び前記上部選択ゲート２２６ｂを各々
露出させるコンタクトホールが形成されることができ
る。
【００４１】図２４は本発明の第２実施形態による不揮
発性メモリ素子を示す平面図である。
【００４２】図２５は本発明の第２実施形態による不揮
発性メモリ素子を示す斜視図である。
【００４３】図２４及び図２５を参照すると、本発明の
第２実施形態による不揮発性メモリ素子は上述の第１実
施形態と類似である。上述の第１実施形態による不揮発
性メモリ素子と異なる点は、浮遊ゲートパターン３２０
ａ及び下部選択ゲートパターン３２０ｂが制御ゲート電
極３２６ａ及び上部選択ゲートパターン３２６ｂに各々
自己整列されることである。これによって、前記制御ゲ
ート電極３２６ａを横切る方向の断面で示すと、前記浮
遊ゲートパターン３２０ａの幅は前記制御ゲート電極３
２６ａの幅と同一であり、前記下部選択ゲートパターン
３２０ｂの幅は前記上部選択ゲートパターン３２６ｂの
幅と同一である。
【００４４】具体的に、半導体基板の所定の領域に素子
分離膜が配置されて活性領域を限定する。前記活性領域
の上部をメモリゲートパターン及び選択トランジスタパ
ターンが並んで横切る。前記メモリゲートは前記活性領
域の上部を横切る制御ゲート電極３２６ａ及び前記活性
領域の間に介在された浮遊ゲートパターン３２０ａを含
む。前記メモリゲートは前記浮遊ゲートパターン３２０
ａ及び前記制御ゲートパターン３２６ａの間にゲート層
間誘電膜３２２ａをさらに含む。前記浮遊ゲートパター
ン３２０ａ及び前記活性領域の間に第１基底パターン２
０４が介在される。
【００４５】前記第１及び第２基底パターン２０４ａ、
２０４ｂの間の活性領域内にチャネル領域が存在する。
また、前記第１基底パターン２０４ａの前記チャネル領
域の反対側に隣接した活性領域内にソース領域２０８が
存在し、前記第２基底パターン２０４ｂの前記チャネル
領域の反対側に隣接した活性領域内にドレイン領域２１
２が存在する。前記ソース領域２０８は前記素子分離膜
Ｆｏｘを横切って隣り合うソース領域と接続される。望
ましくは、前記ソース領域２０８の間の前記素子分離膜
Ｆｏｘは切断されて前記活性領域が連結され、前記連結
された活性領域内にソース領域２０８が存在することが
できる。
【００４６】図２６、図２９及び図３１は図２４のＩＩ
Ｉ−ＩＩＩ'に沿って切断した本発明の第２実施形態に
よる不揮発性メモリ素子の製造方法を説明するための工
程断面図である。
【００４７】図２７、図３０、図２４のＩＶ−ＩＶ'に
沿って切断した本発明の第２実施形態による不揮発性メ
モリ素子の製造方法を説明するための工程断面図であ
る。
【００４８】図２６及び図２７を参照すると、第１、第
２基底パターン２０４ａ、下部導電膜３２０及び誘電膜
３２２を形成する段階までは図７乃至図１６、図８乃至
図１６で上述した第１実施形態と同一に進行することが
できる。次に、前記誘電膜３２２及び前記下部導電膜３
２０を順次にパターニングして前記素子分離膜Ｆｏｘ上
に孤立したグルーブＧを形成する。前記グルーブＧの内
側壁に側壁絶縁膜３２４を形成する。
【００４９】図２８は前記グルーブが形成された結果物
を示す平面図である。
【００５０】図２８を参照すると、前記グルーブＧは各
々第１基底パターン２０４ａの間の素子分離膜Ｆｏｘ及
び前記トンネル絶縁膜２１８の間の素子分離膜Ｆｏｘ上
に形成される。第２基底パターン２０４ｂを横切る断面
で示す時に、前記グルーブＧの幅は後続工程で形成され
る制御ゲート電極（図２５の３２６ａ）の幅より大きく
デザインすることが望ましい。
【００５１】図２９及び図３０を参照すると、前記側壁
絶縁膜３２４が形成された結果物の全面に上部導電膜３
２６を形成する。前記上部導電膜３２６及び前記下部導
電膜３２０は前記誘電膜３２２及び前記側壁絶縁膜３２
４により電気的に絶縁される。
【００５２】これと異なり、図示しないが、前記下部導
電膜を形成し、グルーブを形成した後に、前記グルーブ
が形成された結果物の全面に誘電膜及び上部導電膜を形
成することもできる。この場合に、前記下部導電膜及び
前記上部導電膜は誘電膜により絶縁されることができ
る。
【００５３】図３１を参照すると、前記上部導電膜３２
６、前記誘電膜３２２及び前記下部導電膜３２０を順次
にパターニングして前記活性領域を横切る制御ゲート電
極３２６ａ及び前記制御ゲート電極３２６ａと並んで前
記活性領域を横切る上部選択ゲート３２６ｂを形成す
る。前記制御ゲート電極３２６ａ及び前記活性領域の間
に浮遊ゲートパターン３２０ａが形成される。前記浮遊
ゲートパターン３２０ａ及び前記制御ゲート電極３２６
ａの間にゲート層間誘電膜３２２ａが介在される。ま
た、前記上部選択ゲート３２６ｂの下部に前記上部選択
ゲート３２６ｂに自己整列された下部選択ゲートパター
ン３２０ｂが形成される。前記上部選択ゲートパターン
３２６ｂ及び前記下部選択ゲートパターン３２０ｂの間
に層間絶縁膜パターン３２２ｂが介在される。この時
に、前記上部導電膜３２６を形成する前に、前記誘電膜
３２２の一部を除去して前記半導体基板の所定の領域
で、前記上部選択ゲートパターン３２６ｂ及び前記下部
選択ゲートパターン３２０ｂを電気的に接続させること
ができる。
【００５４】前記下部選択ゲートパターン３２０ｂ及び
前記第２基底パターン２０４ｂは下部選択ゲートを構成
し、前記第１基底パターン２０４ａ及び前記浮遊ゲート
パターン３２０ａは浮遊ゲートを構成する。
【００５５】また、前記制御ゲート電極３２６ａを横切
る断面で示すと、前記制御ゲート電極３２６ａの幅を前
記グルーブＧの幅より狭くパターニングすることができ
る。その結果、前記制御ゲート電極３２６ａに自己整列
されて形成された前記浮遊ゲートパターン３２０ａは島
状の形態を有することができる。
【００５６】次に、上述の第１実施形態のように、前記
浮遊ゲートパターン３２０ａの間の前記ソース領域２０
８内に高濃度ソース領域２３０を形成することができ、
前記下部選択ゲートの間の前記ドレイン領域２１２に高
濃度ドレイン領域２２８を形成することができる。
【００５７】
【発明の効果】上述のように、本発明によると、メモリ
ゲート及び選択ゲートを形成する前に、基底パターンを
形成し、前記基底パターンに自己整列されたソース領
域、ドレイン領域及びチャネル領域を形成することによ
って、ゲートの誤整列によりソース領域及びチャネル領
域の間の距離が異なってしまうことを防止することがで
きる。これによって、セルアレイで、互いに対称になっ
て繰り返し形成されるメモリセルのしきい値電圧が均一
な不揮発性メモリ素子を製造することができる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリ素子の製造方法を説明す
るための工程断面図である。
【図２】従来の不揮発性メモリ素子の製造方法を説明す
るための工程断面図である。
【図３】従来の不揮発性メモリ素子の製造方法を説明す
るための工程断面図である。
【図４】従来の不揮発性メモリ素子の問題点を説明する
ための断面図である。
【図５】本発明の第１実施形態による不揮発性メモリ素
子を示す平面図である。
【図６】本発明の第１実施形態による不揮発性メモリ素
子を示す斜視図である。
【図７】図５のＩ−Ｉ'に沿って切断した本発明の第１
実施形態による不揮発性メモリ素子の製造方法を説明す
るための工程断面図である。
【図８】図５のＩＩ−ＩＩ'に沿って切断した本発明の
第１実施形態による不揮発性メモリ素子の製造方法を説
明するための工程断面図である。
【図９】図５のＩＩ−ＩＩ'に沿って切断した本発明の
第１実施形態による不揮発性メモリ素子の製造方法を説
明するための工程断面図である。
【図１０】図５のＩＩ−ＩＩ'に沿って切断した本発明
の第１実施形態による不揮発性メモリ素子の製造方法を
説明するための工程断面図である。
【図１１】図５のＩＩ−ＩＩ'に沿って切断した本発明
の第１実施形態による不揮発性メモリ素子の製造方法を
説明するための工程断面図である。
【図１２】図５のＩＩ−ＩＩ'に沿って切断した本発明
の第１実施形態による不揮発性メモリ素子の製造方法を
説明するための工程断面図である。
【図１３】図５のＩＩ−ＩＩ'に沿って切断した本発明
の第１実施形態による不揮発性メモリ素子の製造方法を
説明するための工程断面図である。
【図１４】図５のＩＩ−ＩＩ'に沿って切断した本発明
の第１実施形態による不揮発性メモリ素子の製造方法を
説明するための工程断面図である。
【図１５】図５のＩＩ−ＩＩ'に沿って切断した本発明
の第１実施形態による不揮発性メモリ素子の製造方法を
説明するための工程断面図である。
【図１６】図５のＩＩ−ＩＩ'に沿って切断した本発明
の第１実施形態による不揮発性メモリ素子の製造方法を
説明するための工程断面図である。
【図１７】図５のＩＩ−ＩＩ'に沿って切断した本発明
の第１実施形態による不揮発性メモリ素子の製造方法を
説明するための工程断面図である。
【図１８】図５のＩＩ−ＩＩ'に沿って切断した本発明
の第１実施形態による不揮発性メモリ素子の製造方法を
説明するための工程断面図である。
【図１９】本発明の第１実施形態による不揮発性メモリ
素子を示す平面図である。
【図２０】図５のＩ−Ｉ'に沿って切断した本発明の第
１実施形態による不揮発性メモリ素子の製造方法を説明
するための工程断面図である。
【図２１】図５のＩＩ−ＩＩ'に沿って切断した本発明
の第１実施形態による不揮発性メモリ素子の製造方法を
説明するための工程断面図である。
【図２２】図５のＩ−Ｉ'に沿って切断した本発明の第
１実施形態による不揮発性メモリ素子の製造方法を説明
するための工程断面図である。
【図２３】図５のＩ−Ｉ'に沿って切断した本発明の第
１実施形態による不揮発性メモリ素子の製造方法を説明
するための工程断面図である。
【図２４】本発明の第２実施形態による不揮発性メモリ
素子を示す平面図である。
【図２５】本発明の第２実施形態による不揮発性メモリ
素子を示す斜視図である。
【図２６】図２４のＩＩＩ−ＩＩＩ'に沿って切断した
本発明の第２実施形態による不揮発性メモリ素子の製造
方法を説明するための工程断面図である。
【図２７】図２４のＩＶ−ＩＶ'に沿って切断した本発
明の第２実施形態による不揮発性メモリ素子の製造方法
を説明するための工程断面図である。
【図２８】本発明の第２実施形態による不揮発性メモリ
素子を示す工程断面図である。
【図２９】図２４のＩＩＩ−ＩＩＩ'に沿って切断した
本発明の第２実施形態による不揮発性メモリ素子の製造
方法を説明するための工程断面図である。
【図３０】図２４のＩＶ−ＩＶ'に沿って切断した本発
明の第２実施形態による不揮発性メモリ素子の製造方法
を説明するための工程断面図である。
【図３１】図２４のＩＩＩ−ＩＩＩ'に沿って切断した
本発明の第２実施形態による不揮発性メモリ素子の製造
方法を説明するための工程断面図である。
【符号の説明】
１００…半導体基板、 ２０４ａ…第１基底パターン、 ２０４ｂ…第２基底パターン、 ２０８…ソース領域、 ２１０…チャネル領域、 ２１２…ドレイン領域、 ２１８…トンネル絶縁膜。
フロントページの続き Ｆターム(参考） 5F083 EP05 EP14 EP22 EP23 EP27 EP33 EP42 EP55 EP68 EP72 ER03 ER14 GA22 GA27 JA04 JA53 KA01 KA13 LA16 LA20 MA06 MA20 NA02 PR09 PR29 PR43 PR44 PR45 PR53 PR54 PR55 5F101 BA03 BA12 BA24 BA29 BA36 BB02 BB05 BB08 BC02 BD05 BD10 BD22 BD37 BE05 BE07 BH08 BH19 BH21

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に所定の間隔離隔して配置
    された第１基底パターン及び第２基底パターンと、 前記第１、第２基底パターンの間の半導体基板内に形成
    されたチャネル領域と、 前記第１、第２基底パターンの前記チャネル領域の反対
    側に隣接した半導体基板内に各々形成されたソース領域
    及びドレイン領域と、 前記第１基底パターンの上部を覆い、前記第１基底パタ
    ーンの上部から前記チャネル領域の所定の領域の上部ま
    で拡張されたメモリゲートと、 前記メモリゲート及び前記チャネル領域の間に介在され
    たトンネル絶縁膜と、 前記第２基底パターンを覆う選択ゲートとを含むことを
    特徴とする不揮発性メモリ素子。
  2. 【請求項２】 前記メモリゲートは、 前記第１基底パターン及び前記チャネル領域の所定の領
    域の上部を覆う浮遊ゲートパターンと、 前記浮遊ゲートパターンの上部の制御ゲート電極と、 前記制御ゲート電極及び前記浮遊ゲートパターンの間に
    介在されたゲート層間誘電膜とを含むことを特徴とする
    請求項１に記載の不揮発性メモリ素子。
  3. 【請求項３】 前記浮遊ゲートパターンの上部面は前記
    第１基底パターンの上部では高く、前記トンネル絶縁膜
    の上部では低い表面屈曲を有することを特徴とする請求
    項２に記載の不揮発性メモリ素子。
  4. 【請求項４】 前記浮遊ゲートパターン及び前記第１基
    底パターンは浮遊ゲートを構成し、前記浮遊ゲートの側
    壁は側壁絶縁膜で覆われることを特徴とする請求項２に
    記載の不揮発性メモリ素子。
  5. 【請求項５】 前記選択ゲートは、 前記第２基底パターンの上部に順次に積層された下部選
    択ゲートパターン、層間絶縁膜パターン及び上部選択ゲ
    ートを含み、前記上部選択ゲート及び前記下部選択ゲー
    トパターンは前記層間絶縁膜パターンを貫通して接続さ
    れることを特徴とする請求項１に記載の不揮発性メモリ
    素子。
  6. 【請求項６】 前記ソース領域は前記第１基底パターン
    に隣接して形成されることを特徴とする請求項１に記載
    の不揮発性メモリ素子。
  7. 【請求項７】 前記ドレイン領域は前記第２基底パター
    ンに隣接して形成されることを特徴とする請求項１に記
    載の不揮発性メモリ素子。
  8. 【請求項８】 前記浮遊ゲート及び前記半導体基板の間
    の前記トンネル酸化膜の周辺と、前記選択ゲート及び前
    記半導体基板の間と、前記第１及び第２基底パターンと
    前記半導体基板との間に介在されたゲート絶縁膜をさら
    に含み、前記ゲート絶縁膜は前記トンネル絶縁膜より厚
    いことを特徴とする請求項１に記載の不揮発性メモリ素
    子。
  9. 【請求項９】 半導体基板の所定の領域に配置されて活
    性領域を限定する素子分離膜と、 前記活性領域の上部を並んで横切るメモリゲート及び選
    択ゲートと、 前記メモリゲート及び前記活性領域の間に介在された第
    １基底パターンと、 前記選択ゲートの下部に配置されて前記選択ゲートと並
    んで前記活性領域の上部を横切る第２基底パターンと、 前記第１、第２基底パターンの間の活性領域に形成され
    たチャネル領域と、 前記第１、第２基底パターンの前記チャネル領域の反対
    側に隣接した活性領域内に各々形成されたソース領域及
    びドレイン領域と、 前記チャネル領域及び前記メモリゲートの間の所定の領
    域に介在されたトンネル絶縁膜とを含むことを特徴とす
    る不揮発性メモリ素子。
  10. 【請求項１０】 前記メモリゲートは、 前記活性領域を横切る制御ゲート電極と、 前記制御ゲート電極及び前記活性領域の間に介在された
    浮遊ゲートパターンと、 前記制御ゲート電極及び前記浮遊ゲートパターンの間に
    介在されたゲート層間誘電膜を含み、前記浮遊ゲートパ
    ターンは前記第１基底パターンの上部及び前記チャネル
    領域の一部を覆うことを特徴とする請求項９に記載の不
    揮発性メモリ素子。
  11. 【請求項１１】 前記浮遊ゲートパターン及び前記第１
    基底パターンは浮遊ゲートを構成し、前記ゲート層間誘
    電膜は前記浮遊ゲートパターンの上部を覆い、前記制御
    ゲート電極と前記浮遊ゲートの側壁の間に側壁絶縁膜が
    さらに介在されることを特徴とする請求項１０に記載の
    不揮発性メモリ素子。
  12. 【請求項１２】 前記制御ゲート電極を横切る断面で示
    すと、前記浮遊ゲートパターンの幅は前記制御ゲート電
    極の幅より広いことを特徴とする請求項１０に記載の不
    揮発性メモリ素子。
  13. 【請求項１３】 前記浮遊ゲートパターンの上部面は
    前記第１基底パターンの上部では高く、前記トンネル絶
    縁膜の上部では低い表面屈曲を有することを特徴とする
    請求項１０に記載の不揮発性メモリ素子。
  14. 【請求項１４】 前記制御ゲート電極を横切る断面で示
    すと、前記第１基底パターンの両側壁は前記浮遊ゲート
    パターンで覆われることを特徴とする請求項１０に記載
    の不揮発性メモリ素子。
  15. 【請求項１５】 前記選択ゲートパターンは、 前記第２基底パターンの上部に順次に積層された下部選
    択ゲートパターン、層間絶縁膜パターン及び上部選択ゲ
    ートを含むことを特徴とし、前記下部選択ゲートパター
    ン及び前記上部選択ゲートは前記層間絶縁膜を貫通して
    接続されることを特徴とする請求項９に記載の不揮発性
    メモリ素子。
  16. 【請求項１６】 前記選択ゲートを横切る断面で示す
    と、前記第２基底パターンの両側壁は前記選択ゲートパ
    ターンで覆われることを特徴とする請求項１５に記載の
    不揮発性メモリ素子。
  17. 【請求項１７】 半導体基板上に所定の間隔離隔された
    第１基底パターン及び第２基底パターンを形成する段階
    と、 前記第１及び第２基底パターンの間の半導体基板内にチ
    ャネル領域を形成し、前記第１及び第２基底パターンの
    前記チャネル拡散層の反対側に隣接した活性領域内にソ
    ース領域及びドレイン領域を各々形成する段階と、 前記チャネル領域の所定の領域の上部にトンネル酸化膜
    を形成する段階と、 前記第１基底パターン及び前記トンネル酸化膜を覆うメ
    モリゲートを形成する段階と、 前記第２基底パターンを覆う選択ゲートを形成する段階
    とを含むことを特徴とする不揮発性メモリ素子の製造方
    法。
  18. 【請求項１８】 前記第１、第２基底パターンを形成す
    る段階は、 半導体基板上にゲート絶縁膜、基底導電膜及び上部絶縁
    膜を順次に形成する段階と、 前記上部絶縁膜及び前記基底導電膜を順次にパターニン
    グして第１基底パターン及び第２基底パターンを形成
    し、前記第１及び第２基底パターンの各々の上部に上部
    絶縁膜パターンが形成されることを特徴とする請求項１
    ７に記載の不揮発性メモリ素子の製造方法。
  19. 【請求項１９】 前記トンネル絶縁膜を形成する段階
    は、 前記第１基底パターン及び上部絶縁膜パターンの側壁を
    覆う第１側壁スペーサを形成と同時に、前記第２基底パ
    ターン及び上部絶縁膜パターンの側壁を覆う第２側壁ス
    ペーサを形成する段階と、 前記第１及び第２基底パターンの間の前記第１側壁スペ
    ーサに隣接した前記ゲート絶縁膜の一部を除去して前記
    半導体基板を露出させる段階と、 前記露出された半導体基板上に前記ゲート絶縁膜より薄
    いトンネル絶縁膜を形成する段階と、 前記上部絶縁膜パターン及び前記第１、第２側壁スペー
    サを除去する段階とを含むことを特徴とする請求項１８
    に記載の不揮発性メモリ素子の製造方法。
  20. 【請求項２０】 前記上部絶縁膜パターン及び前記第
    １、第２側壁スペーサは前記ゲート絶縁膜及び前記トン
    ネル絶縁膜とエッチング選択比を有する絶縁膜で形成す
    ることを特徴とする請求項１９に記載の不揮発性メモリ
    素子の製造方法。
  21. 【請求項２１】 前記メモリゲートを形成する段階は、 前記第１基底パターン及び前記トンネル酸化膜を覆う浮
    遊ゲートパターンを形成する段階と、 前記浮遊ゲートパターンの上部にゲート層間絶縁膜を形
    成する段階と、 前記ゲート層間誘電膜上に制御ゲート電極を形成する段
    階とを含むことを特徴とする請求項１７に記載の不揮発
    性メモリ素子の製造方法。
  22. 【請求項２２】 前記浮遊ゲートパターン及び前記ゲー
    ト層間誘電膜を形成する段階は、 前記第１基底パターン及び前記チャネル領域をコンフォ
    マルに覆う下部導電膜を形成する段階と、 前記下部導電膜の上部を覆う誘電膜を形成する段階と、 前記誘電膜及び前記下部導電膜を順次にパターニングし
    て順次に積層された浮遊ゲートパターン及びゲート層間
    誘電膜を形成する段階と、 前記浮遊ゲートパターンの側壁を覆う側壁絶縁膜を形成
    する段階とを含むことを特徴とする請求項２１に記載の
    不揮発性メモリ素子の製造方法。
  23. 【請求項２３】 前記浮遊ゲートパターン及び前記ゲー
    ト層間誘電膜を形成する段階は、 前記第１基底パターン及び前記チャネル領域をコンフォ
    マルに覆う下部導電膜を形成する段階と、 前記下部導電膜をパターニングして前記第１基底パター
    ン及び前記トンネル酸化膜の上部に浮遊ゲートパターン
    を形成する段階と、 前記浮遊ゲートパターン上に誘電膜をコンフォマルに形
    成する段階とを含むことを特徴とする請求項２１に記載
    の不揮発性メモリ素子の製造方法。
  24. 【請求項２４】 前記浮遊ゲートパターン、前記ゲート
    層間誘電膜及び前記制御ゲート電極を形成する段階は、 前記第１基底パターン及び前記チャネル領域をコンフォ
    マルに覆う下部導電膜、誘電膜及び上部導電膜を順次に
    形成する段階と、 前記上部導電膜、前記誘電膜及び前記下部導電膜を順次
    にパターニングする段階とを含むことを特徴とする請求
    項２１に記載の不揮発性メモリ素子の製造方法。
  25. 【請求項２５】 半導体基板の所定の領域に素子分離膜
    を形成して活性領域を限定する段階と、 前記活性領域上にゲート絶縁膜を形成する段階と、 前記半導体基板上に所定の間隔離隔されて前記活性領域
    を横切る第１基底パターン及び第２基底パターンを形成
    する段階と、 前記第１基底パターン及び前記第２基底パターンの間の
    活性領域内にチャネル領域を形成し、前記第１基底パタ
    ーン及び前記第２基底パターンの前記チャネル領域の反
    対側に隣接した活性領域内にソース領域及びドレイン領
    域を各々形成する段階と、 前記第１及び第２基底パターンの間のゲート絶縁膜の一
    部をエッチングして前記半導体基板の所定の領域を露出
    させる段階と、 前記露出された半導体基板上にトンネル絶縁膜を形成す
    る段階と、 前記活性領域を並んで横切るメモリゲート及び選択ゲー
    トを形成する段階とを含み、前記メモリゲートは前記第
    １基底パターン及び前記トンネル絶縁膜を覆い、そのエ
    ッジは前記素子分離膜に重畳された浮遊ゲートパターン
    と、前記浮遊ゲートの上部を過ぎて前記活性領域を横切
    る制御ゲート電極と、前記浮遊ゲートパターン及び前記
    制御ゲート電極の間に介在されたゲート層間誘電膜で形
    成することを特徴とする不揮発性メモリ素子の製造方
    法。
  26. 【請求項２６】 前記第１及び第２基底パターンを形成
    する段階は、 前記ゲート絶縁膜上に基底導電膜及び上部絶縁膜を順次
    に形成する段階と、 前記上部絶縁膜及び前記基底導電膜を順次にパターニン
    グして前記活性領域を横切る第１、第２基底パターン及
    びこれら上部を覆う上部絶縁膜パターンを形成する段階
    とを含むことを特徴とする請求項２５に記載の不揮発性
    メモリ素子の製造方法。
  27. 【請求項２７】 前記トンネル絶縁膜を形成する段階
    は、 前記第１基底パターンの側壁を覆う第１側壁スペーサ及
    び前記第２基底パターンの側壁を覆う第２側壁スペーサ
    を形成する段階と、 前記第１、第２基底パターンの間の前記ゲート絶縁膜の
    一部を露出させるフォトレジストパターンを形成する段
    階と、 前記フォトレジストパターンをエッチングマスクとして
    使用して前記ゲート絶縁膜をエッチングして前記半導体
    基板の所定の領域を露出させる段階と、 前記フォトレジストパターンを除去する段階と、 前記露出された半導体基板上にトンネル絶縁膜を形成す
    る段階と、 前記上部絶縁膜パターン及び前記第１、第２側壁スペー
    サを除去する段階とを含むことを特徴とする請求項２６
    に記載の不揮発性メモリ素子の製造方法。
  28. 【請求項２８】 前記フォトレジストパターンは前記第
    １、第２基底パターンの間の前記第１側壁スペーサ及び
    前記第１側壁スペーサに隣接した前記ゲート絶縁膜の一
    部を露出させるように形成することを特徴とする請求項
    ２７に記載の不揮発性メモリ素子の製造方法。
  29. 【請求項２９】 前記メモリゲート及び前記選択ゲート
    を形成する段階は、 前記第１及び第２基底パターンが形成された結果物の全
    面に下部導電膜及び誘電膜を順次にコンフォマルに形成
    する段階と、 前記誘電膜及び前記下部導電膜を順次にパターニングし
    て前記活性領域上に順次に積層されて前記第１基底パタ
    ーン及び前記トンネル絶縁膜を覆う浮遊ゲートパターン
    及びゲート層間誘電膜と、前記浮遊ゲートパターンと所
    定の間隔離れて順次に積層され、前記活性領域を横切る
    下部選択ゲートパターン及び層間誘電膜パターンを形成
    し、前記浮遊ゲートパターン及びゲート層間誘電膜は前
    記素子分離膜の上部まで延長され、そのエッジは前記素
    子分離膜の上部に重畳されるように形成する段階と、 前記浮遊ゲートパターンの側壁に側壁絶縁膜を形成する
    段階と、 前記側壁絶縁膜が形成された半導体基板の全面に上部導
    電膜を形成する段階と、 前記上部導電膜をパターニングして前記ゲート層間絶縁
    膜の上部を過ぎ、前記活性領域を横切る制御ゲート電極
    及び前記層間誘電膜パターン上に前記下部選択ゲートパ
    ターンと並んで前記活性領域を横切る上部選択ゲートを
    形成する段階とを含むことを特徴とする不揮発性メモリ
    素子の製造方法。
  30. 【請求項３０】 前記メモリゲート及び前記選択ゲート
    を形成する段階は、 前記第１及び第２基底パターンが形成された結果物の全
    面に下部導電膜及び誘電膜を順次にコンフォマルに形成
    する段階と、 前記誘電膜及び前記下部導電膜を順次にパターニングし
    て前記活性領域の両側の前記素子分離膜の上部に前記素
    子分離膜の一部を露出させるグルーブを形成し、前記グ
    ルーブは前記活性領域と並んで形成する段階と、 前記グルーブの内側に側壁絶縁膜を形成する段階と、 前記側壁絶縁膜が形成された結果物の全面に上部導電膜
    を形成する段階と、 前記上部導電膜、前記誘電膜及び前記下部導電膜を順次
    にパターニングして前記活性領域を並んで横切るメモリ
    ゲートパターン及び選択ゲートパターンを形成する段階
    とを含み、 前記メモリゲートは前記活性領域を横切る制御ゲート電
    極と、前記制御ゲート電極の下部に前記第１基底パター
    ン及び前記トンネル絶縁膜を覆い、前記素子分離膜上に
    前記活性領域と並ぶ側壁を有する浮遊ゲートパターン
    と、前記浮遊ゲートパターン及び前記制御ゲート電極と
    の間に介在された層間誘電膜で構成され、 前記選択ゲートは順次に積層されて前記活性領域を横切
    る下部選択ゲートパターン、層間誘電膜パターン及び上
    部選択ゲートで構成されることを特徴とする請求項２５
    に記載の不揮発性メモリ素子の製造方法。
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