JP2000040807A - 不揮発性メモリ装置及びその製造方法 - Google Patents
不揮発性メモリ装置及びその製造方法Info
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- JP2000040807A JP2000040807A JP11027397A JP2739799A JP2000040807A JP 2000040807 A JP2000040807 A JP 2000040807A JP 11027397 A JP11027397 A JP 11027397A JP 2739799 A JP2739799 A JP 2739799A JP 2000040807 A JP2000040807 A JP 2000040807A
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Abstract
(57)【要約】
【課題】 不揮発性メモリ装置及びその製造方法を提供
する。 【解決手段】 一本のワードラインと一本のビットライ
ンが交差する領域に第１及び第２メモリセルを具備す
る。これにより、一本のワードラインで２個のメモリセ
ルの動作が制御できる。
する。 【解決手段】 一本のワードラインと一本のビットライ
ンが交差する領域に第１及び第２メモリセルを具備す
る。これにより、一本のワードラインで２個のメモリセ
ルの動作が制御できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に不揮発性メモリ装置及びその製造方法に関する。
特に不揮発性メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】不揮発性メモリ装置が高集積化すること
によってメモリセルを動作させる駆動回路素子などが占
める面積の減少が要求されている。また、コントロール
ゲートにはできるだけ低い電圧を印加し、フローティン
グゲートに誘起される電圧は動作特性に適した水準で維
持されるために、フローティングゲートとコントロール
ゲートとの間に中間膜で形成されるゲート間絶縁膜の改
善が要求されている。その理由は、プログラム動作時コ
ントロールゲートに高電圧が印加されれば、高電圧によ
って前記フローティングゲートに電圧が誘起されるが、
前記フローティングゲートに電圧が誘起される程度は前
記ゲート間絶縁膜のカップリング率により大きく影響を
受けるからである。これにより、前記ゲート間絶縁膜の
カップリング率の向上が要求されている。
によってメモリセルを動作させる駆動回路素子などが占
める面積の減少が要求されている。また、コントロール
ゲートにはできるだけ低い電圧を印加し、フローティン
グゲートに誘起される電圧は動作特性に適した水準で維
持されるために、フローティングゲートとコントロール
ゲートとの間に中間膜で形成されるゲート間絶縁膜の改
善が要求されている。その理由は、プログラム動作時コ
ントロールゲートに高電圧が印加されれば、高電圧によ
って前記フローティングゲートに電圧が誘起されるが、
前記フローティングゲートに電圧が誘起される程度は前
記ゲート間絶縁膜のカップリング率により大きく影響を
受けるからである。これにより、前記ゲート間絶縁膜の
カップリング率の向上が要求されている。
【０００３】さらに、従来の不揮発性メモリ装置の消去
動作時、電子の移動経路がソース電極方向になされてい
る。これにより、電子が通過する面積が小さいことによ
って電流密度が集中する現象が発生し、トンネリング酸
化膜、即ち、トンネルの絶縁膜が劣化する。従って、ト
ンネリング絶縁膜の劣化を防止し信頼性を向上できる新
しい不揮発性メモリ装置が要求されている。
動作時、電子の移動経路がソース電極方向になされてい
る。これにより、電子が通過する面積が小さいことによ
って電流密度が集中する現象が発生し、トンネリング酸
化膜、即ち、トンネルの絶縁膜が劣化する。従って、ト
ンネリング絶縁膜の劣化を防止し信頼性を向上できる新
しい不揮発性メモリ装置が要求されている。
【０００４】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は素子が占める面積の減少を具現でき、
ゲート間絶縁膜のカップリング率を増加させてフローテ
ィングゲートに誘起される電圧を上げて信頼性が向上し
た不揮発性メモリ装置を提供することにある。
する技術的課題は素子が占める面積の減少を具現でき、
ゲート間絶縁膜のカップリング率を増加させてフローテ
ィングゲートに誘起される電圧を上げて信頼性が向上し
た不揮発性メモリ装置を提供することにある。
【０００５】本発明が解決しようとする他の技術的課題
は前記のような不揮発性メモリ装置の製造方法を提供す
ることにある。
は前記のような不揮発性メモリ装置の製造方法を提供す
ることにある。
【０００６】
【課題を解決するための手段】上記の技術的課題を達成
するために本発明の一観点は、半導体基板上に形成され
た一本のワードラインと一本のビットラインとが交差す
る領域に第１及び第２メモリセルの二つを具備すること
を特徴とする不揮発性メモリ装置を提供する。
するために本発明の一観点は、半導体基板上に形成され
た一本のワードラインと一本のビットラインとが交差す
る領域に第１及び第２メモリセルの二つを具備すること
を特徴とする不揮発性メモリ装置を提供する。
【０００７】前記第１メモリセルは半導体基板上に第１
トンネリング絶縁膜を介在して形成された第２フローテ
ィングゲート及び第１フローティングゲートの片側末端
に隣接した半導体基板領域に第１ドレイン領域を具備す
る。前記第２メモリセルは半導体基板上に第２トンネリ
ング絶縁膜を介在して形成された第１フローティングゲ
ート及び前記第２フローティングゲートの片側末端に隣
接した半導体基板領域に第２ドレイン領域を具備する。
また前記第１メモリセル及び前記第２メモリセルは前記
第１フローティングゲート及び前記第２フローティング
ゲート間の前記半導体基板に形成された共通ソース領域
を各々のソース領域として共有し、前記ワードラインと
して機能するコントロールゲートはゲート間絶縁膜を介
在して前記第１フローティングゲート及び第２フローテ
ィングゲートに同時に重畳される。
トンネリング絶縁膜を介在して形成された第２フローテ
ィングゲート及び第１フローティングゲートの片側末端
に隣接した半導体基板領域に第１ドレイン領域を具備す
る。前記第２メモリセルは半導体基板上に第２トンネリ
ング絶縁膜を介在して形成された第１フローティングゲ
ート及び前記第２フローティングゲートの片側末端に隣
接した半導体基板領域に第２ドレイン領域を具備する。
また前記第１メモリセル及び前記第２メモリセルは前記
第１フローティングゲート及び前記第２フローティング
ゲート間の前記半導体基板に形成された共通ソース領域
を各々のソース領域として共有し、前記ワードラインと
して機能するコントロールゲートはゲート間絶縁膜を介
在して前記第１フローティングゲート及び第２フローテ
ィングゲートに同時に重畳される。
【０００８】この時、前記ゲート間絶縁膜は前記第１フ
ローティングゲート及び前記第２フローティングゲート
の側壁を覆うように延びる。前記ゲート間絶縁膜は前記
共有される共通ソース領域と前記コントロールゲートと
の間に延びて前記共通ソース領域と前記コントロールゲ
ートを絶縁させる。
ローティングゲート及び前記第２フローティングゲート
の側壁を覆うように延びる。前記ゲート間絶縁膜は前記
共有される共通ソース領域と前記コントロールゲートと
の間に延びて前記共通ソース領域と前記コントロールゲ
ートを絶縁させる。
【０００９】前記の技術的課題を達成するために本発明
の他の観点は、半導体基板上にトンネリング絶縁膜を介
在して形成された二つのフローティングゲートと、前記
フローティングゲート間の半導体基板に形成されて前記
二つのフローティングゲートに共有される共通ソース領
域と、前記半導体基板に前記共通ソース領域と各々離隔
して形成され、前記二つのフローティングゲートの末端
に各々隣接して形成された二つのドレイン領域と、前記
二つのフローティングゲート上に形成されたゲート間絶
縁膜と、前記ゲート間絶縁膜上に形成されて前記二つの
フローティングゲート及び前記共通ソース領域に重畳さ
れワードラインとして機能するコントロールゲートを含
む不揮発性メモリ装置を提供する。
の他の観点は、半導体基板上にトンネリング絶縁膜を介
在して形成された二つのフローティングゲートと、前記
フローティングゲート間の半導体基板に形成されて前記
二つのフローティングゲートに共有される共通ソース領
域と、前記半導体基板に前記共通ソース領域と各々離隔
して形成され、前記二つのフローティングゲートの末端
に各々隣接して形成された二つのドレイン領域と、前記
二つのフローティングゲート上に形成されたゲート間絶
縁膜と、前記ゲート間絶縁膜上に形成されて前記二つの
フローティングゲート及び前記共通ソース領域に重畳さ
れワードラインとして機能するコントロールゲートを含
む不揮発性メモリ装置を提供する。
【００１０】前記ゲート間絶縁膜は前記二つのフローテ
ィングゲートの側壁を覆うように延びる。前記ゲート間
絶縁膜は前記共有される共通ソース領域と前記コントロ
ールゲートとの間に延びて前記共通ソース領域と前記コ
ントロールゲートを絶縁させる。
ィングゲートの側壁を覆うように延びる。前記ゲート間
絶縁膜は前記共有される共通ソース領域と前記コントロ
ールゲートとの間に延びて前記共通ソース領域と前記コ
ントロールゲートを絶縁させる。
【００１１】前記の技術的課題を達成するために本発明
の他の観点は、半導体基板上に形成されて活性領域を限
定する複数個の素子分離領域と、前記活性領域に形成さ
れ列方向に延びた複数個の共通ソース領域と、前記活性
領域に前記共通ソース領域と所定距離離隔して前記共通
ソース領域と交代して形成された複数個のドレイン領域
と、前記共通ソースライン及びドレイン領域が形成され
ている前記活性領域上に形成されたトンネリング絶縁膜
と、前記トンネリング絶縁膜上に前記列方向に形成され
た複数個のフローティングゲートであって、各対のフロ
ーティングゲートは各共通ソース領域を中心とする複数
対のフローティングゲートと、前記フローティングゲー
ト上に形成されたゲート間絶縁膜と、前記ゲート間絶縁
膜上に前記共通ソース領域と平行して形成された複数個
のコントロールゲートであって、各コントロールゲート
は各共通ソース領域を中心とする複数対のフローティン
グゲートと重畳する複数個のコントロールゲートと、前
記複数個のコントロールゲートと垂直方向に形成された
複数個のビットラインであって、各ビットラインは行方
向に隣接した複数個のドレイン領域を連結させる複数個
のビットラインを含む不揮発性メモリ装置を提供する。
の他の観点は、半導体基板上に形成されて活性領域を限
定する複数個の素子分離領域と、前記活性領域に形成さ
れ列方向に延びた複数個の共通ソース領域と、前記活性
領域に前記共通ソース領域と所定距離離隔して前記共通
ソース領域と交代して形成された複数個のドレイン領域
と、前記共通ソースライン及びドレイン領域が形成され
ている前記活性領域上に形成されたトンネリング絶縁膜
と、前記トンネリング絶縁膜上に前記列方向に形成され
た複数個のフローティングゲートであって、各対のフロ
ーティングゲートは各共通ソース領域を中心とする複数
対のフローティングゲートと、前記フローティングゲー
ト上に形成されたゲート間絶縁膜と、前記ゲート間絶縁
膜上に前記共通ソース領域と平行して形成された複数個
のコントロールゲートであって、各コントロールゲート
は各共通ソース領域を中心とする複数対のフローティン
グゲートと重畳する複数個のコントロールゲートと、前
記複数個のコントロールゲートと垂直方向に形成された
複数個のビットラインであって、各ビットラインは行方
向に隣接した複数個のドレイン領域を連結させる複数個
のビットラインを含む不揮発性メモリ装置を提供する。
【００１２】前記ゲート間絶縁膜の各々は前記各共通ソ
ース領域を中心とする一対のフローティングゲートの側
壁を覆うように延びる。前記ゲート間絶縁膜は前記共有
される共通ソース領域と前記コントロールゲートとの間
に延びて前記共通ソース領域と前記コントロールゲート
を絶縁させる。
ース領域を中心とする一対のフローティングゲートの側
壁を覆うように延びる。前記ゲート間絶縁膜は前記共有
される共通ソース領域と前記コントロールゲートとの間
に延びて前記共通ソース領域と前記コントロールゲート
を絶縁させる。
【００１３】前記の他の技術的課題を達成するために本
発明の一観点は、半導体基板上に活性領域を定義しマト
リックス形態で配列された素子分離膜を形成する。前記
活性領域上にトンネリング絶縁膜を介在する複数個のフ
ローティングゲート膜を形成する。前記マトリックスの
列方向に隣接した複数個のフローティングゲート膜は前
記素子分離膜の長さ方向と並んで形成されて、前記素子
分離膜及び前記素子分離膜により定義された活性領域の
一部を露出させる。
発明の一観点は、半導体基板上に活性領域を定義しマト
リックス形態で配列された素子分離膜を形成する。前記
活性領域上にトンネリング絶縁膜を介在する複数個のフ
ローティングゲート膜を形成する。前記マトリックスの
列方向に隣接した複数個のフローティングゲート膜は前
記素子分離膜の長さ方向と並んで形成されて、前記素子
分離膜及び前記素子分離膜により定義された活性領域の
一部を露出させる。
【００１４】前記フローティングゲート膜を横切ってフ
ローティングゲート膜及び前記素子分離膜を各々分割し
て分離させる共通ソース領域を前記半導体基板に形成す
る。前記共通ソースラインを形成する段階は次のように
遂行される。まず、前記素子分離膜の長さ方向と垂直列
方向に横切って前記フローティングゲート膜及び前記素
子分離膜の一部を露出させるフォトレジストパターンを
形成する。前記フォトレジストパターンを蝕刻マスクで
前記フローティングゲート膜及び前記素子分離膜の一部
を除去し前記半導体基板の一部を露出して、前記分離さ
れたフローティングゲート膜及び前記分離された素子分
離膜を形成する。前記露出された半導体基板に不純物を
注入する。
ローティングゲート膜及び前記素子分離膜を各々分割し
て分離させる共通ソース領域を前記半導体基板に形成す
る。前記共通ソースラインを形成する段階は次のように
遂行される。まず、前記素子分離膜の長さ方向と垂直列
方向に横切って前記フローティングゲート膜及び前記素
子分離膜の一部を露出させるフォトレジストパターンを
形成する。前記フォトレジストパターンを蝕刻マスクで
前記フローティングゲート膜及び前記素子分離膜の一部
を除去し前記半導体基板の一部を露出して、前記分離さ
れたフローティングゲート膜及び前記分離された素子分
離膜を形成する。前記露出された半導体基板に不純物を
注入する。
【００１５】前記露出された半導体基板に不純物を注入
する段階は次のように遂行される。まず、前記フォトレ
ジストパターンを除去する。前記露出された半導体基板
及び前記分離されたフローティングゲート膜に同時に不
純物を注入する。
する段階は次のように遂行される。まず、前記フォトレ
ジストパターンを除去する。前記露出された半導体基板
及び前記分離されたフローティングゲート膜に同時に不
純物を注入する。
【００１６】前記分離されたフローティングゲート膜上
にゲート間絶縁膜及びコントロールゲート膜を形成す
る。前記コントロールゲート膜、下部の前記ゲート間絶
縁膜及び前記分離されたフローティングゲート膜をパタ
ーニングしてコントロールゲート、ゲート間絶縁膜、及
びフローティングゲートを完成するが、各コントロール
ゲートは共通ソース領域と平行し列方向に隣接したフロ
ーティングゲート対と重畳させ、各フローティングゲー
ト対の中心に共通ソース領域を配置させる。
にゲート間絶縁膜及びコントロールゲート膜を形成す
る。前記コントロールゲート膜、下部の前記ゲート間絶
縁膜及び前記分離されたフローティングゲート膜をパタ
ーニングしてコントロールゲート、ゲート間絶縁膜、及
びフローティングゲートを完成するが、各コントロール
ゲートは共通ソース領域と平行し列方向に隣接したフロ
ーティングゲート対と重畳させ、各フローティングゲー
ト対の中心に共通ソース領域を配置させる。
【００１７】前記ゲート間絶縁膜は前記分離されたフロ
ーティングゲートの側壁を覆う。前記ゲート間絶縁膜は
前記共通ソース領域から前記コントロールゲートを絶縁
させる。
ーティングゲートの側壁を覆う。前記ゲート間絶縁膜は
前記共通ソース領域から前記コントロールゲートを絶縁
させる。
【００１８】前記分離されたフローティングゲートに隣
接する前記活性領域に連結されるビットラインを形成す
る。前記ビットラインを形成する段階は次のように遂行
される。
接する前記活性領域に連結されるビットラインを形成す
る。前記ビットラインを形成する段階は次のように遂行
される。
【００１９】まず、前記コントロールゲート及び半導体
基板を覆う絶縁膜を形成する。前記絶縁膜をパターニン
グして前記フローティングゲートに隣接する前記半導体
基板を露出するコンタクトホールを形成する。前記露出
される半導体基板に不純物を注入して接触接合領域を形
成する。
基板を覆う絶縁膜を形成する。前記絶縁膜をパターニン
グして前記フローティングゲートに隣接する前記半導体
基板を露出するコンタクトホールを形成する。前記露出
される半導体基板に不純物を注入して接触接合領域を形
成する。
【００２０】前記接触接合領域を形成する段階は次のよ
うに遂行される。まず、前記露出される半導体基板に不
純物を注入して低濃度不純物層を形成する。前記低濃度
不純物層が形成された半導体基板に不純物を注入して低
濃度不純物層に重なるように高農度不純物層を形成す
る。即ち、前記接触接合領域はドレイン領域として用い
られる。
うに遂行される。まず、前記露出される半導体基板に不
純物を注入して低濃度不純物層を形成する。前記低濃度
不純物層が形成された半導体基板に不純物を注入して低
濃度不純物層に重なるように高農度不純物層を形成す
る。即ち、前記接触接合領域はドレイン領域として用い
られる。
【００２１】本発明によれば、素子が占める面積を縮め
られ、ゲート間絶縁膜のカップリング率を増加させてコ
ントロールゲートに印加される電圧を低めてもフローテ
ィングゲートに誘起される電圧を素子の動作に必要な水
準で維持できる。
られ、ゲート間絶縁膜のカップリング率を増加させてコ
ントロールゲートに印加される電圧を低めてもフローテ
ィングゲートに誘起される電圧を素子の動作に必要な水
準で維持できる。
【００２２】
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施例を詳細に説明する。しかし、本発明の実施
例は色々な他の形態で変形でき、本発明の範囲が後述す
る実施例によって限られることと解釈されてはならな
い。本発明の実施例は当業界で平均的な知識を有する者
に本発明をより完全に説明するために提供されるもので
ある。従って、図面の膜の厚さはさらに明確な説明を強
調するために誇張されたことであり、図面上で同じ符号
で表示された要素は同じ要素を意味する。またある膜が
他の膜または半導体基板の「上」にあると記載される場
合に、前記ある膜は前記他の膜または半導体基板に直接
接触して存在でき、またはその間に第３の膜が介在され
る場合もある。
発明の実施例を詳細に説明する。しかし、本発明の実施
例は色々な他の形態で変形でき、本発明の範囲が後述す
る実施例によって限られることと解釈されてはならな
い。本発明の実施例は当業界で平均的な知識を有する者
に本発明をより完全に説明するために提供されるもので
ある。従って、図面の膜の厚さはさらに明確な説明を強
調するために誇張されたことであり、図面上で同じ符号
で表示された要素は同じ要素を意味する。またある膜が
他の膜または半導体基板の「上」にあると記載される場
合に、前記ある膜は前記他の膜または半導体基板に直接
接触して存在でき、またはその間に第３の膜が介在され
る場合もある。
【００２３】本発明による不揮発性メモリ装置のレイア
ウ図である図１を参照すれば、参照番号１５５は素子分
離膜を、２５５はフローティングゲートを、４００は共
通ソース領域を、６００はコントロールゲートを、８０
０はビットラインを各々示す。本発明の実施例による不
揮発性メモリ装置は半導体基板１００上に一本のワード
ライン６００と一本のビットライン８００が交差する領
域に第１及び第２メモリセルの二つを具備する。より詳
細には図１の断面図の図２乃至図４を参照して本発明に
係る不揮発性メモリ装置の構造を説明する。
ウ図である図１を参照すれば、参照番号１５５は素子分
離膜を、２５５はフローティングゲートを、４００は共
通ソース領域を、６００はコントロールゲートを、８０
０はビットラインを各々示す。本発明の実施例による不
揮発性メモリ装置は半導体基板１００上に一本のワード
ライン６００と一本のビットライン８００が交差する領
域に第１及び第２メモリセルの二つを具備する。より詳
細には図１の断面図の図２乃至図４を参照して本発明に
係る不揮発性メモリ装置の構造を説明する。
【００２４】図２乃至図４を参照すれば、本発明の実施
例による不揮発性メモリ装置は、半導体基板１００上に
素子分離膜１５５によって限定される活性領域に共通ソ
ース領域４００などを具備する。前記活性領域の半導体
基板１００上には酸化膜よりなるトンネリング絶縁膜１
３０がさらに備わる。
例による不揮発性メモリ装置は、半導体基板１００上に
素子分離膜１５５によって限定される活性領域に共通ソ
ース領域４００などを具備する。前記活性領域の半導体
基板１００上には酸化膜よりなるトンネリング絶縁膜１
３０がさらに備わる。
【００２５】前記共通ソース領域４００に隣接して前記
共通ソース領域４００を中心として図１に示したように
共通ソースライン４００に沿って列方向に配列された複
数個のフローティングゲート２５５が形成される。これ
により、一対のフローティングゲート２５５は各々共通
ソース領域４００を共有している。
共通ソース領域４００を中心として図１に示したように
共通ソースライン４００に沿って列方向に配列された複
数個のフローティングゲート２５５が形成される。これ
により、一対のフローティングゲート２５５は各々共通
ソース領域４００を共有している。
【００２６】また、前記フローティングゲート２５５に
重なって形成されるコントロールゲート６００は対向す
る一対のフローティングゲート２５５の二つを同時に覆
っている。即ち、コントロールゲート６００は二つ以上
のフローティングゲート２５５を同時に覆っていて複数
個のフローティングゲート２５５を制御できる。また、
コントロールゲート６００は対向するように配列された
フローティングゲート２５５間の共通ソースライン４０
０に重なって形成される。
重なって形成されるコントロールゲート６００は対向す
る一対のフローティングゲート２５５の二つを同時に覆
っている。即ち、コントロールゲート６００は二つ以上
のフローティングゲート２５５を同時に覆っていて複数
個のフローティングゲート２５５を制御できる。また、
コントロールゲート６００は対向するように配列された
フローティングゲート２５５間の共通ソースライン４０
０に重なって形成される。
【００２７】これにより、一つのコントロールゲート６
００、即ち、ワードラインで二つまたはそれ以上のフロ
ーティングゲート２５５の電子注入、即ち、プログラム
動作または消去動作を制御できる。従って、前記ワード
ラインを制御するための周辺回路素子が占める面積の減
少を大きく具現できる。
００、即ち、ワードラインで二つまたはそれ以上のフロ
ーティングゲート２５５の電子注入、即ち、プログラム
動作または消去動作を制御できる。従って、前記ワード
ラインを制御するための周辺回路素子が占める面積の減
少を大きく具現できる。
【００２８】一方、コントロールゲート６００は不純物
がドーピングされた多結晶質シリコン膜パターン６１０
及びタングステンシリサイド膜パターン６５０で備わ
る。
がドーピングされた多結晶質シリコン膜パターン６１０
及びタングステンシリサイド膜パターン６５０で備わ
る。
【００２９】コントロールゲート６００とフローティン
グゲート２５５の界面には、ゲート間絶縁膜５００が形
成される。例えば、酸化膜／窒化膜／酸化膜の三重膜
（ＯＮＯ ｌａｙｅｒ）で前記ゲート間絶縁膜５００が
形成される。前記ゲート間絶縁膜５００はコントロール
ゲート６００と前記共通ソースライン４００の半導体基
板１００の界面にも延びて前記コントロールゲート６０
０と前記共通ソースライン４００を絶縁させる。
グゲート２５５の界面には、ゲート間絶縁膜５００が形
成される。例えば、酸化膜／窒化膜／酸化膜の三重膜
（ＯＮＯ ｌａｙｅｒ）で前記ゲート間絶縁膜５００が
形成される。前記ゲート間絶縁膜５００はコントロール
ゲート６００と前記共通ソースライン４００の半導体基
板１００の界面にも延びて前記コントロールゲート６０
０と前記共通ソースライン４００を絶縁させる。
【００３０】また、前記ゲート間絶縁膜５００は前記フ
ローティングゲート２５５の上部だけでなく前記フロー
ティングゲート２５５の側壁に延びて前記側壁をさらに
覆う。これにより、コントロールゲート６００に印加さ
れる電圧によりフローティングゲート２５５に誘起され
る電圧の比率、即ち、カップリング率の増加を具現でき
る。従って、コントロールゲート６００にさらに低い電
圧が印加されるとしてもフローティングゲート２５５に
誘起される電圧を上げられる。
ローティングゲート２５５の上部だけでなく前記フロー
ティングゲート２５５の側壁に延びて前記側壁をさらに
覆う。これにより、コントロールゲート６００に印加さ
れる電圧によりフローティングゲート２５５に誘起され
る電圧の比率、即ち、カップリング率の増加を具現でき
る。従って、コントロールゲート６００にさらに低い電
圧が印加されるとしてもフローティングゲート２５５に
誘起される電圧を上げられる。
【００３１】さらに、前記フローティングゲート２５５
の各々に隣接する前記活性領域の一部には接触接合領域
４５０が備わる。前記接触接合領域４５０はドレイン領
域とビットライン８００を電気的に連結させる役割がで
きる。これにより、前記接触接合領域４５０はドレイン
領域として利用できる。このように形成された接触接合
領域４５０にコンタクトホール８５０を通じてビットラ
イン８００が備わって電気的に連結される。
の各々に隣接する前記活性領域の一部には接触接合領域
４５０が備わる。前記接触接合領域４５０はドレイン領
域とビットライン８００を電気的に連結させる役割がで
きる。これにより、前記接触接合領域４５０はドレイン
領域として利用できる。このように形成された接触接合
領域４５０にコンタクトホール８５０を通じてビットラ
イン８００が備わって電気的に連結される。
【００３２】このように構成される本発明の実施例によ
るトランジスタ構造は次のような方法で作動できる。例
えば、一側のビットライン８００に概略５Ｖ程度の電圧
を印加した後コントロールゲート６００に概略１０Ｖ程
度の電圧を印加すれば、トランジスタのチャンネルピン
チオフ領域（図示せず）から接触接合領域４５０方向に
熱電子が生成される。前記生成される熱電子はフローテ
ィングゲート２５５に注入されてプログラム動作され
る。この時、半導体基板１００と共通ソース領域４００
は接地される。
るトランジスタ構造は次のような方法で作動できる。例
えば、一側のビットライン８００に概略５Ｖ程度の電圧
を印加した後コントロールゲート６００に概略１０Ｖ程
度の電圧を印加すれば、トランジスタのチャンネルピン
チオフ領域（図示せず）から接触接合領域４５０方向に
熱電子が生成される。前記生成される熱電子はフローテ
ィングゲート２５５に注入されてプログラム動作され
る。この時、半導体基板１００と共通ソース領域４００
は接地される。
【００３３】また、図２に示したような両側のビットラ
イン８００に同時に概略５Ｖの電圧を印加し、前記のよ
うにコントロールゲート６００に約１０Ｖの電圧を印加
することによって二つまたはそれ以上のフローティング
ゲート２５５に同時に熱電子を注入できる。即ち、一つ
のコントロールゲート６００によって二つまたはそれ以
上のフローティングゲート２５５がプログラムされう
る。
イン８００に同時に概略５Ｖの電圧を印加し、前記のよ
うにコントロールゲート６００に約１０Ｖの電圧を印加
することによって二つまたはそれ以上のフローティング
ゲート２５５に同時に熱電子を注入できる。即ち、一つ
のコントロールゲート６００によって二つまたはそれ以
上のフローティングゲート２５５がプログラムされう
る。
【００３４】一方、二本のビットライン８００の中で選
択されたビットライン８００に概略５Ｖの電圧を印加
し、非選択されたビットライン８００に概略０Ｖを印加
した後コントロールゲート６００に概略５Ｖ程度の電圧
を印加して、フローティングゲート２５５内の電子注入
有無によりチャンネルに流れる電流量でプログラム可否
を確認する読出し動作が遂行できる。
択されたビットライン８００に概略５Ｖの電圧を印加
し、非選択されたビットライン８００に概略０Ｖを印加
した後コントロールゲート６００に概略５Ｖ程度の電圧
を印加して、フローティングゲート２５５内の電子注入
有無によりチャンネルに流れる電流量でプログラム可否
を確認する読出し動作が遂行できる。
【００３５】そして、両側ビットライン８００を励起状
態にしコントロールゲート６００を接地状態にした後、
概略１２Ｖの電圧を半導体基板１００に印加することに
よって、チャンネル全地域を通じて電子を消去できる。
また、共通ソース領域４００に概略１２Ｖ程度の電圧を
印加することによってフローティングゲート２５５から
電子を消去する消去動作を遂行できる。
態にしコントロールゲート６００を接地状態にした後、
概略１２Ｖの電圧を半導体基板１００に印加することに
よって、チャンネル全地域を通じて電子を消去できる。
また、共通ソース領域４００に概略１２Ｖ程度の電圧を
印加することによってフローティングゲート２５５から
電子を消去する消去動作を遂行できる。
【００３６】このように消去動作時電子が通過する経路
を半導体基板１００方向に変更できてフローティングゲ
ート２５５から消去される電子による電流密度を拡散ま
たは分散させうる。従って、電流密度の集中によるトン
ネリング絶縁膜１３０の劣化問題を克服でき信頼性の向
上を具現できる。
を半導体基板１００方向に変更できてフローティングゲ
ート２５５から消去される電子による電流密度を拡散ま
たは分散させうる。従って、電流密度の集中によるトン
ネリング絶縁膜１３０の劣化問題を克服でき信頼性の向
上を具現できる。
【００３７】図５、図６、図７及び図８を参照すれば、
半導体基板１００、例えば、Ｐ型基板上に活性領域及び
素子分離領域を設定する複数個の素子分離膜１５０をマ
トリックス形態で形成する。例えば、ＬＯＣＯＳ(Local
Oxidation of Silicon)あるいはＰＢＬ(Poly Buffered
Locos)工程を利用して行方向、例えば、ビットライン
（図１の８００）方向に長く形成する。以後に、素子分
離膜１５０によって設定される活性領域の半導体基板１
００上を覆う酸化膜を形成してトンネリング絶縁膜１３
０として利用する。
半導体基板１００、例えば、Ｐ型基板上に活性領域及び
素子分離領域を設定する複数個の素子分離膜１５０をマ
トリックス形態で形成する。例えば、ＬＯＣＯＳ(Local
Oxidation of Silicon)あるいはＰＢＬ(Poly Buffered
Locos)工程を利用して行方向、例えば、ビットライン
（図１の８００）方向に長く形成する。以後に、素子分
離膜１５０によって設定される活性領域の半導体基板１
００上を覆う酸化膜を形成してトンネリング絶縁膜１３
０として利用する。
【００３８】図９、図１０、図１１及び図１２を参照す
れば、トンネリング絶縁膜１３０及び素子分離膜１５０
を覆う導電膜、例えば、多結晶質シリコン膜を概略１０
００Å程度の厚さで形成する。
れば、トンネリング絶縁膜１３０及び素子分離膜１５０
を覆う導電膜、例えば、多結晶質シリコン膜を概略１０
００Å程度の厚さで形成する。
【００３９】この時、前記多結晶質シリコン膜を形成す
る時不純物がドーピングされない状態で形成できる。こ
のようにすれば、後続工程で前記多結晶質シリコン膜に
不純物を注入する工程が要求される。しかし、前記多結
晶質シリコン膜に不純物がドーピングされるように多結
晶質シリコン膜を形成する工程を制御して導電性を有す
るようにすることもできる。例えば、前記多結晶質シリ
コン膜を形成した後拡散方法で前記不純物を前記多結晶
質シリコン膜に注入できる。
る時不純物がドーピングされない状態で形成できる。こ
のようにすれば、後続工程で前記多結晶質シリコン膜に
不純物を注入する工程が要求される。しかし、前記多結
晶質シリコン膜に不純物がドーピングされるように多結
晶質シリコン膜を形成する工程を制御して導電性を有す
るようにすることもできる。例えば、前記多結晶質シリ
コン膜を形成した後拡散方法で前記不純物を前記多結晶
質シリコン膜に注入できる。
【００４０】このように形成された導電膜を写真蝕刻工
程でパターニングして分離させてフローティングゲート
膜２００を形成する。この時、前記パターニング工程に
よって前記導電膜は行方向、例えば、前記素子分離膜１
５０の長さ方向に延びた形態でパターニングできる。即
ち、ビットライン（図１の８００）方向にパターニング
されて分離できる。そして、図１１に示したように素子
分離膜１５０にその一部がまたがるようにパターニング
される。
程でパターニングして分離させてフローティングゲート
膜２００を形成する。この時、前記パターニング工程に
よって前記導電膜は行方向、例えば、前記素子分離膜１
５０の長さ方向に延びた形態でパターニングできる。即
ち、ビットライン（図１の８００）方向にパターニング
されて分離できる。そして、図１１に示したように素子
分離膜１５０にその一部がまたがるようにパターニング
される。
【００４１】図１３、図１４、図１５及び図１６を参照
すれば、素子分離膜１５０及びフローティングゲート膜
２００をパターニングして半導体基板１００を露出させ
ながら分離されたフローティングゲート膜２５０を形成
する。具体的に、素子分離膜１５０またはフローティン
グゲート膜２００を列方向に露出させる第１フォトレジ
ストパターン３１０を形成する。例えば、前記素子分離
膜１５０及び前記フローティングゲート膜２００を横切
る方向に前記素子分離膜１５０及びフローティングゲー
ト膜２００の一部、例えば、フローティングゲート膜２
００の中心部を露出する第１フォトレジストパターン３
１０を露光及び現像工程で形成する。
すれば、素子分離膜１５０及びフローティングゲート膜
２００をパターニングして半導体基板１００を露出させ
ながら分離されたフローティングゲート膜２５０を形成
する。具体的に、素子分離膜１５０またはフローティン
グゲート膜２００を列方向に露出させる第１フォトレジ
ストパターン３１０を形成する。例えば、前記素子分離
膜１５０及び前記フローティングゲート膜２００を横切
る方向に前記素子分離膜１５０及びフローティングゲー
ト膜２００の一部、例えば、フローティングゲート膜２
００の中心部を露出する第１フォトレジストパターン３
１０を露光及び現像工程で形成する。
【００４２】次に、前記第１フォトレジストパターン３
１０を蝕刻マスクとして利用して露出される素子分離膜
１５０の一部、フローティングゲート膜２００及びトン
ネリング絶縁膜１３０を蝕刻して除去することによって
下部の半導体基板１００を露出する。これにより露出さ
れる半導体基板１００の一部は素子分離膜１５０及びフ
ローティングゲート膜２００の各々を二つに分割する。
即ち、分離された素子分離膜１５５及び分離されたフロ
ーティングゲート膜２５０が形成される。
１０を蝕刻マスクとして利用して露出される素子分離膜
１５０の一部、フローティングゲート膜２００及びトン
ネリング絶縁膜１３０を蝕刻して除去することによって
下部の半導体基板１００を露出する。これにより露出さ
れる半導体基板１００の一部は素子分離膜１５０及びフ
ローティングゲート膜２００の各々を二つに分割する。
即ち、分離された素子分離膜１５５及び分離されたフロ
ーティングゲート膜２５０が形成される。
【００４３】図１７、図１８、図１９及び図２０を参照
すれば、まず第１フォトレジストパターン３１０を除去
する。以後に、前記分離された素子分離膜１５５及び分
離されたフローティングゲート膜２５０により露出され
る半導体基板１００に不純物を注入して共通ソース領域
４００を形成する。この時、前記不純物は前記フローテ
ィングゲート膜２５０及び前記露出される半導体基板１
００に同時に注入される。
すれば、まず第１フォトレジストパターン３１０を除去
する。以後に、前記分離された素子分離膜１５５及び分
離されたフローティングゲート膜２５０により露出され
る半導体基板１００に不純物を注入して共通ソース領域
４００を形成する。この時、前記不純物は前記フローテ
ィングゲート膜２５０及び前記露出される半導体基板１
００に同時に注入される。
【００４４】言い換えれば、イオン注入方法または不純
物拡散方法等で前記分離されたフローティングゲート膜
２５０を成す多結晶質シリコン膜に不純物を注入して導
電性を有させる。同時に、前記イオン注入方法または不
純物拡散方法で前記露出される半導体基板１００に不純
物を注入して共通ソース領域４００を形成する。
物拡散方法等で前記分離されたフローティングゲート膜
２５０を成す多結晶質シリコン膜に不純物を注入して導
電性を有させる。同時に、前記イオン注入方法または不
純物拡散方法で前記露出される半導体基板１００に不純
物を注入して共通ソース領域４００を形成する。
【００４５】この時、前記不純物の注入工程は前記共通
ソースライン４００に深い接合が形成されるように遂行
される。例えば、連続的にイオン注入を進行する等方性
方式でｎ−及びｎ＋不純物層構造を形成する。即ち、前
記共通ソース領域４００がＬＤＤ構造を有させる。
ソースライン４００に深い接合が形成されるように遂行
される。例えば、連続的にイオン注入を進行する等方性
方式でｎ−及びｎ＋不純物層構造を形成する。即ち、前
記共通ソース領域４００がＬＤＤ構造を有させる。
【００４６】または、前記共通ソース領域４００に不純
物を注入する工程を遂行する以前に前記分離されたフロ
ーティングゲート膜２５０に不純物をドーピングする工
程を遂行する。例えば、前記多結晶質シリコン膜が形成
される時または形成された以後に不純物を前記多結晶質
シリコン膜に拡散させる方法で前記多結晶質シリコン膜
に導電性を有させ、前記分離されたフローティングゲー
ト膜２５０に導電性を有させる。以後に、前記露出され
る半導体基板１００に不純物をイオン注入して共通ソー
ス領域４００を形成する。
物を注入する工程を遂行する以前に前記分離されたフロ
ーティングゲート膜２５０に不純物をドーピングする工
程を遂行する。例えば、前記多結晶質シリコン膜が形成
される時または形成された以後に不純物を前記多結晶質
シリコン膜に拡散させる方法で前記多結晶質シリコン膜
に導電性を有させ、前記分離されたフローティングゲー
ト膜２５０に導電性を有させる。以後に、前記露出され
る半導体基板１００に不純物をイオン注入して共通ソー
ス領域４００を形成する。
【００４７】さらに、前記不純物注入工程で前記共通ソ
ース領域４００として利用される部分の半導体基板１０
０だけでなく、他の活性領域の半導体基板１００も露出
される。即ち、第１フォトレジストパターン３１０を除
去した後イオン注入マスクを介在しなければ、共通ソー
ス領域４００が形成される半導体基板１００の一部外の
露出される半導体基板１００の他部にも図２０に示した
ように不純物層４０５が形成できる。このような不純物
層４０５はドレイン領域として利用できる。
ース領域４００として利用される部分の半導体基板１０
０だけでなく、他の活性領域の半導体基板１００も露出
される。即ち、第１フォトレジストパターン３１０を除
去した後イオン注入マスクを介在しなければ、共通ソー
ス領域４００が形成される半導体基板１００の一部外の
露出される半導体基板１００の他部にも図２０に示した
ように不純物層４０５が形成できる。このような不純物
層４０５はドレイン領域として利用できる。
【００４８】図２１、図２２、図２３及び図２４を参照
すれば、分離されたフローティングゲート膜２５０を覆
うゲート間絶縁膜５００を形成する。例えば、酸化膜／
窒化膜／酸化膜のような三重膜を形成する。
すれば、分離されたフローティングゲート膜２５０を覆
うゲート間絶縁膜５００を形成する。例えば、酸化膜／
窒化膜／酸化膜のような三重膜を形成する。
【００４９】以後、前記ゲート間絶縁膜５００上に導電
膜を形成してコントロールゲート膜として利用する。例
えば、多結晶質シリコン膜を概略１０００Å程度の厚さ
で形成する。前記多結晶質シリコン膜上にタングステン
膜を形成した後熱処理してタングステンシリサイド膜を
概略１０００Å程度の厚さで形成する。以後、前記多結
晶質シリコン膜及びタングステンシリサイド膜をパター
ニングして多結晶質シリコン膜パターン６１０及びタン
グステンシリサイド膜パターン６５０よりなるコントロ
ールゲート６００を形成する。
膜を形成してコントロールゲート膜として利用する。例
えば、多結晶質シリコン膜を概略１０００Å程度の厚さ
で形成する。前記多結晶質シリコン膜上にタングステン
膜を形成した後熱処理してタングステンシリサイド膜を
概略１０００Å程度の厚さで形成する。以後、前記多結
晶質シリコン膜及びタングステンシリサイド膜をパター
ニングして多結晶質シリコン膜パターン６１０及びタン
グステンシリサイド膜パターン６５０よりなるコントロ
ールゲート６００を形成する。
【００５０】前記コントロールゲート６００が形成され
た以後に前記パターニング工程を続けて進行する。即
ち、自己整列蝕刻工程を遂行して下部のゲート間絶縁膜
５００及び分離されたフローティングゲート膜２５０を
蝕刻する。これにより、少なくとも２個のフローティン
グゲート２５５が一つのコントロールゲート６００下に
存在するセルトランジスタの構造が形成される。
た以後に前記パターニング工程を続けて進行する。即
ち、自己整列蝕刻工程を遂行して下部のゲート間絶縁膜
５００及び分離されたフローティングゲート膜２５０を
蝕刻する。これにより、少なくとも２個のフローティン
グゲート２５５が一つのコントロールゲート６００下に
存在するセルトランジスタの構造が形成される。
【００５１】この時、前記ゲート間絶縁膜５００は共通
ソース領域４００と前記コントロールゲート６００を絶
縁させる。前記ゲート間絶縁膜５００はさらに、前記フ
ローティングゲート２５５の側壁を覆うように延びる。
ソース領域４００と前記コントロールゲート６００を絶
縁させる。前記ゲート間絶縁膜５００はさらに、前記フ
ローティングゲート２５５の側壁を覆うように延びる。
【００５２】以後に、図１、図２、図３及び図４に示し
たようにコントロールゲート６００が形成された結果物
上を覆う第１絶縁膜７１０を形成する。以後、前記フロ
ーティングゲート２５５に隣接した活性領域を露出させ
るコンタクトホール８５０を形成する。次に、前記コン
タクトホール８５０により露出される半導体基板１００
に不純物を注入して接触接合領域４５０を形成する。
たようにコントロールゲート６００が形成された結果物
上を覆う第１絶縁膜７１０を形成する。以後、前記フロ
ーティングゲート２５５に隣接した活性領域を露出させ
るコンタクトホール８５０を形成する。次に、前記コン
タクトホール８５０により露出される半導体基板１００
に不純物を注入して接触接合領域４５０を形成する。
【００５３】例えば、前記露出される半導体基板１００
に不純物を注入して低濃度不純物層を形成する。以後
に、前記低濃度不純物層が形成された半導体基板に不純
物を注入して低濃度不純物層に重なるように高濃度不純
物層を形成する。即ち、低濃度不純物層及び高濃度不純
物層で備わるＬＤＤ構造で前記接触接合領域４５０を形
成する。前記接触接合領域４５０は図２４に示したドレ
イン領域として用いられる不純物層４０５に連結された
りその自体がドレイン領域として利用されうる。
に不純物を注入して低濃度不純物層を形成する。以後
に、前記低濃度不純物層が形成された半導体基板に不純
物を注入して低濃度不純物層に重なるように高濃度不純
物層を形成する。即ち、低濃度不純物層及び高濃度不純
物層で備わるＬＤＤ構造で前記接触接合領域４５０を形
成する。前記接触接合領域４５０は図２４に示したドレ
イン領域として用いられる不純物層４０５に連結された
りその自体がドレイン領域として利用されうる。
【００５４】以後、前記接触接合領域４５０に連結され
る金属膜を形成した後パターニングしてビットライン８
００で利用する。次に、前記ビットライン８００を絶縁
させる第２絶縁膜７３０を形成する。
る金属膜を形成した後パターニングしてビットライン８
００で利用する。次に、前記ビットライン８００を絶縁
させる第２絶縁膜７３０を形成する。
【００５５】
【発明の効果】前述した本発明の実施例によれば、一つ
のコントロールゲートで少なくとも二つのフローティン
グゲートに電子の注入及び消去動作ができる。これによ
り、前記コントロールゲート、即ち、ワードラインを制
御するための周辺回路素子を構成する時、周辺回路素子
が占める面積の減少が具現できる。
のコントロールゲートで少なくとも二つのフローティン
グゲートに電子の注入及び消去動作ができる。これによ
り、前記コントロールゲート、即ち、ワードラインを制
御するための周辺回路素子を構成する時、周辺回路素子
が占める面積の減少が具現できる。
【００５６】また、消去動作する電子の経路を半導体基
板方向に変更できて電流密度の集中を防止できる。これ
により、トンネル酸化膜の劣化が防止できて不揮発性メ
モリ装置の信頼性を向上させうる。
板方向に変更できて電流密度の集中を防止できる。これ
により、トンネル酸化膜の劣化が防止できて不揮発性メ
モリ装置の信頼性を向上させうる。
【００５７】さらに、ゲート間絶縁膜がフローティング
ゲートの側壁を覆うことができてゲート間絶縁膜が占め
る面積を増加させうる。一方、コントロールゲートに印
加される電圧によりフローティングゲートに誘起される
電圧の大きさを決定するゲート間絶縁膜のカップリング
率はゲート間絶縁膜の厚さまたは面積に比例する。従っ
て、本発明による不揮発性メモリ装置はゲート間絶縁膜
の面積を増加させることができてこれに比例してカップ
リング率の増加を具現できる。従って、コントロールゲ
ートに低い電圧を印加してもフローティングゲートに誘
起される電圧は動作に適した水準で維持されうる。
ゲートの側壁を覆うことができてゲート間絶縁膜が占め
る面積を増加させうる。一方、コントロールゲートに印
加される電圧によりフローティングゲートに誘起される
電圧の大きさを決定するゲート間絶縁膜のカップリング
率はゲート間絶縁膜の厚さまたは面積に比例する。従っ
て、本発明による不揮発性メモリ装置はゲート間絶縁膜
の面積を増加させることができてこれに比例してカップ
リング率の増加を具現できる。従って、コントロールゲ
ートに低い電圧を印加してもフローティングゲートに誘
起される電圧は動作に適した水準で維持されうる。
【図１】 本発明の実施例による不揮発性メモリ装置の
一部を示すレイアウト図である。
一部を示すレイアウト図である。
【図２】 図１のＢ−Ｂ′線に沿って切った断面図であ
る。
る。
【図３】 図１のＣ−Ｃ′線に沿って切った断面図であ
る。
る。
【図４】 図１のＤ−Ｄ′線に沿って切った断面図であ
る。
る。
【図５】 本発明の実施例による不揮発性メモリ装置の
製造方法を説明するために概略的に示す平面図である。
製造方法を説明するために概略的に示す平面図である。
【図６】 図５のＢ−Ｂ′線に沿って切った断面図であ
る。
る。
【図７】 図５のＣ−Ｃ′線に沿って切った断面図であ
る。
る。
【図８】 図５のＤ−Ｄ′線に沿って切った断面図であ
る。
る。
【図９】 本発明の実施例による不揮発性メモリ装置の
製造方法を説明するために概略的に示す平面図である。
製造方法を説明するために概略的に示す平面図である。
【図１０】 図９のＢ−Ｂ′線に沿って切った断面図で
ある。
ある。
【図１１】 図９のＣ−Ｃ′線に沿って切った断面図で
ある。
ある。
【図１２】 図９のＤ−Ｄ′線に沿って切った断面図で
ある。
ある。
【図１３】 本発明の実施例による不揮発性メモリ装置
の製造方法を説明するために概略的に示す平面図であ
る。
の製造方法を説明するために概略的に示す平面図であ
る。
【図１４】 図１３のＢ−Ｂ′線に沿って切った断面図
である。
である。
【図１５】 図１３のＣ−Ｃ′線に沿って切った断面図
である。
である。
【図１６】 図１３のＤ−Ｄ′線に沿って切った断面図
である。
である。
【図１７】 本発明の実施例による不揮発性メモリ装置
の製造方法を説明するために概略的に示す平面図であ
る。
の製造方法を説明するために概略的に示す平面図であ
る。
【図１８】 図１７のＢ−Ｂ′線に沿って切った断面図
である。
である。
【図１９】 図１７のＣ−Ｃ′線に沿って切った断面図
である。
である。
【図２０】 図１７のＤ−Ｄ′線に沿って切った断面図
である。
である。
【図２１】 本発明の実施例による不揮発性メモリ装置
の製造方法を説明するために概略的に示す平面図であ
る。
の製造方法を説明するために概略的に示す平面図であ
る。
【図２２】 図２１のＢ−Ｂ′線に沿って切った断面図
である。
である。
【図２３】 図２１のＣ−Ｃ′線に沿って切った断面図
である。
である。
【図２４】 図２１のＤ−Ｄ′線に沿って切った断面図
である。
である。
１００ 半導体基板 １３０ トンネリング絶縁膜 １５５ 素子分離膜 ２５５ フローティングゲート ４００ 共通ソース領域 ４５０ 接触接合領域 ５００ ゲート間絶縁膜 ６００ コントロールゲート ６１０ 多結晶質シリコン膜パターン ６５０ タングステンシリサイド膜パターン ８００ ビットライン ８５０ コンタクトホール
Claims (19)
- 【請求項１】 半導体基板上に形成された一本のワード
ラインと一本のビットラインとが交差する領域に第１及
び第２メモリセルの二つを具備することを特徴とする不
揮発性メモリ装置。 - 【請求項２】 前記第１メモリセルは、 半導体基板上に第１トンネリング絶縁膜を介在して形成
された第２フローティングゲートと、 第１フローティングゲートの片側末端に隣接した半導体
基板領域に第１ドレイン領域を具備し、 前記第２メモリセルは、 半導体基板上に第２トンネリング絶縁膜を介在して形成
された第１フローティングゲートと、 前記第２フローティングゲートの片側末端に隣接した半
導体基板領域に第２ドレイン領域を具備し、 前記第１メモリセル及び前記第２メモリセルは前記第１
フローティングゲート及び前記第２フローティングゲー
ト間の前記半導体基板に形成された共通ソース領域を各
々のソース領域として共有し、 前記ワードラインとして機能するコントロールゲートは
ゲート間絶縁膜を介在して前記第１フローティングゲー
ト及び第２フローティングゲートに同時に重畳されるこ
とを特徴とする請求項１に記載の不揮発性メモリ装置。 - 【請求項３】 前記ゲート間絶縁膜は、前記第１フロー
ティングゲート及び前記第２フローティングゲートの側
壁を覆うように延びることを特徴とする請求項２に記載
の不揮発性メモリ装置。 - 【請求項４】 前記ゲート間絶縁膜は、前記共有される
共通ソース領域と前記コントロールゲートとの間に延び
て前記共通ソース領域と前記コントロールゲートを絶縁
させることを特徴とする請求項３に記載の不揮発性メモ
リ装置。 - 【請求項５】 半導体基板上にトンネリング絶縁膜を介
在して形成された二つのフローティングゲートと、 前記フローティングゲート間の半導体基板に形成されて
前記二つのフローティングゲートに共有される共通ソー
ス領域と、 前記半導体基板に前記共通ソース領域と各々離隔して形
成され、前記二つのフローティングゲートの末端に各々
隣接して形成された二つのドレイン領域と、 前記二つのフローティングゲート上に形成されたゲート
間絶縁膜と、 前記ゲート間絶縁膜上に形成されて前記二つのフローテ
ィングゲート及び前記共通ソース領域に重畳されワード
ラインとして機能するコントロールゲートを含むことを
特徴とする不揮発性メモリ装置。 - 【請求項６】 前記ゲート間絶縁膜は、前記二つのフロ
ーティングゲート等の側壁を覆うように延びることを特
徴とする請求項５に記載の不揮発性メモリ装置。 - 【請求項７】 前記ゲート間絶縁膜は、前記共有される
共通ソース領域と前記コントロールゲートとの間に延び
て前記共通ソース領域と前記コントロールゲートを絶縁
させることを特徴とする請求項６に記載の不揮発性メモ
リ装置。 - 【請求項８】 半導体基板上に形成されて活性領域を限
定する複数個の素子分離領域と、 前記活性領域に形成され列方向に延びた複数個の共通ソ
ース領域と、 前記活性領域に前記共通ソース領域と所定距離離隔して
前記共通ソース領域と交代して形成された複数個のドレ
イン領域と、 前記共通ソースライン及びドレイン領域が形成されてい
る前記活性領域上に形成されたトンネリング絶縁膜と、 前記トンネリング絶縁膜上に前記列方向に形成された複
数個のフローティングゲートであって、各対のフローテ
ィングゲートは各共通ソース領域を中心とする複数対の
フローティングゲートと、 前記フローティングゲート上に形成されたゲート間絶縁
膜と、 前記ゲート間絶縁膜上に前記共通ソース領域と平行して
形成された複数個のコントロールゲートであって、各コ
ントロールゲートは各共通ソース領域を中心とする複数
対のフローティングゲートと重畳する複数個のコントロ
ールゲートと、 前記複数個のコントロールゲートと垂直方向に形成され
た複数個のビットラインであって、各ビットラインは行
方向に隣接した複数個のドレイン領域を連結させる複数
個のビットラインを含むことを特徴とする不揮発性メモ
リ装置。 - 【請求項９】 前記ゲート間絶縁膜の各々は前記各共通
ソース領域を中心とする一対のフローティングゲートの
側壁を覆うように延びることを特徴とする請求項８に記
載の不揮発性メモリ装置。 - 【請求項１０】 前記ゲート間絶縁膜は前記共有される
共通ソース領域と前記コントロールゲートとの間に延び
て前記共通ソース領域と前記コントロールゲートを絶縁
させることを特徴とする請求項９に記載の不揮発性メモ
リ装置。 - 【請求項１１】 半導体基板上に活性領域を限定しマト
リックス形に配列された素子分離膜を形成する段階と、 前記活性領域上にトンネリング絶縁膜を介在する複数個
のフローティングゲート膜を形成する段階と、 前記マトリックスの列方向に隣接した複数個のフローテ
ィングゲート膜及び前記素子分離膜を各々分割して分離
させる共通ソース領域を前記半導体基板に形成する段階
と、 前記分離されたフローティングゲート膜上にゲート間絶
縁膜及びコントロールゲート膜を形成する段階と、 前記コントロールゲート膜、下部の前記ゲート間絶縁膜
及び前記分離されたフローティングゲート膜をパターニ
ングしてコントロールゲート、ゲート間絶縁膜、及びフ
ローティングゲートを完成し、各コントロールゲートは
共通ソース領域と平行し列方向に隣接したフローティン
グゲート対と重畳させ、各フローティングゲート対の中
心に共通ソース領域を配置させる段階と、 前記分離されたフローティングゲートに隣接する前記活
性領域に連結されるビットラインを形成する段階とを含
むことを特徴とする不揮発性メモリ装置の製造方法。 - 【請求項１２】 前記フローティングゲート膜は、 行方向に延びた形態に前記素子分離膜の長さ方向と並ん
で形成されて、前記素子分離膜及び前記素子分離膜によ
り限定された活性領域の一部を露出させることを特徴と
する請求項１１に記載の不揮発性メモリ装置の製造方
法。 - 【請求項１３】 前記共通ソースラインを形成する段階
は、 前記素子分離膜の長さ方向と垂直列方向に横切って前記
フローティングゲート膜及び前記素子分離膜の一部を露
出させるフォトレジストパターンを形成する段階と、 前記フォトレジストパターンを蝕刻マスクで前記フロー
ティングゲート膜及び前記素子分離膜の一部を除去し前
記半導体基板の一部を露出して、前記分離されたフロー
ティングゲート膜及び前記分離された素子分離膜を形成
する段階と、 前記露出された半導体基板に不純物を注入する段階とを
含むことを特徴とする請求項１１に記載の不揮発性メモ
リ装置の製造方法。 - 【請求項１４】 前記露出された半導体基板に不純物を
注入する段階は、 前記フォトレジストパターンを除去する段階と、 前記露出された半導体基板及び前記分離されたフローテ
ィングゲート膜に同時に不純物を注入する段階とを含む
ことを特徴とする請求項１３に記載の不揮発性メモリ装
置の製造方法。 - 【請求項１５】 前記ゲート間絶縁膜は、 前記分離されたフローティングゲートの側壁を覆うこと
を特徴とする請求項１１に記載の不揮発性メモリ装置の
製造方法。 - 【請求項１６】 前記ゲート間絶縁膜は、 前記共通ソース領域から前記コントロールゲートを絶縁
させることを特徴とする請求項１５に記載の不揮発性メ
モリ装置の製造方法。 - 【請求項１７】 前記ビットラインを形成する段階は、 前記コントロールゲート及び半導体基板を覆う絶縁膜を
形成する段階と、 前記絶縁膜をパターニングして前記フローティングゲー
トに隣接する前記半導体基板を露出するコンタクトホー
ルを形成する段階と、 前記露出される半導体基板に不純物を注入して接触接合
領域を形成する段階とを含むことを特徴とする請求項１
１に記載の不揮発性メモリ装置の製造方法。 - 【請求項１８】 前記接触接合領域を形成する段階は、 前記露出される半導体基板に不純物を注入して低濃度不
純物層を形成する段階と、 前記低濃度不純物層が形成された半導体基板に不純物を
注入して低濃度不純物層に重なるように高農度不純物層
を形成する段階とを含むことを特徴とする請求項１７に
記載の不揮発性メモリ装置の製造方法。 - 【請求項１９】 前記接触接合領域はドレイン領域とし
て用いられることを特徴とする請求項１８に記載の不揮
発性メモリ装置の製造方法。
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