JPS6150369A - 不揮発性半導体記憶素子 - Google Patents
不揮発性半導体記憶素子Info
- Publication number
- JPS6150369A JPS6150369A JP17203484A JP17203484A JPS6150369A JP S6150369 A JPS6150369 A JP S6150369A JP 17203484 A JP17203484 A JP 17203484A JP 17203484 A JP17203484 A JP 17203484A JP S6150369 A JPS6150369 A JP S6150369A
- Authority
- JP
- Japan
- Prior art keywords
- state
- memory element
- control
- oxide film
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、不揮発性半導体メモ！ｌ （Ｅｌｅｃｔｒ
ｉｃａｌｌｙＡｌｅｒａｂｌｅ Ｒｅａｄ Ｏｒ＋ｌｙ
Ｍｅｍｏｒｙ＋以後ＥＡＲＯＭと略称する）Ｋ関する
ものである。
ｉｃａｌｌｙＡｌｅｒａｂｌｅ Ｒｅａｄ Ｏｒ＋ｌｙ
Ｍｅｍｏｒｙ＋以後ＥＡＲＯＭと略称する）Ｋ関する
ものである。
従来よりＥＡＲＯＭのメモリ素子として実用化さｎてい
るものの１つとして、浮遊ゲート型とよばｎるものがあ
り、このメモリ素子の断面構造の１つの例として第１図
に示すようなものがある。
るものの１つとして、浮遊ゲート型とよばｎるものがあ
り、このメモリ素子の断面構造の１つの例として第１図
に示すようなものがある。
第１図において、１は半導体基板、２．３は前記半導体
基板１上に設けらｎたＮ＋拡散領域、４は薄い酸化膜、
５は前記薄い酸化膜４を介して設けらｎだ浮遊ゲート、
６は前記浮遊ゲート５上にさらに酸化膜を介して設けら
ｎｒ、−制御ゲートである。
基板１上に設けらｎたＮ＋拡散領域、４は薄い酸化膜、
５は前記薄い酸化膜４を介して設けらｎだ浮遊ゲート、
６は前記浮遊ゲート５上にさらに酸化膜を介して設けら
ｎｒ、−制御ゲートである。
次にこのメモリ素子の動作について説明する。
このメモリは、制御ゲート６およびＮ＋拡散領域２．３
ＫＸい電圧をかけることにより、メモリそのもののしき
い値電圧（以後、ＶＴＩＩと略丁）をソフトさせること
ン利用している。例えば、制御ゲート６に高電圧ｔかけ
、Ｎ＋拡散領域３に基準電圧をかけることにより、メモ
リのｖＴ１１＋２上昇し。
ＫＸい電圧をかけることにより、メモリそのもののしき
い値電圧（以後、ＶＴＩＩと略丁）をソフトさせること
ン利用している。例えば、制御ゲート６に高電圧ｔかけ
、Ｎ＋拡散領域３に基準電圧をかけることにより、メモ
リのｖＴ１１＋２上昇し。
″書き込まｎだ”状態となる。
ｆた逆に、制御グー）６に基準電圧をかけ、Ｎ＋拡散領
域３に高電圧をかけることにより、メモリのＶ、□を゛
消去さｒＬ ７Ｑ”状態にする・このような２つの状態
を、読み出し電圧乞制御ゲート６Ｋかけることにより判
断丁ｎばよい。
域３に高電圧をかけることにより、メモリのＶ、□を゛
消去さｒＬ ７Ｑ”状態にする・このような２つの状態
を、読み出し電圧乞制御ゲート６Ｋかけることにより判
断丁ｎばよい。
従来のメモリ素子は、以上のような構造であるので、１
つのメモリ素子に対して１つの情報のみケ記憶すること
になる。
つのメモリ素子に対して１つの情報のみケ記憶すること
になる。
この発明は、上記のような従来の１素子に対して１情報
に与えるのではなく、ｌ素子に対して２つの情報を与え
ることができる不揮発性半導体記憶素子を提供すること
を目的としている。以下、この発明の一実施例を第２図
について説明する。
に与えるのではなく、ｌ素子に対して２つの情報を与え
ることができる不揮発性半導体記憶素子を提供すること
を目的としている。以下、この発明の一実施例を第２図
について説明する。
第２図において、２１は半導体基板、２２，２３゜２４
は前記半導体基板２１上に設けらｎＬ、例えばＮ＋拡散
領域、２５は薄い酸化膜、２６．２７は前記薄い酸化膜
２５を介して形成さｒＬり浮遊ゲート、２Ｂは前記浮遊
ゲート２６．２７上に酸化［を介して形成さｆ’Ｌ ｆ
Ｃ制御ゲートである。
は前記半導体基板２１上に設けらｎＬ、例えばＮ＋拡散
領域、２５は薄い酸化膜、２６．２７は前記薄い酸化膜
２５を介して形成さｒＬり浮遊ゲート、２Ｂは前記浮遊
ゲート２６．２７上に酸化［を介して形成さｆ’Ｌ ｆ
Ｃ制御ゲートである。
このように構成さｒＬにこの発明の不揮発性半導体記憶
素子に、制御ゲート２８Ｋかげる制御ゲート電圧（以後
、ＶＣと呼ぶ）、Ｎ＋拡散領域２２１Ｋ。、＋＋６’Ｅ
ＥＥ（ヮｆｆｌ、、８□５２．およ。、・拡散領域２４
Ｋかける電圧（以後、ｖＩ）と呼ぶフ０３つの電圧をコ
ントルールすることにより、４つの１状態２７つ（り出
丁ことができる。丁なわち、まず、第１の状態は、Ｖｏ
＝Ｖ （Ｖ） （ｌｊｉ％電圧）、Ｖｏ ＝ Ｏ（Ｖ）
、 Ｖａ ＝ Ｏ（Ｖ） ｆ）よう１ｌｌ（’ｊント
ロール電圧ｔかげたときであり、Ｎ十拡散領域２２．２
４から薄い酸化膜２５を通して電荷が浮遊グー）２６．
２７に注入さｎる。第２の状態＋１．Ｖｃ＝Ｖ （Ｖ）
、 Ｖｏ ＝Ｖ （Ｖ） 、 Ｖ＠＝： ０ （Ｖ）
ｆ）ようにコントロール電圧をかけたときであり、浮
遊グー）２７のみに電荷が注入さｎる。第３の状態は、
ＶＣ＝Ｖ （ｖ） 、 ＶＤ＝ ｏ （ｖ） 、 Ｖ、
＝■（Ｖ） トしたときであり、浮遊ゲート２６のみ
に電荷が注入さｎる。第４の状態は、ｖｃ＝ｏ（ｖ）、
ｖ、＝ｖ。
素子に、制御ゲート２８Ｋかげる制御ゲート電圧（以後
、ＶＣと呼ぶ）、Ｎ＋拡散領域２２１Ｋ。、＋＋６’Ｅ
ＥＥ（ヮｆｆｌ、、８□５２．およ。、・拡散領域２４
Ｋかける電圧（以後、ｖＩ）と呼ぶフ０３つの電圧をコ
ントルールすることにより、４つの１状態２７つ（り出
丁ことができる。丁なわち、まず、第１の状態は、Ｖｏ
＝Ｖ （Ｖ） （ｌｊｉ％電圧）、Ｖｏ ＝ Ｏ（Ｖ）
、 Ｖａ ＝ Ｏ（Ｖ） ｆ）よう１ｌｌ（’ｊント
ロール電圧ｔかげたときであり、Ｎ十拡散領域２２．２
４から薄い酸化膜２５を通して電荷が浮遊グー）２６．
２７に注入さｎる。第２の状態＋１．Ｖｃ＝Ｖ （Ｖ）
、 Ｖｏ ＝Ｖ （Ｖ） 、 Ｖ＠＝： ０ （Ｖ）
ｆ）ようにコントロール電圧をかけたときであり、浮
遊グー）２７のみに電荷が注入さｎる。第３の状態は、
ＶＣ＝Ｖ （ｖ） 、 ＶＤ＝ ｏ （ｖ） 、 Ｖ、
＝■（Ｖ） トしたときであり、浮遊ゲート２６のみ
に電荷が注入さｎる。第４の状態は、ｖｃ＝ｏ（ｖ）、
ｖ、＝ｖ。
＝Ｖ（Ｖ）としたときであり、浮遊ゲート２６．２７に
貯っている電荷は、Ｎ＋拡散領域２２．２４ＶＣ放出さ
れる。このような４つの状態は、メモリ素子ヲ２゛つの
トランジスタとして考えるならば、第１の状態はｏｆｆ
、 ｏｆｆであり、第２の状態に’１ｏｆｆ。
貯っている電荷は、Ｎ＋拡散領域２２．２４ＶＣ放出さ
れる。このような４つの状態は、メモリ素子ヲ２゛つの
トランジスタとして考えるならば、第１の状態はｏｆｆ
、 ｏｆｆであり、第２の状態に’１ｏｆｆ。
’ｏｎ 、第３の状態ｆｊｏｎ＋ｏｆｆ、第４の状Ｉ１
１はｏｎ。
１はｏｎ。
Ｏｎ ということになる。テなわら、この素子は３つの
制御電圧により、１度に２つの情報を得ることが可能と
なる。
制御電圧により、１度に２つの情報を得ることが可能と
なる。
なお、上記実施例では、４つの状態をっくり出丁制御信
号としてＶｃ＝Ｖ（Ｖ）の場合′ｆｆ：３つ上げＬが、
Ｖｃ ＝ Ｏ（Ｖ） トＬ、ｖ、 ＝ Ｖ （Ｖ） 、
Ｖ、 ＝ｏ（Ｖ） 。
号としてＶｃ＝Ｖ（Ｖ）の場合′ｆｆ：３つ上げＬが、
Ｖｃ ＝ Ｏ（Ｖ） トＬ、ｖ、 ＝ Ｖ （Ｖ） 、
Ｖ、 ＝ｏ（Ｖ） 。
ま１：＋ＩＶＩ）＝ Ｏ（Ｖ） 、 Ｖａ ＝Ｖ （Ｖ
） ノヨ５ ＫＩＪＩＯを行っても、Ｖｃ＝Ｖ（Ｖ）の
場合と同様の状Ｎ′ｌｔツ＜す出丁ことかできる。
） ノヨ５ ＫＩＪＩＯを行っても、Ｖｃ＝Ｖ（Ｖ）の
場合と同様の状Ｎ′ｌｔツ＜す出丁ことかできる。
１ ｒｓ、上記実施例ではＮ＋拡散領域２２，２３゜２
４について説明しにが、Ｎ形基板上匠設けらｎｒｓＰ＋
拡散領域としても同様の効果を得ることはもちろんであ
る。
４について説明しにが、Ｎ形基板上匠設けらｎｒｓＰ＋
拡散領域としても同様の効果を得ることはもちろんであ
る。
以上説明しＬようＫ、この発明は半導体基板上に３つの
拡散領域を所定間隔ｔおいて設け、これらの拡散領域上
に２つの浮遊ゲートを薄い酸化膜を介して設け、さらに
これらの浮遊ゲートの上に酸化膜を介して制御ゲートヲ
設けて不揮発性牛導体記憶素子ｔＩＩ成したので、１つ
の素子に３つの制御信号ｔかけることＫより、２つの情
報を同時にもつことができる効果が得らｎる。
拡散領域を所定間隔ｔおいて設け、これらの拡散領域上
に２つの浮遊ゲートを薄い酸化膜を介して設け、さらに
これらの浮遊ゲートの上に酸化膜を介して制御ゲートヲ
設けて不揮発性牛導体記憶素子ｔＩＩ成したので、１つ
の素子に３つの制御信号ｔかけることＫより、２つの情
報を同時にもつことができる効果が得らｎる。
【図面の簡単な説明】
第１図は従来の浮遊ゲート型不揮発性メモリの一例を示
す断面図、第２図はこの発明の一実施例を示す不揮発性
半導体記憶素子の断面図である。 図中、２１け半導体基板、２２，２３，２４けＮ＋拡散
領域、２５は薄い酸化膜、２６．２７は浮遊ゲート、２
８は制御ゲートである。
す断面図、第２図はこの発明の一実施例を示す不揮発性
半導体記憶素子の断面図である。 図中、２１け半導体基板、２２，２３，２４けＮ＋拡散
領域、２５は薄い酸化膜、２６．２７は浮遊ゲート、２
８は制御ゲートである。
Claims (1)
- 半導体基板上に所定間隔をおいて設けられた３つの拡
散領域と、これらの拡散領域の上に絶縁膜を介して設け
られた２つの浮遊ゲートと、さらに前記２つの浮遊ゲー
トの上に絶縁膜を介して設けられた共通の制御ゲートと
を備えたことを特徴とする不揮発性半導体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17203484A JPS6150369A (ja) | 1984-08-18 | 1984-08-18 | 不揮発性半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17203484A JPS6150369A (ja) | 1984-08-18 | 1984-08-18 | 不揮発性半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150369A true JPS6150369A (ja) | 1986-03-12 |
Family
ID=15934299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17203484A Pending JPS6150369A (ja) | 1984-08-18 | 1984-08-18 | 不揮発性半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150369A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459960A (en) * | 1987-08-31 | 1989-03-07 | Agency Ind Science Techn | Nonvolatile semiconductor memory element |
| JP2007096342A (ja) * | 1998-07-13 | 2007-04-12 | Samsung Electronics Co Ltd | 不揮発性メモリ装置 |
| FR2926673A1 (fr) * | 2008-01-21 | 2009-07-24 | St Microelectronics Rousset | Procede de fabrication d'une cellule memoire eeprom |
-
1984
- 1984-08-18 JP JP17203484A patent/JPS6150369A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459960A (en) * | 1987-08-31 | 1989-03-07 | Agency Ind Science Techn | Nonvolatile semiconductor memory element |
| JP2007096342A (ja) * | 1998-07-13 | 2007-04-12 | Samsung Electronics Co Ltd | 不揮発性メモリ装置 |
| JP4732312B2 (ja) * | 1998-07-13 | 2011-07-27 | 三星電子株式会社 | 不揮発性メモリ装置 |
| FR2926673A1 (fr) * | 2008-01-21 | 2009-07-24 | St Microelectronics Rousset | Procede de fabrication d'une cellule memoire eeprom |
| US7767532B2 (en) | 2008-01-21 | 2010-08-03 | Stmicroelectronics (Rousset) Sas | Method for manufacturing an EEPROM cell |
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