JPS586238B2 - フキハツセイハンドウタイメモリソウチ - Google Patents
フキハツセイハンドウタイメモリソウチInfo
- Publication number
- JPS586238B2 JPS586238B2 JP50109613A JP10961375A JPS586238B2 JP S586238 B2 JPS586238 B2 JP S586238B2 JP 50109613 A JP50109613 A JP 50109613A JP 10961375 A JP10961375 A JP 10961375A JP S586238 B2 JPS586238 B2 JP S586238B2
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- JP
- Japan
- Prior art keywords
- control
- gate
- samos
- transistor
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は不揮発性半導体メモリ装置に関する。
ＳＡＭＯＳ（Ｓｔａｃｋｅｄ Ｇａｔｅ Ａｖａｌａｎ
ｃｈｅＩｎｊｅｃｔｉｏｎ ＭＯＳ） トランジスタは
、ゲート絶縁膜の内部にフローテイングゲートを、表面
にコントロールゲートを有し、ソース、ドレインの少く
とも一方でアバランシュ降伏をおこして発生した電子を
フローテイングゲートに注入することにより、不揮発に
記憶を行う素子である。
ｃｈｅＩｎｊｅｃｔｉｏｎ ＭＯＳ） トランジスタは
、ゲート絶縁膜の内部にフローテイングゲートを、表面
にコントロールゲートを有し、ソース、ドレインの少く
とも一方でアバランシュ降伏をおこして発生した電子を
フローテイングゲートに注入することにより、不揮発に
記憶を行う素子である。
このＳＡＭＯＳトランジスタを用いたメモリ装置の基本
的メモリセルは第１図に示すように、ＳＡＭＯＳトラン
ジスタＭと番地選択用ＭＯＳトランジスタＳとからなる
。
的メモリセルは第１図に示すように、ＳＡＭＯＳトラン
ジスタＭと番地選択用ＭＯＳトランジスタＳとからなる
。
ＳＡＭＯＳトランジスタＭのコントロールゲートは他の
セルのＳＡＭＯＳトランジスタのコントロールゲートと
共通接続され、抵抗Ｒ１およびＲ２を介してそれぞれ集
積回路の外部端子Ｄ１およびＤ２として導出され、基準
電圧ＶＳ、コントロール電圧ＶＣＧが印加されるように
なっている。
セルのＳＡＭＯＳトランジスタのコントロールゲートと
共通接続され、抵抗Ｒ１およびＲ２を介してそれぞれ集
積回路の外部端子Ｄ１およびＤ２として導出され、基準
電圧ＶＳ、コントロール電圧ＶＣＧが印加されるように
なっている。
通常、端子Ｄ１の基準電圧Ｖは基板電位とされ、端子Ｄ
２は読出し時には開放、書込み時にはＶＣＧとして正電
圧を印加していた。
２は読出し時には開放、書込み時にはＶＣＧとして正電
圧を印加していた。
このような従来の不揮発性半導体メモリ装置では、（１
）読出し時、書込み時において外部端子Ｄ２に印加する
コントロール電圧ＶＣＧを外部で制御しなければならず
、また、（２）コントロール電圧ＶＣＧを印加する外部
端子Ｄ２を専用ピンとして用意する必要があり、集積回
路のパッケージ密度を上げるうえで不利である、といっ
た欠点があった。
）読出し時、書込み時において外部端子Ｄ２に印加する
コントロール電圧ＶＣＧを外部で制御しなければならず
、また、（２）コントロール電圧ＶＣＧを印加する外部
端子Ｄ２を専用ピンとして用意する必要があり、集積回
路のパッケージ密度を上げるうえで不利である、といっ
た欠点があった。
この発明は上記した点に鑑みてなされたもので、メモリ
セルと共にコントロールゲート制御回路を一体的に形成
して、コントロールゲートに電圧を印加するための専用
ピンを不要とした不揮発性半導体メモリ装置を提供する
ものである。
セルと共にコントロールゲート制御回路を一体的に形成
して、コントロールゲートに電圧を印加するための専用
ピンを不要とした不揮発性半導体メモリ装置を提供する
ものである。
即ち、この発明ではＳＡＭＯＳトランジスタを集積して
なる不揮発性半導体メモリ装置において、全てのＳＡＭ
ＯＳトランジスタのコントロールゲートに共通接続され
たコントロールゲート制御回路を一体的に集積化する。
なる不揮発性半導体メモリ装置において、全てのＳＡＭ
ＯＳトランジスタのコントロールゲートに共通接続され
たコントロールゲート制御回路を一体的に集積化する。
上記コントロール制御回路は、メモリ装置に不可欠の電
源電圧ＶＤＤ、ソースまたはドレインに印加する書込み
用高電圧パルスＶｐおよび書込み、読出し制御信号Ｗ／
Ｒを用いて、書込みおよび読出しの際にはそれぞれ必要
な電圧を選択されたＳＡＭＯＳトランジスタのコントロ
ールゲートに供給するように構成される。
源電圧ＶＤＤ、ソースまたはドレインに印加する書込み
用高電圧パルスＶｐおよび書込み、読出し制御信号Ｗ／
Ｒを用いて、書込みおよび読出しの際にはそれぞれ必要
な電圧を選択されたＳＡＭＯＳトランジスタのコントロ
ールゲートに供給するように構成される。
この結果、従来のようにＳＡＭＯＳトランジスタのコン
トロールゲートに電圧を印加するための外部端子、即ち
専用ピンが不要となるものである。
トロールゲートに電圧を印加するための外部端子、即ち
専用ピンが不要となるものである。
以下具体的な実施例を第２図、第３図を用いて説明する
。
。
第２図は要部の構成を示すもので、一対のＳＡＭＯＳト
ランジスタＭｉｊ（ｉ＝１、２・・・・・・・・・、ｊ
−１、２・・・・・・・・・以下同じ）と番地選択用Ｍ
ＯＳトランジスタＳｉｊとでメモリセルを構成しこのメ
モリセルがマトリクス状に配列されている図では簡単な
ため２×２のメモリセルの場合を示している。
ランジスタＭｉｊ（ｉ＝１、２・・・・・・・・・、ｊ
−１、２・・・・・・・・・以下同じ）と番地選択用Ｍ
ＯＳトランジスタＳｉｊとでメモリセルを構成しこのメ
モリセルがマトリクス状に配列されている図では簡単な
ため２×２のメモリセルの場合を示している。
各番地選択用ＭＯＳトランジスタＳｉｊはゲートが各行
毎に共通に行選択線Ｘｉに接続され、ドレインが各列毎
に共通に列選択線Ｙｊに接続されている。
毎に共通に行選択線Ｘｉに接続され、ドレインが各列毎
に共通に列選択線Ｙｊに接続されている。
ＳＡＭＯＳトランジスタＭｉｊのソースは全て基準電位
ＶＳ、例えば基板におとされている。
ＶＳ、例えば基板におとされている。
ＳＡＭＯＳトランジスタＭｉｊはここではｎチャンネル
であり、第３図のような構造となっている即ち、Ｐ型Ｓ
ｉ基板１にｎ＋型ソース領域２、ドレイン領域３を設け
、ゲート酸化膜４の内部にはフローテイングゲート５を
、表面にはコントロールゲート６を設けている。
であり、第３図のような構造となっている即ち、Ｐ型Ｓ
ｉ基板１にｎ＋型ソース領域２、ドレイン領域３を設け
、ゲート酸化膜４の内部にはフローテイングゲート５を
、表面にはコントロールゲート６を設けている。
７，８はそれぞれソース電極、ドレイン電極である。
また、ドレイン領域３に接してチャネル領域にＰ＋層９
を設けているが、これはアバランシェ降伏をおこし易く
書込みを容易にするためのものである。
を設けているが、これはアバランシェ降伏をおこし易く
書込みを容易にするためのものである。
ＳＡＭＯＳトランジスタＭｉｊのコントロールゲートは
全て共通線Ｃに導かれ、この共通線Ｃにコントロールゲ
ート制御回路ＣＣが接続されている。
全て共通線Ｃに導かれ、この共通線Ｃにコントロールゲ
ート制御回路ＣＣが接続されている。
即ち、共通線Ｃは抵抗Ｒ３を介して端子Ｄ１１に導かれ
ると同時に、ドレインとゲートを接続したＭＯＳトラン
ジスタＱ２を介して端子Ｄ１３に導かれている。
ると同時に、ドレインとゲートを接続したＭＯＳトラン
ジスタＱ２を介して端子Ｄ１３に導かれている。
端子Ｄ１１には基準電位ＶＳが与えられ、端子Ｄ１３に
は書込みの際に列選択線Ｙｉに印加される高電圧パルス
Ｖｐが与えられるようになっている。
は書込みの際に列選択線Ｙｉに印加される高電圧パルス
Ｖｐが与えられるようになっている。
端子Ｄ１３と基準電位ＶＳが与えられる端子Ｄ１２の間
に設けられたＭＯＳトランジスタＱ３は保護用である。
に設けられたＭＯＳトランジスタＱ３は保護用である。
共通線Ｃは更にＭＯＳトランジスタＱ１を介して電源電
圧ＶＤＤに接続される端子Ｄ１４に導かれ、上記ＭＯＳ
トランジスタＱ１のゲートはインバータ■を介して書込
み、読出し制御信号Ｗ／Ｒが印加される端子Ｄ１５に接
続されている。
圧ＶＤＤに接続される端子Ｄ１４に導かれ、上記ＭＯＳ
トランジスタＱ１のゲートはインバータ■を介して書込
み、読出し制御信号Ｗ／Ｒが印加される端子Ｄ１５に接
続されている。
このようなコントロールゲート制御回路ＣＣをメモリセ
ルアレイと共に一体的に集積化すれば、第１図の端子Ｄ
２の場合のように、パッケージの外に導くコントロール
ゲート制御用の外部端子を必要としない。
ルアレイと共に一体的に集積化すれば、第１図の端子Ｄ
２の場合のように、パッケージの外に導くコントロール
ゲート制御用の外部端子を必要としない。
何故なら、端子Ｄ１３に与えられる高電圧パルスＶｐ、
端子Ｄ１４に与えられる電源電圧ＶＤＤ、端子Ｄ１５に
与えられる書込み、読出し制御信号は、いずれもメモリ
セルアレイの動作に使用されるものであって、特別な信
号電圧ではないからである。
端子Ｄ１４に与えられる電源電圧ＶＤＤ、端子Ｄ１５に
与えられる書込み、読出し制御信号は、いずれもメモリ
セルアレイの動作に使用されるものであって、特別な信
号電圧ではないからである。
動作を説明すると次のようになる。
まず、書込みの場合、所望の行選択線Ｘｉに信号が入り
、その行選択線Ｘｉに接続された番地選択用ＭＯＳトラ
ンジスタＳｉｊがオンし、所望の列選択線Ｙｊに書込み
用高電圧パルスＶｐが印加され、これが選択された番地
のＭＯＳトランジスタＳｉｊを介してＳＡＭＯＳトラン
ジスタＭｉｊのドレインに供給される。
、その行選択線Ｘｉに接続された番地選択用ＭＯＳトラ
ンジスタＳｉｊがオンし、所望の列選択線Ｙｊに書込み
用高電圧パルスＶｐが印加され、これが選択された番地
のＭＯＳトランジスタＳｉｊを介してＳＡＭＯＳトラン
ジスタＭｉｊのドレインに供給される。
このとき、コントロールゲート制御回路ＣＣでは、書込
み、読出し制御信号Ｗ／ＲによってＭＯＳトランジスタ
Ｑ１はオフとなっており、端子Ｄ１３に印加された高電
圧パルスＶｐがＭＯＳトランジスタＱ２と抵抗Ｒ３によ
って適当に分割されて、これが共通線Ｃを介し選択され
た番地のＳＡＭＯＳトランジスタＭｉｊのコントロール
ゲートに印加される。
み、読出し制御信号Ｗ／ＲによってＭＯＳトランジスタ
Ｑ１はオフとなっており、端子Ｄ１３に印加された高電
圧パルスＶｐがＭＯＳトランジスタＱ２と抵抗Ｒ３によ
って適当に分割されて、これが共通線Ｃを介し選択され
た番地のＳＡＭＯＳトランジスタＭｉｊのコントロール
ゲートに印加される。
例えばＶｐ＝＋４０Ｖ，Ｒ３＝１００ＫΩとすると、共
通線Ｃの電位が＋３０ＶになるようにＭＯＳトランジス
タＱ２を選ぶ。
通線Ｃの電位が＋３０ＶになるようにＭＯＳトランジス
タＱ２を選ぶ。
この結果、選択されたＳＡＭＯＳトランジスタＭｉｊで
アパランシエ降伏がおこり、コントロールゲートに＋３
０Ｖが印加されているので発生した電子がフローテイン
グゲートに注入され、その閾値は高くなる。
アパランシエ降伏がおこり、コントロールゲートに＋３
０Ｖが印加されているので発生した電子がフローテイン
グゲートに注入され、その閾値は高くなる。
次に読出し時には、書込み、読出し制御信号Ｗ／Ｒによ
ってＭＯＳトランジスタＱ１がオンし、端子Ｄ１４に印
加されている電源電圧ＶＤＤがＭＯＳトランジスタＱ１
の抵抗分と抵抗Ｒ３により分割されて共通線Ｃに供給さ
れる。
ってＭＯＳトランジスタＱ１がオンし、端子Ｄ１４に印
加されている電源電圧ＶＤＤがＭＯＳトランジスタＱ１
の抵抗分と抵抗Ｒ３により分割されて共通線Ｃに供給さ
れる。
例えばＶＤＤ＝＋１０Ｖとし、共通線ＣＫは＋７Ｖが出
るようにＭＯＳトランジスタＱ１を選ぶ。
るようにＭＯＳトランジスタＱ１を選ぶ。
この時、選択された番地のＳＡＭＯＳトランジスタＭｉ
ｊは、そのフローテイングに電子が注入されている場合
には閾値は＋７Ｖ以上であってコントロールゲートに＋
７Ｖが印加されてもオフであり、電子が注入されていな
い場合には閾値は＋７Ｖより低く、従って＋７Ｖにより
オンする。
ｊは、そのフローテイングに電子が注入されている場合
には閾値は＋７Ｖ以上であってコントロールゲートに＋
７Ｖが印加されてもオフであり、電子が注入されていな
い場合には閾値は＋７Ｖより低く、従って＋７Ｖにより
オンする。
これにより選択された番地の“ｌ”、“０”が判別され
る。
る。
以上述べたように、この発明ではコントロールゲート制
御回路をＳＡＭＯＳトランジスタのメモリセルと共に一
体的に集積化し、本来必要である電源電圧ＶＤＤ、高電
圧パルスＶｐを用い、書込み、読出し制御信号Ｗ／Ｒに
よって制御してコントロールゲートに印加する信号電圧
を内部で得るようにしている。
御回路をＳＡＭＯＳトランジスタのメモリセルと共に一
体的に集積化し、本来必要である電源電圧ＶＤＤ、高電
圧パルスＶｐを用い、書込み、読出し制御信号Ｗ／Ｒに
よって制御してコントロールゲートに印加する信号電圧
を内部で得るようにしている。
これにより、コントロールゲート用外部端子が不要とな
り、パッケージのピンも一本減らすことができ、従って
パッケージ密度を上げることができる。
り、パッケージのピンも一本減らすことができ、従って
パッケージ密度を上げることができる。
また、コントロール制御回路からは読出し時にコントロ
ールゲートに電圧を印加することができる。
ールゲートに電圧を印加することができる。
ｎチャネルＳＡＭＯＳトランジスタの場合、電子を注入
すると正孔を注入する場合に比べて書込み速度が数百倍
速い。
すると正孔を注入する場合に比べて書込み速度が数百倍
速い。
従ってこの発明では、電子をフローティングゲートに注
入してＳＡＭＯＳトランジスタの閾値を高くしたものと
電子の注入がないものとを、コントロールゲートに所定
の電圧を印加することによって判別できる。
入してＳＡＭＯＳトランジスタの閾値を高くしたものと
電子の注入がないものとを、コントロールゲートに所定
の電圧を印加することによって判別できる。
なお、この発明は上期実施例に限られるものではない。
例えば、実施例では高電圧パルスＶｐが印加される端子
Ｄ１３と共通線Ｃの間に１個のＭＯＳトランジスタＱ２
を設けているが、２個以上のトランジスタをカスケード
接続して使用してもよい。
Ｄ１３と共通線Ｃの間に１個のＭＯＳトランジスタＱ２
を設けているが、２個以上のトランジスタをカスケード
接続して使用してもよい。
また抵抗Ｒ３は必要に応じてその大きさを変えてもよく
、極端な場合、抵抗Ｒ３を省いてもよい。
、極端な場合、抵抗Ｒ３を省いてもよい。
即ち、高電圧パルスＶｐを適当に分割して書込みの際の
コントロールゲート印加電圧とするものであるから、必
要なコントロールゲート印加電圧が高電圧パルスＶｐと
等しい場合には抵抗Ｒ３は不要となる。
コントロールゲート印加電圧とするものであるから、必
要なコントロールゲート印加電圧が高電圧パルスＶｐと
等しい場合には抵抗Ｒ３は不要となる。
また、保護用ＭＯＳトランジスタＱ３は必須のものでは
ない。
ない。
その他、この発明はその趣旨を逸脱しない範囲で種々変
形実施することができる。
形実施することができる。
第１図は従来のＳＡＭＯＳトランジスタを用いたメモリ
装置のコントロールゲート制御部を説明するための図、
第２図はこの発明に係るメモリ装置の要部構成を示す図
、第３図は第２図のメモリ装置におけるＳＡＭＯＳトラ
ンジスタの構造を示す図である。 Ｍｉｊ・・・・・・ｎチャネルＳＡＭＯＳトランジスタ
、Ｓｉｊ・・・・・・ｎチャネルＭＯＳトランジスタ、
ＣＣ・・・・・・コントロールゲート制御回路、１・・
・・・・Ｐ型Ｓｉ基板、２・・・・・・ソース領域、３
・・・・・・ドレイン領域、４・・・・・・ゲート酸化
膜、５・・・・・フローテイングゲート、６・・・・・
・コントロールゲート、７・・・・・・ソース電極、８
・・・・・・ドレイン電極、９・・・・・・Ｐ＋層。
装置のコントロールゲート制御部を説明するための図、
第２図はこの発明に係るメモリ装置の要部構成を示す図
、第３図は第２図のメモリ装置におけるＳＡＭＯＳトラ
ンジスタの構造を示す図である。 Ｍｉｊ・・・・・・ｎチャネルＳＡＭＯＳトランジスタ
、Ｓｉｊ・・・・・・ｎチャネルＭＯＳトランジスタ、
ＣＣ・・・・・・コントロールゲート制御回路、１・・
・・・・Ｐ型Ｓｉ基板、２・・・・・・ソース領域、３
・・・・・・ドレイン領域、４・・・・・・ゲート酸化
膜、５・・・・・フローテイングゲート、６・・・・・
・コントロールゲート、７・・・・・・ソース電極、８
・・・・・・ドレイン電極、９・・・・・・Ｐ＋層。
Claims (1)
- １ ゲート絶縁膜中にフローティングゲート、表面にコ
ントロールゲートを有し、ソース・ドレインの少くとも
一方でなだれ降伏をおこして電子をフローテイングゲー
トに注入することにより書込みを行う不揮発性半導体メ
モリ素子を集積してなるメモリ装置において、全てのメ
モリ素子のコントロールゲートに共通接続され、書込み
時にはメモリ素子のソースまたはドレインに印加する書
込み用高電圧パルスを分割して供給し、読出し時には電
源電圧を書込み、読出し制御パルス信号で選択し分割し
て供給するようにしたコントロールゲート制御回路を一
体的に集積してなることを特徴とする不揮発性半導体メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50109613A JPS586238B2 (ja) | 1975-09-10 | 1975-09-10 | フキハツセイハンドウタイメモリソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50109613A JPS586238B2 (ja) | 1975-09-10 | 1975-09-10 | フキハツセイハンドウタイメモリソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5233434A JPS5233434A (en) | 1977-03-14 |
| JPS586238B2 true JPS586238B2 (ja) | 1983-02-03 |
Family
ID=14514724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50109613A Expired JPS586238B2 (ja) | 1975-09-10 | 1975-09-10 | フキハツセイハンドウタイメモリソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586238B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02357A (ja) * | 1988-05-20 | 1990-01-05 | Hitachi Ltd | 半導体装置 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
-
1975
- 1975-09-10 JP JP50109613A patent/JPS586238B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5233434A (en) | 1977-03-14 |
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