JPH02357A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

この発明は、半導体記憶回路装置、特に記憶情報の書き
込み及び消去が可能な半導体不揮発性記憶素子を使用し
た半導体記憶回路装置の如き半導体装置忙関する。 半導体不揮発性記憶素子とし

【、ゲート絶縁膜中のトラ
ップを利用す°る形式またはフローテイングゲ、−トを
利用する形式とされた絶縁ゲート電界（以下余白） 効果トランジスタが公知である。この種の絶縁ゲート電
界効果トランジスタにおいては、トンネル効果により、
またはアノ、＜ランシエ降伏によって生じたホット・キ
ャリアにより上記ゲート舜縁膜中のトラップ又はフロー
ティングゲートに電荷が注入されると、そのしきい値電
圧が一方の安定な値から他方の安定な値に変化する。上
記の一方のしきい値電圧となっている状態が例えば２進
信号の０と対応させられ、他方のしきい値電圧となって
いる状態が２進信号の１と対応させられる。 上記の電荷は適当な方法により除去する、ことが可能で
ある。 従って、上記の種類の絶縁ゲート型電界効果トランジス
タは記憶情報の書き込み及び消去が可能な不揮発性記憶
素子として使用できる利点を持うている。 上記の半導体不揮発性記憶素子は、その複数個が例えば
半導体基板上に規則的に配置され、記憶情報の読み出し
もしくは書き込みのために選択される。 上記の半導体不揮発性記憶素子は、記憶情報の読み出し
に必要とされる信号レベルに対し、書き込み時に例えば
上記信号レベルの数倍にも達する高電圧の高レベル信号
を必要とする。 しかしながら、回路素子の特性によって信号レペｐが制
限を受けることが有るので、半導体記憶回路装置は上記
の高レベル信号のために特に考慮された回路装置を必要
とする。 また、半導体記憶回路装置は、上記の高レベル信号を処
理する回路装置の使用によって全体の構成が複雑化する
ので、゛使用する半導体基板が大型化しないようにし、
かつ動作速度等の性能が害されないように考慮されなけ
ればならない。 また、一方、かかる半導体回路装置は絶縁ゲート型電界
効果トランジスタを主体として実現されることが要求さ
れるが、回路構成及び機能向上のために一部バイポーラ
トランジスタを使用することも要求され、かかる半導体
回路装置を一枚の半導体基板に形成した所謂半導体集積
回路装置として実現することが要求される。そして、か
かる半導体集積回路装置としては製造プロセスの効率化
を因る必要があり、従りてできる丈簡単な゛製造プロセ
スで上記電子回路を実現することが要求される。 従って、この発明の１つの目的は、半導体不揮発性°記
憶素子を使用した動作速度の速い半導体記憶回路装置を
提供することＫある。 この発明の他の目的は、半導体不揮発性記憶素子を使用
した小型化できる半導体記憶回路装置を提供することＫ
ある。 この発明の他の目的は、半導体基板上に、おいて個々の
回路装置が望ましい位置に配置された半導体記憶回路装
置を提供することＫある。 この発明の他の目的は、ゲート絶縁膜のトラップを利用
する絶縁ゲート電界効果トランジスタのように電気的に
記憶情報の書き込み及び消去ができる半導体不揮発性記
憶素子を使用した新規な半導体記憶回路装置を提供する
ことＫある。 この発明の他の目的は、電気的に記憶情報の書き込み及
び消去ができる半導体不揮発性記憶素子に達する構造と
された半導体記憶回路装置を提供することにある。 この発明の他の目的は、高電圧信号の処理に適する回路
装置を提供することにある。 この発明の他の目的は、破壊の起りにくい回路装置゛を
提供することＫある。 この発明の他の目的は、バイポーラトランジスタと絶縁
ゲート型電界効果トランジスタを含む新規な回路装置を
提供することにある。 この発明の更に他の目的はシ上記種々の電子回路装置を
実現するための半導体集積回路装置の製造方法を提供す
ることにある。 以上述べた種々の本発明の目的及び構成は、以下の詳細
な説明及び添付図面より明らかとなるであろう。 以下、この発明を実施例に基づいて詳細に説明する。 特に制限されないが、以下の実施例においては、半導体
不揮発性記憶素子として、極めて薄いシリコン酸化膜（
ｏｘｉｄｅ　）と、この酸化膜ρ上に形成ナイトライド された比較的厚いシリコン窒化ｕ（Ｎｉｔｒｉｄｅ）と
の２層構造のゲート絶縁膜を持つ絶縁ゲート篭界勺果ト
ランジスタ（以下ＭＮＯ８と称する）を使用する。この
Ｍ　Ｎ　ＯＳに対し【は、記ｔａ情報の書き込みだけで
なく消去も電気的に行なうことができる。 第１２図は、ＭＮＯＳの断面図を示している。 同図において、ｐ型シリコン領域ｌｆ）表面に互いに隔
てられてｎ型ソース領域２及びドレイン領域３が形成さ
れ、上記ソース・ドレイン領域２，３間のｐ型シリコン
領域ｌの表面に、例えば厚さ２０Ａのクリ；ン戚化展４
と厚さ５００Ａのシリコン窒化膜５とからなるゲート絶
縁膜を介してｎ型多結晶シリコンからなるゲート電極が
形成され℃いる。上記ｐ温シリコン領域１は、ＭＮＯＳ
の基本ゲート領域を構成する。 消去状態もしくは記憶ｆＨ報が薔き込まれていない状態
では、ＭＮＯＳのグー）’［ＥＶＧ対ドレイン電流ＩＤ
特性は、例えば第１３図の曲約Ａのようになりており、
そのしきい値電圧は４ボルトの負電圧（以下−４ｖのよ
うに記する）になっている。 記ｔａ情報の賽き込み又は消去のために、ゲート絶縁膜
には、トンネル現象によりキャリヤの注入が生ずるよう
な高電界が作用させられる。 書き込み動作において、基体ゲートＩＫは、例えばはｙ
回路の接地電位のＯｖが印加され、ゲート６には、例え
ば＋２５Ｖの高電圧が印加される。 ソース領域２及びドレイン領域３１ｆＣは１畳さ込むべ
き情報に応じてはｒｏｖの低電圧又は＋２０Ｖのような
高電圧が印加される。 ソース領域２とドレイン領域３との間のシリコン頭載１
表向には、上記ゲート６の正の高電圧に応じ【チャンネ
ル７が誘導される。このチャンネル７の電位はソース領
域２及びドレイン領域３の電位と等しくなる。 ソース領域２及びドレイン領域３に上記のようにＯｖの
電圧か印加されるとゲート絶縁−には上記ゲート６の高
電圧に応じた高電界が作用する。 その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネル７からキャリアとしての電子が注入される０ＭＮＯ
３のＶＧ−ＩＤ特性は第１３図曲厭人からＢに変化する
。しきいイは電圧は前記の一４Ｖから例えば＋ＩＶＫ変
化する。 ソース領域２及びドレイン領域３に上記のように＋２０
Ｖが印加された場合、ゲート６とチャンネル７との閣の
電位差が数ＶＫ減少する。このような低電位差では、ト
ンネル現象による電子の注入を起させるには不元分とな
る。そのため、ＭＮＯＳの特性は第１３図の曲ＤＡから
変化しない。 半導体記憶回路装置においては、１つのデイジット愚に
複数のλ１ＮＯ８が結合される。上記の壱き込み動作に
おいて、選択されるＭＮＯＳには上記のような電圧が印
加される。非選択とされるＭＮＯＳのゲートにはは父Ｏ
ｖの電圧か加えられるかもしくはソース領域及びドレイ
ン領域に前記の＋２０ｖのような高′亀圧が印加される
。 記憶情報の消去は、ゲート絶縁膜に上記の豊き込みＫお
ける電界に対し逆方向の高電界を作用させることにより
行なわれる。この逆方向の高電界によりトンネル現象が
生じ、ゲート絶縁膜にキャリヤとしての正孔が流入され
る。＠記の書き込み時に注入された電子が上記の正孔に
よりて中和され、その結果ＭＮＯ８の特性は第１３図の
曲線Ｂから再び曲ｍＡにもどされる。 この実施例に従うと、上記の消去のために、例えば基体
ゲート１にＯｖを加えながらゲート６に負の高電圧を加
える構成をとる代りに、後述からより明確になるように
ゲート６にＯｖを加えながら基体ゲート１に＋２５Ｖの
ような正の１６ｍ圧を加える構成とする。上記のように
基体ゲート１に正の高電圧を加えるＤ＃成とすることＫ
よって、ゲート６に高電圧を印加するための回路構成を
単純にすることができるようになる。また、省き込み及
び消去のために同一極性の高電圧を利用できるようにな
り、その結果、半導体記憶回路装着の外部端子数及び半
導体記憶回路装置をｆＫ動するための電原数を少なくで
きる。 Ｍ　Ｎ　ＯＳの特性が上記第１３図の曲線Ａ又はＢのい
ずれか一方になるので、ＭＮＯＳの記憶情報の読み出し
は、例えばゲート電圧ＶＧがＯｖであるときのソース・
ドレイン間の導通状態を検出することにより行なわれる
。単一極性の信号により１つのデイジットｍに結合され
た複数のＭＮＯＳの１つを選択できるようにするために
、単位の記憶要素（以下メモリセルと称する）は、第１
４（８）に等価回路を示すように、ＭＮＯ８ＱＩとこれ
に直列接続されたスイッチ用絶縁ゲート電界効果トラン
ジスタ（以下スイッチ用ＭＩＳＦＥＴと称する）Ｑ２と
から構成される。読み出し時、八・ｌＮ０３ＱＩのゲー
ト電圧はＯＶＫ維持され、スイッチ用ＭＩＳＦＥＴのゲ
ート電圧は、選択信号によってＯｖ又は＋５ｖのような
正電圧とされる。 第１図は、実施例の半導体記憶回路？Ｃ酋の回路を示し
ている。 この実施例の記憶回路は、Ｘデコーダ、Ｙデコーダ、制
御回路等の比較的低電圧の信号を形成する回路と、誉き
込み回路、消去回路等の比較的高電圧の信号を形成する
回路とを含んでいる。 特に制限されないが、上記の低電圧信号を形成する回路
のためにｔ源端子ｖｃｃｉｃ、＋ｓｖの低電＠電圧が供
給される。上記電源電圧に応じて、低電圧−１７！号の
ハイレベルは、ｈｚ　ｒ　＋ｓ　ｖとされ、ロウレベル
ははｙ回路の接地電位の０■とされる。 上記書き込み回路、消去回路等の回路のために、回路装
置に高電圧端子ｖＰＰが設けられる。この高電圧端子ｖ
ＰＰには、回路装置に書き込み動作をさせるとき及び消
去動作をさせるとき、はｙ＋２５Ｖのような高電圧が供
給される。上記の高電圧に応じて、高電圧信号のハイレ
ベルははｙ＋２５■もしくは＋２０Ｖとされ、ロウレベ
ルははｙＯＶとされる。 第１図において、ＭＡはメモリアレイであり、マトリク
ス配備されたメモリセルＭａｉｌないしＭＳ２２を含ん
でいる。 同一の行に配置されたメモリセルＭＳＩＩ、Ｍ８１２の
それぞれのスイッチ用ＭＩＳＦＥＴＱ２のゲートは、第
２ワード機Ｗ１１１Ｃ共通嵌続され、それぞれのＭ　Ｎ
　ＯＳ　Ｑ　１のゲートは、第２ワード栂に共通接続さ
れている。同様に、他の同一の行に配置されたメモリセ
ルＭＳ２１．ＭＳ２２のスイッチ用ＭＩＳＦＥＴ及びＭ
ＮＯＳのゲートはそれぞれ第１ワード森Ｗ２１．第２ワ
ード機Ｗ２２に共通ＩＡｋされている。 同一の列に配置＃されたメモリセルＭＳＩＩ、ん１８２
１のスイッチ用）Ａ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２のド
レインはデイジット＃Ｄ１に共通１２ｉＩ続され、ＭＮ
ＯＳのソースは基準電位線ＥＤＩＩＣ共通接続されてい
る。 同線に他の同一の列に配置されたメモリセルＭＳ１２、
ＭＳ２２のスイッチ用ＭＩ　５ＦＥＴのドレイン及びＭ
Ｎ　ＯＳのソースはそれぞれデイジット繍り２．基準電
位線ＥＤ２に共通接続され【いる。 この実施例に従うと、基体ゲートに正の、１［圧を印加
することＫよってＭＮＯＳの記憶情報を消去する構成を
とるので、メモリセルな形成する半導体領域は、次に説
明するＸデコーダ、Ｙデコーダ等の周辺回路を形成する
半導体領域と電気的に分萌される。上記の半導体領域は
後で説明するように、例えばｎ型半導体基板表面に形成
されたｐ型つェル幀域から構成される。 上記の消去のために、個々のメモリセルなそれぞれ独立
のウェル領域に形成したり、同じ行もしくは列に配置さ
れるメモリセルを共通のウェル領域に形成したりするこ
とができるが、この実施例。 では、メモリセルの全体すなわちメモリアレイＭＡを１
つの共通なウェル領域に形成する。 第１図において、ＷＷＥＬＬは、メモリアレイＭＡの共
通の基体ゲートとしてのウェル領域に接続される。 上記第１ワード、［Ｗｌ　１．　Ｗ２１は、それぞれＸ
デコーダＭＤＩ、ＸＤ２の出力端子に接続され、ｍ　２
　’７−ト１ｊＡＷ　１２．　Ｗ２２＋！、省ｔ　込ミ
Ｕｍ　Ｋ　ＷＡｌ、ＷＡ２の出力端子ＫＭ続されている
。 ＸデコーダＸＤＩは、図示のように、を椋ｖＣＣと出力
端子との関に接続されゲート・ソース＋ｍｌが短命され
たデイプレツシミン型負荷へｌｌ５ＦＥＴＱ３と、出力
端子とアース端子間に接続され、それぞれのゲートにア
ドレスバッファＢＯないしＢ６からの非反転出力もしく
は反転出力を受けるエンハンスメントｍＭＩ　５ＦＥＴ
Ｑ４ないしＱ６とからなり、災質的にノア回路を構成し
ている。ＸデコーダＸＤＩは、選択されていないときア
ドレス入力ｉａＯないしａ６の少な（とも１つにおける
１Ｍ号のハイレベルにより、ワード線ＷＩＨｃはぼＯｖ
のロウレベル信号を出力し、選択されたとき、アドレス
入力縁ａＯないしａ６におけるすべての信号が四つレベ
ルとなり、はｇ５ｖのハイレベル１１号を出力する。 ＸデコーダＸＤ２は、接続するアドレス人力線が兵なる
点を除いて上記ＸデコーダＸＤＩと同−構成にされる。 なお、截１図におい【、八ｌｌ５ＦＥＴＱ３のようなデ
イプレッジ目ンａ！！ＭＩＳＦＦＪＴは、図示）ように
エンハンスメントｕＭＩｓＦＥＴと異なりた記号で標記
され【いる。 魯き込み回路ＷＡＩは、第１ワード、ＩＷＩＩと出力端
子（第２ワード１Ｗ１２）との閣１１ｃＷ列優絖された
ＭＩ８ＦＥＴＱ１５．Ｑ１６と、上記出力端子と書き込
み及び消去時に前記の＋２５Ｖの電圧が加えられる電源
端子ｖＰＰとの間に接続されたＭＩ　５ＦＥＴＱＩ　９
と、上記出力端子と接地端子との間に直列接続されたＭ
ＩＳＦＥＴＱＩ７゜Ｑ１８とからなる。上記ＭＩ８ＦＥ
ＴＱ１５のゲートは曽き込み制御ＭＷＪに接続され、Ｍ
Ｉ　５ＦＥＴＱ１８のゲートは＄１み出し及び消去制御
線ｖｐに接続され、更にＭＩＳＦＥＴＱＩ６及びＱ１８
のゲートは電源端子ｖｃｃｗｔａ続されている。 後で説明する構成の制御回路ＣＲＬにより、豊き込み動
作以外において、上記書き込み１ｂ１３　＃　紛Ｗｌの
信号ははｒｏｖのロウレベルとされ、制御輸７下の１吉
号ははＸ＋ＳＶのハイレベルとされている。従りてＭＩ
　５ＦＥＴＱｌｓはオフ状態にあり、これに対しＭＩＳ
ＦＥＴＱＩ　８はオン状態にある。ａＳ力端子（第２ワ
ード〜Ｗ１２）は、直列接続のＭＩ　５ＦＥＴＱＩ　７
とＱ１８とを介して回路の接地端子に接続され、そのた
めは５：Ｏｖにされる。 書き込み動作におい【、電源端子ＶＰＰに＋２５Ｖの高
電圧が加えられ１畳き込みＭＪ＠ｍＷｌに、ＭＩＳＦＥ
ＴＱＩ５をオン状態にさせるようはｇ十５Ｖのハイレベ
ル信号が加えられ、制御＃ｖｐに、ＭＩＳＦ−ＥＴＱ１
８をオフ状態にさせるようはｒｏｗの信号が加えられる
。 上記のＭＩＳＦＥＴＱＩ５のオン状態とＭＩＳＦＥＴＱ
Ｉ８のオフ状態とによりて、礪２ワード酵Ｗ１２の信号
レベルが＠１ワード嶽Ｗ１１の信号レベルに応じて決め
られるようになる。 すなわち、第１ワード御Ｗｌｌを選択するよう、Ｘデコ
ーダＸＤＩの駆動用ＭＩＳＦＥＴＱ４ないしＱ６がすべ
【オフ状態にされているなら、ＭＩＳＦＥＴＱＩ６．Ｑ
１５及び上紀躯動用Ｍ　Ｉ　Ｓ　ＦｇＴＱ４ないしＱ６
の電流経路は４８放されない。 従って、第２ワード＃ＩＷ１２にはＭＩＳＦＥＴＱＩ９
を介してホＳ：　ｔ　ｆＭ　ｎＪ子ＶＰＰの＋２５ｖが
Ｍわれる。すなわち、選択された第１ワード麿にはＸ＋
ＳＶが加わるととべ対応して、選択されたワード酸には
ｒ＋２５Ｖの電圧が加わることになる。 第１ワード１Ｗ１１が非選択なら、すなわちＸデコーダ
ＭＤＩの駆動用ＭＩＳＦＥＴＱ４ないしＱ６の少なくと
も１つがオン状態とされているなら、ＭＩＳＦＥＴＱＩ
６．Ｑ１５及び上記連動用ＭＩＳＦＥＴＱ４ないしＱ６
を介して出力端子（第２ワード−Ｗ１２）を接地する電
流経路が形成される。その結果、上記出力端子ははｙｏ
ｖにされる。 上記書き込み回路ＷＡＩにおいて、ゲートに定常的ｖｃ
ｔｔｔｒｘ電圧ｖｃｃｔｘ：受１＄るＭＩＳＦＥＴＱＩ
６、Ｑ１７は、第２ワード線Ｗ１２に加わる鍋電圧信号
がＭＩＳＦＥＴＱＩ５又はＱ１８のブレークダウンによ
って制限されてしまうことを防ぐために使用される。 すなわち、例えばＭＩＳＦＥＴＱＩ７を省略した場合、
ＭＩ　５ＦＥＴＱｔ　ａのドレインＤＫ第２ワード＃１
Ｗ１２の高電圧（＋２５Ｖ）が印加されることになる。 上記ＭＩＳＦＥＴＱ１８のゲートには、前記のように制
御姻マｐからはｒｏｖの低電圧が加わりているので、こ
のＭＩＳＦＥＴＱＩ８のドレイン受合の囲りに広がるべ
き空乏層が、ゲートの近傍においてこのゲートの低電圧
によって制限されることになる。その粕来、ＭＩＳＦＥ
ＴＱ１８のドレイン接合は、比較的低電圧でブレークズ
９ンするようになる。 図示のようにＭＩＳＦＥＴＱＩ７を設けると、Ｍ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１８のドレインに加わる延圧は、
＠源ＪＥＥＶＣＣからＭＩＳＦＥＴＱＩ７のしきい値電
圧だけ増加した値の電圧にクランプされる。 その結果、ＭＩＳＦＥＴＱＩ　８のブレークダウンが防
止される。ＭＩＳＦＥＴＱＩ７は、そのゲートが電源Ｖ
ＣＣＫ接続されているので比較的高いドレイン耐圧を持
つことになる。 ＭＩ　５ＦＥＴＱＩ　６も上記ＭＩＳＦＥＴＱＩ　７と
同様な理由によって使用される。 この実施例を従うと、前記のようなりエル領域を使用す
る構成が有効に利用される。 醤き込み閏ＭＷＡ１における負（ｋ７ＭＩＳＦＥＴＱ１
９は、他のＭＩ　５ＦＥＴＱＩ　５ないしＱ１８などの
ＭＩＳＦＥＴを形成するウェル領域に対し独立したウェ
ル領域に形成される。すなわち、ＭＩｓ、ＦＥＴＱ１９
の基本ゲートは、他のＭＸＳＦＥＴｆ）基体ゲートから
電気的に分離される。 上記負荷Δ１ＩｓＦＥＴＱ１９は、図示のようにその基
体ゲートとソースとが短絡されており、基体ゲートから
ソース・ドレイン１出のチャンネルに高電圧が作用しな
いようにされ℃いる。 図示の接続に対し、基体ゲートが他のＭＩＳＦＥＴと同
様に接Ｍ端子に接続されている場合、出力端子（第２ワ
ード機Ｗ　ｔ　２　）で必豐とする電圧が大きいので、
基板バイアス効果による八ｌｌ８ＦＥＴＱ１９のしきい
ｔ’［圧の増加が他の低電圧を処理するためのＭＩＳＦ
ＥＴに比べて着るしく大きくなる。その結果、上記の出
力端子（第２ワード、ＷＷ１２）で必要とする電圧に対
し、高電圧端子ｖＰＰに供給する電圧を大幅に大きくし
なければならなくなる。 これに対し、図示の接続の場合、基体ゲートの電圧がソ
ースの電圧と吟しくなるので、基板バイアス効果による
ＭＩＳＦＥＴＱＩ　９のしきい値電圧の増加を裏員的に
無視できるようになる。その結果、高電圧端子ＶＰＰに
供給する。Ｗｌ電圧を比較的小さくすることができるよ
うになる。 上記のように、高電圧端子ｖＰＰに供給する電圧を低下
させても良い構成とすることにより、この高電圧端子Ｖ
ＰＰが接続される各種のｐｎ接合の耐圧を異常に高くす
ることが必要なくなるかもしくはｐｎ接合における各種
の望ましくないリーク電流を減少させることができる。 さらに、高電圧端子ＶＰＰに接続する配線からの電界に
よって半導体表面に望ましくない寄生チャンネルがｔｓ
起されてしまうことを防ぐことができる。 メモリアレイＭＡの各ｉ＊定電位ＥＤ１．ＥＤ２は、曹
き込み禁止回路Ｉ　ＨＡ　Ｉ　Ｋ接続されている。 書き込み禁止回路ＩＨＡＩにおいて、基準電位機ＥＤ１
と接地端子との間に直列接続されたＭＩＳＦＥＴＱ２０
とＱ２１とが単位スイッチ回路を構成している。この単
位スイッチ回路におゆるＭＩ　５ＦＥＴＱ２１は制御回
路ＣＲＬからｔｌｌｌ　（ｎ　ｍ　ｒを介して制＠Ｉ信
号を受ける。上記側（財）信号は、記ｔｌ　ｆＦ？　報
の読み出し動作のとき上記ＭＩ　５ＦＥＴＱ２１をオン
状態とするよう、＋５■のレベルとされ、書き込み動作
及び消去動作のときオフ状態とするようＯ■のレベルと
される。 従って、上記４Ｌ位スイッチ回路は、読み出し動作のと
き上記基１１１ａ璽位森ＥＤＩをはｙＯｖにする。 上記基＄電位ｔｍＥＤ１と高電圧１百号林ＩＨＶとの閾
にＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２２が接続され【いる
、上記高電圧レベルＩＨＶには、後述する書き込み禁止
延圧発生回路ＩＨＡ２から、書き込み動作及び消去動作
の時はｒ＋２０　Ｖの高電圧レベルとされ、挑み出し動
作のときはｙＯｖとされる信号が印加される。 従りて、書き込み動作及び消去動作におい【、上記単位
スイッチ回路のＭＩ　５ＦＥＴＱ２１がオフ状態にされ
ると、基Ｉ＄電位−ＥＤＩには、八１１ＳＦＥＴＱ２２
を介して上記高電圧レベルＩＨＶから高゛或圧が印加さ
れる。 基準電位機ＦＤ２と接地端子との間にはんｆＩｓＦＥＴ
Ｑ２３とＱ２４とからなる８１１記と同様な単位スイッ
チ回路が接続され、基準°電位＃ＥＤ２とＡ　Ｙｉｔ、
ｋＥ４ｎ　号Ｍ　Ｉ−ｊｌ　Ｖ　トノ閲Ｋ１１ｌ　Ｉ　
Ｓ　Ｆ　Ｅ　ＴＱ２５が接続される。 上記書き込み禁止回路ＩＨＡＩにおいて、ゲートに＋５
ｖの電源′逆圧ｖＣＣを受けるＭ　Ｉ　Ｓ　Ｆ　ＥＴＱ
２０．Ｑ２３は、基準電位−ＥＤＩ、ＥＤ２に上記のよ
うな高１に圧が加えられるので、ＰＩＩｓ記の省き込み
回路ＷＡＩにおいて設けたＭＩＳＦＥＴＱ１６．Ｑ１７
と同様な理由で使用される。 ＭＩＳＦＥＴＱ２２．Ｑ２５は、前記ＭＩＳＦＥＴＱ１
９と同僚に、基板バイアス効果によるしきい値電圧の増
加を防ぎ、高電圧１ぎ号麻ＩＨＶの高電圧に対し、基準
電位線ＥＤＩ、ＥＤ２の電圧が低下しないようＫするた
めに、独立のウェル領域に形収される。 メモリプレイＭＡの各デイジットＸｍＤＩ、Ｄ２と共通
デイジット庫ＣＤとの間にＹゲート回路ＹＧＯが接続さ
れる。 Ｙゲート回路ＹＧＯにおいて、デイジットｆ？＝ＡＤ１
と共通デイツク）機ＣＤとの間に直列＋ｈｇされたＭＩ
　５ＦＥＴＱＩ　１とＱ１２とは単位ゲート回路を構成
し、ＹデコーダＭＤＩの出力に応じて上記デイツク？＋
ｔＪｊｌＤ１と共通デイジット線ＣＤとを結合する。同
様に、ＭＩＳＦＥＴＱ１３とＱ１４とが他の単位ゲート
回路を構成し、この単位ゲート回路はＹデコーダＹＤ２
の出力に応じ【デイツク１ｌＤ２と共通デイジット線を
結合する。 曹き込み動作時及び消去動作時に各デイジット隙Ｄｉ、
Ｄ２に高電圧信号が現われるので、上記Ｙゲート回路Ｙ
ＧＯＫおける単位スイッチ回路は、図示のようにゲート
に＋５ｖの嵐味電圧を受けるＭＩＳＦＥＴＱ１２．Ｑ１
４を使用する。 Ｙｆココ−’　Ｙ　Ｄ　１　、　Ｙ　Ｄ　２４２．　ａ
記ｘ−ｔ’＝ｔ　−ＦＸＤＩ、ＸＤ２と類似の構成とさ
れ、アドレスバッフ７Ｂ７ないしＢＩＯから出力するア
ドレス信号ＡテないしＡＩＯの非反転信号ａ７ないしａ
ｌＯ及び反転信号ａ７ないしａｌｏを選択的に受けるこ
とにより、それぞれの出力＃！Ｙｌ、Ｙ２に、選択時に
＋５ｖのハイレベルとなり、非選択時にＯＶとなるデコ
ード１Ｎ（ｔを出力する。 Ｙゲート回路ＹＧＯＫ接続した共通デイジット藤ＣＤに
は、センス回路ＩＯ８及びデータ入力回路ＩＯＷが接続
される。 センス回路ＩＯ８は、図示のようにゲートソース１！ｉ
が接続すれｔ：負荷ＭＩ８ＦＥＴＱ４７と、ゲートにｔ
ｆ＋ｌＪ　ＭＩ　樺ｒからの１８号を受けるスイッチＭ
ＩＳＦＥＴＱ４８とからなる。導み出し動作において、
１劇ｒにおける信号が＋５■のハイレベルとされること
Ｋよって上記スイッチＭＩＳＦＥＴＱ４８がオン状態と
される。 上記センス回路ＩＯ８の出力が、インバータエ１４．１
１５．ノア回路ＮＲ３，ＮＲ４及びＭＩＳＦＥＴＱ４９
．Ｑ５０からなる出力バッファ回路ＩＯＨに供給される
。 出力バッファ１Ｉｌｌ！ｌ路ＩＯＲにおいて、ノア回路
ＮＲ３，ＮＲ４のそれぞれの一方の入力端子は制（至）
憩Ｃａｌに咲続されている。上記制御？ＩＭｃｓ１の信
号は、睨み出し動作時にＯｖのロウレベルとされ、書き
込み及び消去動作時に十５ｖのハイレベルとされる。上
記ノア回路ＮＲ３の他方の入力端子はインバータｌＮ１
４の出力端子に接続され、Ｎ　Ｒ４の他方の入力端子は
上記インバータｌＮ１４の出力を受けるインバータＩＮ
Ｉ　５の出力端子に接続されている。 便って、上記ノア回路ＮＲ３とＮＲ４は、絖み出し動作
時に、互いに逆相の信号を出力する。直列接続されたＭ
ＩＳＦＥＴＱ４９とＱ５０とは、上記ノア回路ＮＩｔ３
とＮＲ４とＫよってプッシュプルｌＪＡ＠される。 制＠紛Ｃ８１の信号がハイレベルなら、上記ノア回路Ｎ
Ｒ３とＮＲ４が、いずれもＯＶのロクレベル信号を出力
し、ＭＩＳＦＥＴＱ４９及びＱ５０の両方がオフ状態に
される。上記出力バッファ回路ＩＯＨの出力端子は、入
出力端子ＰＯに接続されている。上記のＭＩＳＦＥＴＱ
４９及びＱ５０の同時のオフ状態において、出力７７７
７回路はその出力インピーダンスが着るしく高くなり、
従って入出力１子ＰＯＫ加わる入力信号を制限しない。 上記出力パックア回路ＩＯＲにおいて、電源端子ｖＣＣ
と出力端子との間に接続される上記Ｍ　ｌ５ＦＥＴＱ４
９は、池のＭＩＳＦＥＴのクエル領域とは独立のフェル
１！Ｊ域に形成される。基体ゲートとしてのウェル領域
は、そのソースに嵌続される。その結果、基板バイアス
効果によるしきい値電圧の増加が夾買的に無くなるので
、田カバツファ回路ＩＯＲは、はｙ電源電圧ｖＣＣのハ
イレベル悟号を出力できるようになる。 データ入力回路ＩＯＷは、図示のように入力バッファ回
路ｌＮ１６と、この入力７７７７回路の出力によって制
御されるＭＩＳＦＥＴＱ５１と。 このＭＩＳＦＥＴＱ５１のドレインと共通デイジット婦
ＣＤとの間に接続され、ゲートに制御線Ｗｌからの信号
を受けるＭＩ　５ＦＥＴＱ５２とから構成されている。 普き込み象止電圧発生回路ＩＨＡ２は、図示のようにＭ
ＩＳＦＥＴＱ２６ないしＱ３６から構成されている。上
記ＭＩｓＦＥＴＱ２６ないしＱ２８は、第１１／）高電
圧インバータを構成し、制御−−Ｖｌからの低電圧系の
制御１ｇ号を受けることにより、出力端子、すなわちＭ
ＩＳＦＥＴＱ２７のドレインに高電圧系の信号を出力す
る。図示の接続によりその出力ｇｉ号レベルははｙＯＶ
からＶＰＰまで変化する。λｌｌ５ＦＥＴＱ２９ないし
Ｑ３１は第２の高電圧インバータを構成し、上記第１の
高電圧インバータと同じ１ぎ号を受けることによりＭＩ
ＳＦＥＴＱ３０のドレインに高電圧系の１ぎ号を出力す
る。その出力１ざ号レベルははｒ＋５Ｖ（ＶＣＣ）から
ＶＰＰｔでｉ化する。Ｍ　Ｉ　Ｓ　Ｆ　ＥＴＱ３２ない
しＱ３６は、高′籠圧ブツシュグル回路を構成している
。上記ｉ１，１２の高間圧インバータ及びプッシュプル
出力回路において＋ｔ＋＋＋　同信号を受けるΔ（ＩＳ
ＦＥＴＱ２８．Ｑ３１．Ｑ３６とそれぞれの出力端子と
の間に接続され、ゲートに十ｓＶのｔｍ電圧を受するＭ
ＩＳＦＥＴＱ２７゜Ｑ３０．Ｑ３５は、前記のＭＩＳＦ
ＥＴＱ１６゜Ｑ１７等と同様Ｋ、回路の高田力電圧を保
証するために使用される。第１及び第２の高電圧インバ
ータにおける負荷ＭＩＳＦＥＴＱ２６．Ｑ２９は、図示
のように、基体ゲートがそれぞれのソースに接続され、
基板バイアス効果による出力電圧の低下を無くシ、プッ
シュプル出力回路のＭＩＳＦＥＴＱ３３及びＱ３２．Ｑ
３４を充分に駆動できるように構成されている。 上記プッシュプル出力回路におい【、ＭＩＳＦＥＴＱ３
２は、第１の高電圧インバータの出力がは’、：Ｏ’Ｉ
ＱあるときＩｃＭＩ　８ＦＥＴＱ３　：ｌ）ドレインに
加わる電圧を制限するために使用される。 すなわち、第１の高電圧インバータの出力かはｙＯｖで
あるとき、第２の高電圧インバータはその基準電位が＋
５ｖの低電圧とされているので、＋５ｖをｌｔｌ力スル
。そのＭ来、ＭＩＳＦＥＴＱ３２ｆ）’１−ＩＫ＋５Ｖ
が印加サレ、ＭＩＳＦＥＴＱ３３のドレイン電圧が制限
されることＫなる。ＭＩ　５ＦＥＴＱ３４は、第１．第
２の高重圧インバータの出力が高電圧になったことによ
り出力、Ｗ　ＩＨＶが＋２０Ｖの高電圧にされた後、上
記第１゜第２の高層、圧インバータの出力かはｙＯｖの
ロウレベルになったとき、出力ａ　Ｉ　ＨＶからＭＩＳ
ＦＥＴＱ３３のソースに加わる高電圧を制限するために
変相される。その結５襞、スイッチ！助作させられるＭ
Ｉ　５ＦＥＴＱ３３のソース及びドレイン接合の不所望
なブレークダウンが防止される。 消去回＃１ＳＥＲ３は、ＭＩＳＦＥＴＱ４０ないしＱ４
２からなる高電圧インバータと、ＭＩＳＦＥＴＱ４３な
いしＱ４６及びバイポーラトランジスタＱ４４とからな
るプッシュプル回路とによって構成されている。上記高
間圧インバータは、前記書き込み糸上電圧発生回路ＩＨ
Ａ２と同様な構成とされている。 上記プッシュプル出力回路において、バイポーラトラン
ジスタＱ４４とＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　４３は連
列接続され、上記高電圧インバータの出力によって駆動
される。メモリアレイを形成するウェル領域は、後で説
明する回路装置の構造から明らかなように、消去回路に
対し、重い容益注負荷を構成する。従って、消去回路Ｅ
Ｒ８は、高速の消去動作を行なわせるために１元分低い
出力インピーダンス特性を持つことが必要とされる。バ
イポーラトランジスタは、牛導体桑禎回路装宜において
、比較的小型寸法（面積）で形成されてもＭＩＳＦＥＴ
に対し充分低い動作抵抗特性を示す。従って、図示のよ
うにバイポーラトランジスタＱ４４を出力トランジスタ
とする消去回路ＥＲ８は、半導体記憶回路装曾に小面積
で形成されてもメモリアレイＭＡのウェル領域を光分高
速で駆動する。上記ＭＩ　Ｓ　Ｆ　Ｅ　Ｔとともに同一
半導体基板上に形成されるバイポーラトランジスタの（
渚造、製法は後で説明される。 上記消去回路ＥＲ８におい【、バイポーラトランジスタ
Ｑ４４のみを使用する場合、このバイポーラトランジス
タのしきい値電圧（ベース・エミッタ間電圧）が１例え
ば０．６Ｖあるので、ＭＩＳＦＥＴＱ４０ないしＱ４２
からなる上記、１１’ｌｔ圧インバータがはｙ電源電圧
ｖＰＰのＭ号を出力しても出力鞄！に出力される電圧ｇ
６号が上記トランジスタＱ４４のしきい＋Ｗ［圧だけ低
下する。 図示の消去回路ＥＲ８は、基体ゲートが上記高電圧イン
バータの負荷Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　４００基体
ゲートと一体にされ、この基体ゲートとともにゲートが
上記負荷ＭＩＳＦＥＴＱ４０のソース、すなわち高電圧
インバータの出力端子に接続されたデイプレッション賊
ＭＩ　５ＦＥＴＱ４３を上α己バイポーラトランジスタ
Ｑ４４と並列に接続している。上記ＭＩ　５ＦＥＴＱ４
３は、基体ゲートの高電位かは５：電源電圧ＶＰＰまで
上昇するので、基板バイアス効果によるしきいｆｌｌｊ
圧の増加が夷買的罠ない、従って、出力棚ｊにおける高
電圧は、上記ＭＩＳＦＥＴＱ４３によってホ４”？ｌｊ
Ｘ電圧ＶＰＰまで上昇させられるようＫなる。 上記ＭＩＳＦＥＴＱ４３０基体ゲートは、図示の扱伏か
らそのソース、すなわち出力像ｌＫ接続され【も良い、
このようにした場合でも基板バイアス効果による出力虚
ｊの出力レベルが低下してしまうことを防ぐことができ
る。しかしながら、このようにすると、回路ｉｔの構造
上、ＭＩＳＦＥＴＱ４０の基体ゲートとしてのウェル領
域とＱ４３の基体ゲートとしてのウェル領域とを共通に
できなく、互いに分離しなければならなくなる。 クエル／ｐＪＸ域の相互に所定の間隔が必要であるので
、制御回路ＣＲＬは、インバータＩＮＩないし工Ｎ１２
、ナンド回路ＮＡＩないしＮＡ４、ノア（ロ）路ＮＲＩ
、ＮＲ２および直列接続のＭＩＳＦＥＴＱ３７ないしＱ
３９からなる。この制（至）回路ＣＲＬは、外部端子Ｐ
ＧＭ、Ｃ８及びＶＰＰにそれぞれ書き込み制＃信号、チ
ップ選択信号、舊き込み及び消去信号を受け、前記書き
込み糸上電圧発生回路ＩＨＡ２からの出力信号を受ける
ことによりａｃｓｔ、ｔ、ｗｔ、ｗｌ及びｖｐに制＃楢
号を出力する。 上記端子ｖＰＰに供給される信号は前記書き込み回ｖ６
ＷＡ１．ＷＡ２、書き込み祭止゛覗圧発生回路ＩＨＡ２
及び消去回路ＥＲ８に対する電源電圧として共用される
＋２５Ｖの高電圧系の信号である。 制御回路ＣＲＬは、上記端子ｖＰＰの信号が所定レベル
以上になったときだけ畜き込み又は消去動作の制御を行
なうよう、上記のようなＭＩＳＦ上記第１図の半導体記
憶回路の動作は第２図ないし第４図のタイミングチャー
トを使用して次のように説明される。なお、＠２図は読
み出し動作のタイミングチャートを示し、第３図は消去
動作のタイミングチャートを示している。更に第４図は
曹き込み動作のタイミングチャートを示している。 読み出し動作においては、４子ＰＧＡ１における書き込
み制御信号がはｒｏｖのロウレベルとされている。また
端子ｖＰＰは、はｙＯＶにされるかもしくはフローティ
ングにされており、ゲートに＋５ｖのｔ圧ＶＣＣをｚけ
ティるＭＩＳＦＥＴＱ３９のドレインには＋ｔ　ｒ　ｏ
　ｖの臀き込み及び消去制御（１号が現われている。 上記端子ＶＰＰＫおけるロウレベルの省き込み制御信号
及びＭＩ　５ＦＥＴＱ３９のドレインにおけるロウレベ
ルの誓き込み及び消去信号により、制仰緻ｆ、Ｗｌ！及
びｖｐにおける信号は、ハイレベルになり℃おり、ＷＪ
における信号はロウレベルになっている。 従って、メモリアレイＭＡの各基準電位ｍＥＤＬ　ＥＤ
２は誉き込み禁止回路ＩＨＡＩＫよりてはｒＯＶにされ
ており、各第２ワード螺Ｗ１２゜Ｗ２２も同禄に誉ぎ込
み回路ＷＡＩ、ＷＡ２によってはｒｏｖにされている。 タイミングは特に制限されないが、例えば時刻１０にお
いて、アドレス入力端子ＡＯないしＡＩＯにおける信号
が選択するメモリセルに対応してセットされる０例えば
、選択するメモリセルがＭＳｌｌであるとすると、アド
レスバッファＢＯないしＢ６の出力によりてＸデコーダ
ＸＤＩの出力がハイレベルとなり、またアドレスデコー
ダＢ７ないしＢＩＯの出力によってＹデコーダＹＤＩの
出力がハイレベルとなる。 その結果、メモリセルＭＳＩＩのＭＮＯ８ＱＩのドレイ
ンと共通デイジットａＣＤとの間にＭ　ｌ５ＦＥＴＱ　
　１．ＱＩＯ，デイジット醍Ｄ１及びスイッチ用ＭＩＳ
ＦＥＴＱ２を介する電流経路が形成される。また、制御
物ｒにおける信号のノ〜イレベルによって、共通デイジ
ットＭＣＤとセンス回路ＩＯ８の負荷ＭＩＳＦＥＴＱ４
７との間に電流経路が形成される。 メモリセルＭＳＩＩのＭＮＯ８Ｑ１が第１３図Ａの特性
のようにオン状態となっているなら、センス回路ＩＯ３
の出力線は、上記電流経路とＭＮＯ３ＱＩを介して接地
されることなる。その結果、センス回路ＩＯ８の出力−
はロウレベルになる。 上記メモリセルＭＳＩＩのＭＮＯ８ＱＩが第１３図Ｂの
特性のようにオフ状態となり【いるなら、負荷ＭＩＳＦ
ＥＴＱ４７に対する［流経路が構成されず、その結果、
センス回路ＩＯ３の出力線はハイレベルとなる。 時刻ｔ１において、端子Ｃ８におけるチップ選択信号が
ハイレベルからロウレベルにされることによりて、はｙ
ｌ！！］８＃刻ｔ２におい刻削２線Ｃ３Ｉにおける匍号
がロウレベルになる。その結果、出力バフフッ回路ＩＯ
Ｒは、高出力インピーダンス状態かも上記センス回路Ｉ
Ｏ３の出力レベルに応じた信号を出力するようになる６
例えばセンス回路ＩＯ３がハイレベル信号を出力してい
るなら田カバツ７ア回路ＩＯＲは、出力端子にハイレベ
ル信号を出力する。 時Ｘ［ｌｔ３におい【チップ選択信号が筒ウレペルから
ハイレベルにもどると、はｙ同時刻ｔ４に、おい【制御
線Ｃ８１の信号がロウレベルからハイレベルになり、こ
れに応じて、出力パラフッ回路工ＯＲは再び高出力イン
ピーダンス状態になる。 消去動作のために、予め端子ｖＰＰに＋２５Ｖの書き込
み及び消去信号が加えられ、端子Ｃ８にＯｖのロウレベ
ルのチップ選択信号が加えられる。 制御ｇ１ｍＶＰにおける信号は、上記レベルのチップ選
択信号によってハイレベルとなっており、従って畳き込
み回路ＷＡＩ、ＷＡ２は第２ワード嶽Ｗ１２．Ｗ２２を
はＳ：ＯｖＫしている。 、！４３図のように％時刻ｔｌｏにおいて畳き込み制ｆ
＃信号がハイレベルにされると、これに応じてナンド回
路ＮＡ４の出力がロウレベルになる。上記ナンド回路Ｎ
Ａ４のロウレベル憤・号によりて消去（ロ）路ＥＲ８は
、その八１ＩＳＦＥＴＱ４２及びＱ４６がオフ状態とな
るので、出力線！に＋２５０高電圧を出力する。 前記のように第２ワード吻Ｗ１２．Ｗ２２における信号
がＯｖにされているので、消去回路ＥＲ８の出力により
【ウェル領域ＷＥ　Ｌ　Ｌカ＋　２５　Ｖの高電圧とさ
れるとメモリアレイのＭＮＯＳのゲート絶嫌ＫｆｌｔＣ
消去のための高電圧が加えられることになる。 上記ウェル領域の正電圧は、メモリセルのＭＮＯ８ＱＩ
及びスイッチ用ＭＩ　５ＦＥＴＱ２のソース縁合及びド
レイン接合を順方同にバイアスする方向にある。従って
、基準電位１ＥＤ１．ＥＤ２、デイジット４ＭＤＩ、Ｄ
２の少なくとも１つと回路の接地端子との間に電流経路
が形成されているとウェル領域に加えるべき電圧は低下
してしまう。 図示の回路は、上記のウェル領域の電圧の低下を防ぐよ
う、久のように動作する。 制’ｔ４？Ｊｒにおける１８号は、上記時刻ｔｌＯとは
ｙ同じ時刻ｔｌｌにおいて上記４にぎ込み制御１と号が
ハイレベルになることに対応してロウレベルになる。 上記制御称ｒにおける信号によって書き込み、償止回路
ＩＨＡＩのＭＩ８ＦＥＴＱ２１．Ｑ２４及び書き込み禁
止電圧発生回路ＩＨＡ２のＭＩＳＦＥＴＱ３６がオフ状
態とされる。その、結果、メモリアレイの各基準電位線
ＥＤＩ、ＥＤ２は実質的に７０−ティングされる。 ｊＢ’ｌＪ　Ｈｋ　Ｗ　ｊにおける信号は、チップ選択
信号のロウレベルに応じてロウレベルになり【いる、従
って共通デイジット＆ＣＤに接続するデータ入力回路ｌ
０ＷＫおけるＭＩＳＦＥＴＱ５２はオフ状態にある。他
方、上記共通デイツク）ＮＣＤＫ接続するセンス回路Ｉ
０８におけるＭＩ８ＦＥＴＱ４８は、上記制御想ｒＫお
ゆる信号によりてオフ状態になる。 共通デイジット１ｊ８ＣＤの７０−ティングによりて、
ＹゲートＹＧＯの動作にかかわらずに、メモリ７レイＭ
Ａの各デイジット７ｆｉＤ１．Ｄ２はフロ路ＥＲ８の出
力もロウレベルにもどる。 消去動作が上記のように、チップ選択状態において行な
われるのに対し、善き込み動作はチップ非通択状態、す
なわち端子Ｃ８の（６号のロウレベルにおいて行なわれ
る。書き込み動作のために、予め端子ＶＰＰに＋２５Ｖ
の書き込み及び消去１５号が加えられる。 時ＪＩｌｌｔ２（１：おいて例えばメモリセルＭＳＩＩ
を選択するようアドレス信号ａがセットされる。 すなわち、ＸデコーダＸＤＩＩＣよりてｍｌワード麿Ｗ
１１がハイレベルとされ、ＹデコーダＹＤＩによりて祿
Ｙｌがハイレベルとされる。 時刻ｔ２１において、書き込むべき情報が端子ＰＯＩＣ
加えられる。Ｗき込むべき情報が０なら、端子ＰＯはＯ
ｖにされ、これに応じてデータ入力回路ＩＯＷのＭＩＳ
ＦＥＴＱ５１は、入力バッ７ア回路ｌＮ１６から＋５ｖ
のハイレベル漕号を受がロウレベルにもどると、これに
応じて、消去凹入カバッファ回ＭＩＮ１６から出力する
Ｏｖによりてオフ状態になる。 時刻ｔ２２において端子ＰＧＭｆ）畜き込み７ＢＩＪ岬
信号がハイレベルになると、１ｆｉｌＮ回路ＣＲＬにお
けるインバータＩＮＩ、ＩＮ２及びノア回路ＮＲ２によ
って生ずる若干の遅延時間の後の時刻ｔ２３に制御ＮＹ
におけるイと号がロウレベルになる。その結果、書き込
み禁止回路ＩＨＡＩのＭＩＳＦＥＴＱ２１．Ｑ２４、書
き込み禁止電圧発生回路ＩＨＡ２のＭＩ　５ＦＥＴＱ３
８及びセンス回路工Ｏ８ｃＱＭＩＳＦＥＴＱ４８がオフ
状態となる。 上記時刻ｔ２３かも若干のＭｗ、時間の後の時刻ｔ２４
において、制御軸Ｗ台の信号がロウレベルになる。上記
制！ｌＩｐ機Ｗ　ｅ　ｆ）信号により、書き込み禁止電
圧発生回路ＩＨＡ２は脚ＩＨＶＫはｙ＋２０Ｖの高゛電
圧を出力するようになり、これに厄じて、メモリアレイ
の各基準電位ｍＢＤ１．ＥＤ２は上記の＋２０Ｖになる
。 上記時Ｂｔ２４とは′ｉ同時刻において、制御線Ｗｅの
信号はハイレベルになる。これに応じ【、データ入力回
路２　Ｑ　ｗのＭ　Ｉ　Ｓ　Ｆ’　Ｅ　Ｔ　Ｑ　５２が
オン状■にされる。同じ時刻において、書き込み回路Ｗ
ＡＩ、ＷＡ２のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１５がオ
ン状態にされる。 上記書き込み禁止電圧発生回路ＩＨＡ２の出力劇ＩＨＶ
の信号が充分に高電圧になると、この媚ＩＨｖＩｖ信号
を受ける制御回路ＣＲＬは、時刻ｔ２５において制ａ１
線マＰＩＣロウレベルの信号を出力する。上記の制御杓
マＰにおける（ｉｔ号は次に説明するように、畜き込み
開始１ｇ号とされる。上記のように、醐ＩＨＶの１ｈ号
が充分な４にき込み余止レベルとなりた後に書き込み開
始信号を出力させる構成とするととくより、選択しない
メモリセルに誤９て悄−が・Ｕき込まれてしまうことを
防止することができる。 上記のように、制御線マＰＫおける１ｊＳ号がロウレベ
ルになることにより【、畳き込み回路ＷＡＩ。 ＷＡ２のＭＩ８ＦｇＴＱ１ｇはオフ状態になる。 薔き込み回ＭＷＡ１は、第１ワード譚Ｗｌｌが選択され
はｘ＋ｓｖとされているので、第２ワード（４Ｗ１２に
はＭ＋２５Ｖの１％亀圧を出力する。 曹き込み回路’ｖＶＡ２は、＆ｆ￥１ワードｆｉＷ２１
が非虐択でありは＃４０ｖとされているのでこれに応じ
て第２ワードＩｖｊＷ２２！’（はぼＯｖを出力する。 選択すべきメモリセルＭＳＩＩにおけるＭ　Ｎ　０８Ｑ
Ｉは、スイッチ用Ｍ工ｓｐｇｒｑｚ、デイジット機Ｄ１
、Ｙグー）ＹＧＯのＭＩ８ＦＥＴＱ１２、Ｑｌｌ、共通
デイジット准ＣＤ及びＭＩＳＦＥＴＱ５２を介して入力
パッファ回路ｌＮ１６の出力を受けるＭＩＳＦＥＴＱ５
１１Ｃ値合される。舊ぎ込むべきｔ＃報がｌであるなら
、上記ＭＩ　５ＦＥＴＱ５１のオン状態によりて、メモ
リセルＭＳＩＩＫ、ｓｎるＭＮＯ８ＱＩは、そのドレイ
ン及びソースがほぼＯｖとなり、そのゲート（第２ワー
ド６Ｗ２２）の高電圧によりてゲート絶縁膜中に電子が
注入される。書き込むべき情報が０であるなら、上記Ｍ
Ｉ３ＦＪｌｉ：ＴＱ５１のオフ状態にようて上記メモリ
セルＭＳＩＩＫおけるＭＮＯ８ＱＩのソース及びドレイ
ンが前記書き込み衆止嵯圧発生回路ＩＨＡ２の＋２０Ｖ
にされる。従りて上記のよう８な電子は注入されない、
同一デイジットθＤ１に６合される他の行のメモリセル
ＭＳ２１には、第２ワード柑Ｗ２２の信号が前記のよう
にほぼＯｖとされるので、ｔｔｗは書き込まれない。 他のデイツク）ｍＤ２は、対応するＹゲートＹＧＯＫお
けるＭＩＳＦＥＴＱ１３がオフ状態であるので、書き込
み禁止電圧発生回路ＩＨＡ２の出力によって＋２０Ｖに
維持される。 端子ＰＧＭＩＣおける書き込み制御信号が時刻ｔ２６に
おいてロクレベルになると、藁３図に示すように、それ
ぞれ時刻ｔ２７．ｔ２８．ｔ２９において制！４１脚ｖ
Ｐ、ｗｅ、ｒにおける信号がノ曳イレベルとなる。それ
に応じて、第２２−ドｆｌＪ　Ｗ　１２　。 基４−位脚ＥＤ１の信号もほぼ０になる。 本発明の半導体記憶回路は、例えば１６にビットのよう
な比叔的大容ｆＫされ→る。 第５図は、第１図の回路を使用した半導体記憶回路のブ
ロック図を示している。 第５囚において、メモリアレイＭＡは、例えば１２８行
×１２８列に配置された１６３８４個のメモリセルな含
んでいる。上記メモリアレイＭＡに対し、アドレスバッ
ファＢＯないしＢ６からの７ビツトのアドレス入力信号
を受けることにより１２８のメモリセル行を選択するＸ
デコーダＸＤが設けられる。また、メそリセル列の１６
ｆｉｉずつを選択する８ａのＹグー）ＹＧＯないしＹＯ
２が設けられ、これらのＹゲートは、アドレスバッファ
Ｂ７ないしＢＩＯからの４ビツトのアドレス入力信号を
受けるＹデコーダＴＤＫよって制御される。上記Ｙグー
）ＹＧＯないしＹＯ２に対応して、それぞれ第１図のよ
うなセンス回路、出力バッファ回路及びデータ入力回路
を含む入出力回路工０ないしエフが設けられている。各
メモリセル列のそれぞれに対応して第１図のようなＭＩ
ｓｒｇ’ｒＱ２０ないしＱ２２を含み、かつ１個の瞥き
込み禁止電圧発生回路を含む書き込み禁止回路ＩＨＡが
設けられ、メモリセル行に対応し”Ｃ’ｌｉＦき込み回
路ＷＡが設けられる。更に、制御回路ＣＲＬ及び消去回
路Ｅ１８が設けられる。 従りて、〆５図の半導体記憶回路は、１１ビツトすなわ
ち２０４８１Ｅの番地に８ビツトの情報な記憶する。 上記のように、メモリセルなＭＮＯＳとスイッチ用ＭＩ
　５ＦＥＴとによって構成し、Ｘデコーダと蓄き込み回
路とを相互において独立の回路とすることによりて、Ｘ
デミ−ダの構成を単純にすることができる。そのため、
Ｘデー−ダによるワード〜の還択を周速化することが容
易になり、高速動作の記憶回路を提供することができる
ようになる。 書き込み禁止回路におけるＭＩＳＦＥＴＱ２２゜Ｑ２５
のソースは、第１図のように基１■電位ＩＪ　ＥＤＩ、
ＥＤ２に接続される代りに例えばデイツク）［Ｄｌ、Ｄ
２に逮続されても艮い、上記のようにした場合でもメモ
リアレイに書き込み飛上電圧を供給することが可能であ
る。しかしながら、上記のようにすると、各デイジット
ＭＤＩ、Ｄ２に上記へｆＩｓＦＥＴＱ２２．Ｑ２５の接
合容量、配線容五等の浮遊容九が結合することになり、
その結果記憶情報の読み出し時及び沓き込み時に、各デ
イジット騨の１Ｍ号賞化速度が制限されるので注意が必
要となる。第１図のようにＭＩＳＦＥＴＱ２２．Ｑ２５
を基１＄電位線ＥＤＩ、ＢＤ２に恨続する場合、デイジ
ット線の信号変化速度を大きくすることができる。 上記のよ５な各回路は、半４渾果櫃回路技術によって、
１つの牛導体晶板上に形成される。 この発明に従うと、上記のよ５な各回路は、回路特性を
制限しないよ５１、また使用する半尋体基板の大きさを
増加させないような配Ｊにおいて半導体基板上く形成さ
れる。 第６図は、シリコン基板１上に形成される各回路及び配
置のための領域のパターンを示している同図において、
ＸデコーダＸＤが基板１０表面の中央に配電されている
。メモリアレイは、ＭＡｌとＭＡ２の２つに分けられ、
その一方ＭＡＬは上記ＸデコーダＸＤの左橢に配置され
、他方ＭＡ２は布間に配置されている。 上ＨピメモリアレイＭＡＩをはさんだ左−には書き込み
回路ＷＡａが配替され、同様にメモリアレイＭＡ２をは
さんだ右１１１に’ｄＦき込み囲路ＷＡ６が配貨されて
いる。 メモリアレイＭＡＬの上方にはＹグー）ＹＧａが配置さ
れ、同様にメモリアレイＭＡ２の上方にはＹグー）ＹＧ
ｂが配電されている。上記Ｙグー）ＹＧａとＹＧｂとの
中間、すなわちＸデコーダＸＤの上方には、Ｙｆコーダ
ＹＤが配置されている。 上記メモリアレイ、Ｘデコーダ、＊き込み回路。 Ｙゲート及びＸデコーダの周辺は打点で示したような配
籾領域ＷＩＲとされ【いる。 配酋領域ＷＩＲをはさんで上記メモリアレイＭＡｌ、Ｍ
Ａ２のそれぞれの下方には、書き込み禁止回路Ｉ　ＨＡ
　ａ、　　Ｉ　ＨＡ　ｂが配置されている。 基板１の表面の周囲には、入出力回路ＩＯ，制＠１回路
ＣＲＬＩ及びＣ’ＲＬ２．入力７７７７回路ＡＩないし
Ａ１２が配置されている。また、上記８囲には、各棟の
入力端子、出力端子を回路装置外の端子Ｋｍ続するため
のボンディングパラ）Ｐ工ないしＰ２６が配置されてい
る。 前記第５図の回路を構成するために、メモリアレイＭＡ
Ｉ及びＭＡ２は、それぞれ１２８行×６４行の大きさと
される。メモリアレイＭＡｌとＭＡ２の対応する第１ワ
ード祿は、ＸデコーダＸＤによって同時に選択されるよ
うにされる。上記ＸデコーダＸＤの入力紛は、配捌領域
ＷＩＲの配＋？ａを介して、上記基板ｌの周１ｆｔｌＫ
配蓋された入力バッファ回路ＶＣ＠続される。 ＹゲートＹＧａとＹＧｂとは、ＹデコーダＹＤの出力に
よりて同時にそれぞれ対応するメモリアレイＭＡＩ、Ｍ
Ａ２のデイクタｌを選択するようにされている。上記Ｙ
ゲートＹＧａ、ｙｅｂは、配称領域ＷＩＲの配置を介し
て入出力回路ＩＯに接続される。 書き込み禁止回路ＩＨＡａ及びＩＨＡｂは、それぞれ配
愈領域ＷＩＲの配線を介して対応するメモリプレイＭＡ
１．ＭＡ２の基準電位ｗＶｃ接続される。 前記のように、この発鴫の実施例では、メモリアレイ及
びその周辺回路のためにウェル領域を使用する。 第７図は、第６図の回路配置に対応して、シリコン基板
１０表面に形成されるウェル領域のパターンを示してい
る。第８図は、上記第７図のＡ−Ａ視断面図を示してい
る。 第７図、第８図において、メモリプレイを形成するため
に％ｎ型シリコン基＆１０表面にそれぞれ独立したＰ型
ウェル領域１０ｍ、１０ｂが形成されている。 上記ウェル領域１０　ｍ、　　１０　ｂの周囲には、こ
れと隠されてＸデコーダ、Ｘデコーダ、Ｙゲート。 有き込み回路、書き込み禁止（ロ）路、入出力回路。 入力バッファ回路及び制御回路等の周辺回路を形成する
ためのＰ製りエル領域１１が形成され℃いる。 、Ｊ（７図の上方には、紙山の都合上大きい大どさで示
されているが、第１図の出力パッ７７回路工ＯＲにおけ
るＭＩＳＦＥＴＱ４９のよ５に７−スと基体ゲートとを
接続するＭＩＳＦＥＴｆｔ形成するために、上記のＰ凰
つェル執域１１から離されて独立したＰ型ウェル領域１
１ａないしｌｌｂが形成されている。 上記Ｐ型つェル領Ｍ　１０　ｍの左側及び１０ｂの右側
には、同８＆に第１図の書き込み回路ＷＡＩＫおけるＱ
１９のようなＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔを形成するために
、それぞれ独立したＰ型つェル領域ｌｉｅないしｌｉｄ
及びｌｉｅないしｌｌｆが形成され【いる、吏に、第７
図のｍ面の下方には、紮１図の書き込み禁止回路ＩＨＡ
Ｉ、！き込み禁止電圧発生回路ＩＨＡ２＠の同様な独立
な基体ゲートを必要とするＭ　Ｉ　Ｓ　Ｆ　Ｂ　Ｔを形
成するために、それぞれ他のＰ型りエル領域から独立し
たＰ型つェル顕域１１ｇないしｌｌｈ及び１１１ないし
ｌｌｊが形成されズいる。 第７図及び第８図では図示していないが、後で説明する
ＭＩＳＦＥＴを形成するために、Ｐ捜つェル領域ｌｌ内
の所定部分にｎ型シリ；ン基根ｌが４出するようＫされ
る。 この実施例に従うと、上記のようにｎ盟シリコンｌＳ仮
１上に各棟のｐａクエル領域を形成する構成をとるので
、半導体記憶回路装置のための各種の有効なトランジス
タ等の素子を形成することができる。 例えば、複数のＰ席つェル狽域の相互間のｎ戯シリコン
基板１０表面に後述するように、不純物のイオン打込み
法４’）Ｋよって寄生チャンネルを防止するためのチャ
ンネルストッパが形成されるのでこのチャンネルストッ
パが１効に利用される。 すなわち、例えば第９図は、高耐圧Ｉ＃注が得られるＭ
ＩＳＦｇＴの断面図を示している。同図において、ｌ１
ｍはＦＷウェル預ψ、２１は、上（己りエル領域１１ｍ
の一部Ｋまたがるよ５にして基板１０表面に形成された
ｎｕｔチャンネルストッパ、９５．９６はｎ＋シソース
領域、ドレイン領域。 ６３はシリコン酸化物からなるゲート絶ｆｉＡ　Ｎ　ｓ
　６０は、ＭＩＳＦＥＴ等の素子を形成する領域以外の
基板１及びフェル領域の表面な覆う厚いシリコン酸化膜
、８４はｎｍ多結晶シリコンからなるゲート電極、１２
０は、例えばリンシリケートガラスからなる絶縁膜、１
２１，１２２はそれぞれ例えスミ極である。 以下余白 第、９図において、ＭＩＳＦＥＴの実質的なドレイン領
域は電極１２１を接触させるための領域９Ｓとチャンネ
ルストッパ２１とによって構成され℃いる。上記チャン
ネルストッパ２１はｎ型基板１０表面に寄生チャンネル
が銹起されないようにするためのものであり、比較的低
不純物濃度とされる。従って、Ｐ型ウェル領域１１ｍの
上にまで延ばされた部分のチャンネルストッパ２１は、
電極１２１を接触させるための領域９５よりも充分に高
比抵抗になる。第９図のＭＩＳＦＥＴは、上記のように
チャンネルストッパをドレイン領域の一部としているの
で、大きいドレイン耐圧となる。 従っ℃、実施例においては、ｎ型基板ｌを高電圧端子ｖ
ＰＰ（第１図参照）に接続し、この高電圧端子ｖＰＰに
ドレインが接続されているＭＩＳＦＥＴの上記第９図の
構造のＭＩ　５ＦＥＴとする。 すなわち、ＭＩ図の書き込み禁止電圧発生回路ＩＨＡ２
におけるデイブレラシラン型ＭＩＳＦＥＴＱ２′６、Ｑ
２９、Ｑ３２、書き込み回路ＷＡＩ、ＷＡ２におけるデ
ィプレッシヲン型ＭＩＳＦＥＴＱ１９、消去回路ＥＲ８
におけるデイプレッション型ＭＩ　５ＦＥＴＱ４０．Ｑ
４３及び制御回路ＣＲＬ内のレベルシフト回路もしくは
電圧分割回路（Ｑ３７〜Ｑ３９）におけるエンハンスメ
ント型ＭＩ　５ＦＥＴＱ３７を上記第９図の構造のＭＩ
ＳＦＥＴとする。 なお、上記デイプレッジ目ン型ＭＩＳＦＥＴは、後の説
明からより明確になるように、ゲート電極８４の下のＰ
型ウェル領域１１ｍの表面にＰ型不純物、例えば硼素を
イオン打ち込みすることにより形成される。 第１０図は、ｎｐｎ）ランジスタの断面図を示している
。同図において、ｎ型基＠１は、上記トランジスタのコ
レクタ領域とされ、Ｐ型ウェル領域１１ｎはベース領域
とされ、ｎ＋型領領域９７エミッタ領域とされる。上記
ｎ＋型預領９７は、ＭＩ　５ＦＥＴのソース領域及びド
レイン領域とするための領域と同時に形成される。上記
ｎｐｎトランジスタは、第１図の消去回路ＥＲ８におい
て使用される。 上記のＭＮＯＳ及び各種のＭＩＳＦＥＴは、アルミニウ
ムゲートな持つような構造とされても良いが、前述した
ようなシリコンゲートな持つ構造とされる方が望ましい
。 従って、以下においてシリコンゲート技術によって上記
各回路を構成する素子及び配線の構造を詳細に説明する
に当り、理屏をより容易にするために、先ず製造方法に
ついて説明する。 以下、第１１９囚乃至０に基づいて、−枚の半導体基板
上にＭＮＯ８素子、エンハンスメントｆｆ１ＭＯ８素子
、デク９フｌンｍＭＯ８素子及びバイポーラトランジス
タを形成する際の製造プロセスについて詳細に説明する
。 囚　基板ウェハｌとして（１００）結晶面を有するｎ型
単結晶、抵抗率８〜１２０の（不縄物濃度約５Ｘ１０”
ｍ−″）のシリコン（３ｉ）フェノ−を用いる。このウ
ェハの抵抗率は、低い不純物濃度のウェルな再現性よく
形成するためには、出来るだけ大きい（不純物濃度が小
さい）ものが好ましいが、ここで示すＥＡＲＯＭ　（Ｅ
ｌｅｃｔｒｉｃａｌｌｙＡｌｔｅｒａｂｌｅ　Ｒｅａｄ
　０ｎｌｙ　Ｍｅｍｏｒｙ　：電気的に書換え可能な読
出し専用メモリ）の実施例では、ウェルの不純物濃度を
約３　Ｘ　１０　”ｃｍ−”程度に設定したため、上記
の程度の不純物濃度のシリコン（Ｓｉ）ウェハを用いる
。 第１１９囚に示すようにこのシリコンウェハ１の表面を
適当な洗浄液（０，−Ｈ，ＳＯ２液あるいはＨＦ液）で
洗浄したのち、熱酸化法により約５０　ｎｍのシリコン
酸化ＰＡ（Ｓｉｆｔ）２を形成し、引き続きＣＶＤ　（
Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ
：化学蒸着）法により、シリコンナイトライド（Ｓｉｓ
Ｎ＋）膜３を約１００〜１４０ｎｍの厚さに形成する。 このＳｉ３Ｎ、膜形成法は、常圧縦型ＣＶＤ装置、常圧
横型ＣＶＤ装置および低圧横型ＣＶＤ装置などで比較を
行なったが特に大差は見られなかった。しかし、低圧Ｃ
ＶＤ装置で行なったものが最も膜厚の均一性がよく、フ
ェノ・内で±３％以内疋入っており、微細加工上都合が
よい。堆積温度は、各法によって若干の差はあるがいず
れも７００〜１０００℃の温度範囲が適当である。 この結果は以下に用いたＳｉ、Ｎ４膜形成に対しても同
様である。 ■　次にこのシリコンナイトライド膜３の上に写真食刻
法（ホトエツチング法）によりウェルを形成する領域以
外の部分（ウェルとウェルの間）にのみホトレジスト膜
４を形成する。つまり、ウェルを形成する領域の表面は
、５ｉｓＮ、膜が露出している。この状態で、プラズマ
エツチング法により、露出している部分の５ｉｓＮ、膜
を除去し、第１１図＠に示すように表面に５ｉｎｓ膜２
を露出させる。この後、上記レジスト膜４をマスクとし
て、レジス）１１のない部分の８ｉ基板中へ、表面に露
出している５ｉ０１膜２を通して、ボロン（Ｂ）イオン
を、エネルギー７５ＫｅＶ、）−タルドーズ３　Ｘ　１
０　”ｃｍ”で打込みＰ型半導体領域５，６を形成する
。 ０　この後、上記レジスト膜４を除去した後、ドライ（
乾燥した）酸２（Ｏｘ）中で、ウェル拡散を行なう。ポ
ロンはＳｉ中でアクセプタ形の不純物となるためＰ型ウ
ェルが形成される。１２００℃で１６時間拡散した結果
、形成されたＰ型ウェル（１０，１１）は、表面濃度３
　Ｘ　１０１６ｃｍ−”、拡散深さ約６μｍとなる。但
し、この値は、４探針法により表面シート抵抗を測定し
た結果、およびスティンエツチング法により拡散深さを
測定した結果から、ウェルの不純物分布がガウス分布で
あることを仮定して求めた値である。ウェル拡散を酸素
中で行なうのは、低濃度で均一なウェルな形成するため
である。 ウェル拡散が終了した時点では、第１１図（Ｑに示すよ
うに、ウェル１０，１１表面上には約０．８５μｍのシ
リコン酸化膜（１２、１３）が形成されており、Ｓｉ３
Ｎ４膜３表面には１０μｍ糧度の酸化膜が形成されてい
る。そこで、全面Ｓ　ｉｏ、エツチングで、約５０　ｎ
ｍのＳｉｎ、膜を除去することにより、ウェル表面には
、約０．８μｍの厚いシリコン酸化膜１２．１３が残り
、ウェル間には、Ｓｉ、Ｎ、膜３表面が露出する。 ０　次にＳｉ、Ｎ、Ｍ３を例えば熱リン酸（Ｈ，ＰＯ４
）液などを用いてエツチング除去し、ウェル間に、最初
に形成した約５０　ｎｍのＳ　ｉｏ１膜（第１１図（［
）１４　、１５　、１６）を露出する。この状態では、
ウェル上に約０．８μｍ、ウェル間には約５０ｎｍのＳ
　ｔＯ，膜が形成されている。この状態で、全面にリン
（Ｐ）イオンの打込みをエネルギー１２５ＫｅＶ　、ド
ーズｆｉＩ　Ｘ　１０　”　ｃｍ−”で行なう。この場
合、ウェル上の厚いＳｉｎ、　［１２、１３がマスクの
役目を果し、ウェル領域の周辺部を除いてはウェル内へ
はリンのイオン打込みはされず、ウェル間には、リンの
イオン打込みがなされ、Ｎ型半導体領域２０，２１．２
２が形成される。なお、上記ウェル拡散時にマスクとし
て用いた５ｉｌＮ。 膜の端部から、横方向にもウェルが拡散時に拡がり、約
６μ工程の差がＳｉ、Ｎ４膜端部（つまり、ウェル上の
厚いＳ　ｉｏ、膜端部）とウェル端部に存在する。つま
り、上記のリンのイオン打込層はウェル端部からウェル
内へ約６μｍの所まで形成されている。また、このリン
のイオン打込層は、最終的な熱工程を通した後に測定す
ると、深さが約１μ工程度となっている。 このように、自己整合的にウェル間にリンイオン打込み
を行なうことＫより、ウェル（Ｐ型）間の導通な防止す
ることができるため、以下このリン打込層２０，２１．
２２をＳＡＰ　（Ｓｅｌｆ　Ａｌｉ”ｇｎｅｄ　Ｐ　ｃ
ｈａｕｎｅｌ　ｆｉｅｌｄ　ｉｏｎ　１ｎｓｐｌａｕｔ
ａｔｉｏｎ）層と呼ぶ。 上述のように、ｐ型ウェル拡散領域をＳｉ、Ｎ４膜をマ
スクとして酸化性雰囲気での加熱処理によって形成し、
ウェル表面く形成された厚い酸化膜をマスクとしてウェ
ル間のＮ型基板表面に各ウェルにまたがってＮ型不純物
を打込みウェル間チャネル発生防止用のＳＡＰ層を形成
するという方法を採用することによって、マスク枚数を
増や丁ことなくウェル間のイオン打込みができ、又ウェ
ル拡散領域とウェル間のイオン打込層とは自己整合的に
形成することができる。以下この技術をＳＡＰ法と称す
。 この後、Ｓｉ基板表面に形成されているＳｉｎ。 膜（１２，１３および１４．１５．１６）をすべて除去
する。この状態では、Ｓｉ基板表面に、ｐ型ウェル領域
（１０、１１）およびｎ型（基板ｎ型不純物濃度よりも
大きい不純物濃度をもつ）領域（２０，２１，２２）が
形成され、さらに、この両者の境界には、約０．４〜０
．５μｍの凹凸１７（段差）が形成されている。この段
差を利用して、次のホトエツチング工程のマスク合せを
行なうことができる。 次に通常、いわゆるＬＯＣＯ８（Ｌｏｃａｌ　０ｘｉ−
ｃｌａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ　）酸化と呼ば
れている工程を行なう。 （ト）まず、上記したように、Ｓｉ表面のＳ　ｉｏ、膜
をすべて除去したのち、基板の全表面に約５０ｎｍのＳ
　ｉｏ、膜２４を熱酸化法により形成する。ひきつづき
ＣＶＤ法により、このＳ　ｉ０１膜上に１００〜１４０
ｎｍのＳｉ３Ｎ、膜を形成する。 次に写真食刻法（ホトエツチング法）により、活性素子
を形成する領域等の所定領域にのみホトレジスト膜を残
す（第１１図■の３５．３６，３７゜３Ｂ　、３９．４
０）。つまり、この状態では素子間分離をするため等で
厚い酸化膜を形成する必要がある部分の表面は、ホトレ
ジスト膜が除去され、Ｓｉ、Ｎ４膜が露出している。こ
の状態でプラズマエツチングを行ない、露出しているＳ
ｉ、Ｎ、膜を除去し、表面に先に形成した約５０　ｎｍ
のＳｉｎ。 膜（２４）を露出させた。この後、上記レジスト膜をマ
スクとして、レジスト膜のない部分のＳｉ基板中へ、表
面に露出しているＳ　ｉｏｎ膜（２４）を通して、ボロ
ン（Ｂ）イオンをエネルギー７５ＫｅＶ　、）−タｙド
ーズｆｋ２　Ｘ　１０　”ｃｒｙｔ−”で打込み、ｐ型
半導体層４１．４２，４３，４４，４５゜４６を形成す
る。この際、高耐圧ＤＭＯ８を形成する必要のある部分
はウェル端部のＳＡＰインプラ層の中にＳｉ、Ｎ、膜の
端部がくるようにホトマスクを設計する。このようＫす
ると、第１１図■に示すように、ＳＡＰ層（２１）とウ
ェルにまたがってアクティブ領域が形成される。なお、
このボロンイオン打込みを以下フィールドインプラ／テ
ーシｌン（Ｆイングラ）と称す。 ［Ｆ］　この後、上記レジスト膜を除去した後、ウェッ
ト（湿った）￥！ｌ素（０，）中で、フィールド酸化を
行なう。この酸化処理を１０００℃で約４時間行なうこ
とＫより、Ｓ　ｉ　、　Ｎ４膜が除去されている部分の
Ｓｉ基板表面には、約０．９５μｍの５ｔＯｔ膜（６０
）が形成される。この状態で、ウェル間に約０．９５μ
ｍの厚いフィールド酸化膜が形成されている部分、例え
ば第１１図（Ｆ）２０のＳｉ表面にはＳＡＰによるリン
と、Ｆインプラによるボロンが混在しており、しかもド
ーズ量では、リンがＩ　Ｘ　１０　”ｃｍ−”、ボ９７
が２　Ｘ　１０　”ｃｍ−”とｙｙロンの方が多量に打
込まれているが、フィールド酸化を行なう際にＳ　ｉｏ
ｇ中へ偏析する量がボロンの方が大きい、つまり、Ｓｔ
中のボロンはＳｉＯｘトの界面でデイプリート（枯渇）
するが、Ｓｉ中のリンはＳ　ｉｏ、との界面でパイルア
ップ（蓄積）される（第２８図、第２９図参照）ため、
最終的には、ウェル間の表面は、リンの濃度が大きく、
チャネルストッパーとしての役目を十分果たしていもこ
のように前記ＳＡＰ法とＬＯＣＯＳプロセスな共用し上
記の如くリンとボロンのｓｔｏ、ｙ面での挙動の違いを
うまく利用することにより、特にマスキングの工程を用
いずに出来るだけ低濃度のリン打込み（これは、後程述
べる、高耐圧デブリーシ＊　ｙ　Ｍ　Ｏ８Ｆ　Ｅ　Ｔ　
Ｄ　Ｍ　ＯＳのドレインとして用いるために必要な事項
）と、これ以上のドーズ量を必要とするボロン打込み（
寄生ＭＯ３（フィールドＭＯ８）のしきい電圧をある程
度高く保つために必要な事項）を共存させ、かつ、最終
的にリン濃度を高くするプロセス技術が可能となる。 かくして、第１１図■のｐ型イオン打込／ｉ！４１〜４
６に対応して基板表面の厚い酸化膜下にｐ型半導体領域
５１〜５６が形成される。 さて、このフィールド酸化を行なりた直後の状態は、第
１１図［Ｆ］に示すようにアクティブ領域上には、約５
０　ｎｍのＳｉｎ、膜２４上に約１００〜１４０　ｎｍ
のＳｉ３Ｎ４膜（２５〜３０）、さらにその表面に約２
０ｎｍ（Ｄ＠化膜が形成されており、フィールド領域に
は、約０．９５μｍのＳ　ｉ　Ｏを膜（６０）が形成さ
れている。 ０　この状態で、全面Ｓ　ｉＯ，エツチングを行ない約
５０　ｎｍのＳｉｎ、膜を除去すると、フィールド領域
には、約０．９μｍの５ｉＯ１膜６０が残り、アクティ
ブ領域には５０　ｎｍの５ｉ０１膜２４および１００〜
１４０ｎｍの５ｉＢＮ、膜２５〜３０が残存し、このＳ
ｉ、Ｎ、膜が露出している。そこで引きつづき、このＳ
ｉ３Ｎ、膜２５〜３０を、例えば、熱リン酸（Ｈａ　Ｐ
　０４）液などを用いて、除去する。 このようにすると、アクティブ領域には、先に形成した
約５０　ｎｍのＳｉｎ、膜２４が残存しており、このＳ
ｉｎｇ膜２４上２４ティブＭＩＳＦＥＴゲート酸化膜と
して使用することも可能であるが、Ｌｏｃｏｓ端部に発
生する異常な領域（一般には、Ｓｉ３Ｎ４膜ではないか
と考えられている）のために、ゲート耐圧の不良等が生
じゃ丁いため、第１１図０に示すようにこの薄い酸化膜
２４及びその上のＳｉ、Ｎ、膜を一旦除去し、さらに例
えば４５　ｎｍのＳｉｎｇ形成→形成上除去返した後、
第１１図０に示すように実際にゲート絶縁膜として使う
約７５　ｎｍのＳｉｎ、膜（６２〜６７）を、例えばド
ライＯ３中１０００℃１１０分で形成する。 ０　さらに、ＭＯＳトランジスタのうち、ＥＭＯＳ　（
Ｅｎｈａｕｃｅｍｅｎｔ　ｍｏｄｅ　ＭＯＳ　：　Ｌ、
きい電圧が高くゲート電圧Ｏｖで電流が実用上Ｏである
もの）のしきい電圧を設定するために、上記薄いゲート
絶縁膜６２〜６７を通して全面にボロンイオンを打込み
エネルギー４０ＫｅＶ、）−タルドーズ２Ｘ　１０　”
７ｃｍ”で打込む（第１１図（）（）７１〜７６）。 当然のことながら、厚い酸化膜を有しているフィールド
領域には、このボロンは打込まれず、アクティブ領域の
約７５　ｎｍのＳｉｎ、膜が存在している部分の下のＳ
ｉ基板表面に、Ｓｉｎ、膜を通して打込まれる。 σ）　次に、この実施例で述べるＥＡＲＯＭは、周辺回
路なＥ／Ｄインバータを用い高速化しているため、上に
述ベタＥ　Ｍ　ＯＳ以外にＤＭＯ８（Ｄｅ−ｐｌｅｔｉ
ｏｎ　ｍｏｄｅ　ＭＯＳ　：　シきい電圧が低く、ゲー
ト電圧Ｏｖで電流が流れるもの）を形成する必要がある
。このＤＭＯ８を所定の部分に形成するため、Ｓｉｎ、
！６０．６２〜６７上にホトレジスト膜を被着したのち
、ホトエツチング工程により、第１１図（Ｉ）に示すよ
うにＤＭＯ３を形成する必要のある領域上のホトレジス
ト膜を除去し、その他の部分はホトレジスト膜８０を残
し、これをマスクとして、所定の部分にのみリンのイオ
ン打込みを行ない（８１）　、ＤＭＯ８のしきい１圧を
設定する。ここでは、例えば、エネルギー１００ＫｅＶ
。 ドーズｔ　］、　２　ｘ　１０　”／ｌ−で打込んだ。 これは、高耐圧ＤＭＯ８の領域も同様である（第１１図
α）８１）。このように、ウェル間の自己整合的分離法
（ＳＡＰ）法によって作られたウェル周辺の境界部表面
にデプリシ璽ンＭＯ８ＦＥＴを形成することによって以
下の説明からも判るように同一チップ上にホトマスクの
増加なしに不揮発性メモリ素子ＭＮＯ３と高耐圧ＤＭＯ
８を共存せしめることが可能となる。 （Ｊ）　　次に、上記のホトレジスト膜８０を除去した
後、ｓｔｏｍ＠上にＣＶＤ法により多結晶シリコン（ｐ
ｏｌｙ　Ｓｉ　）　ｆｆＡを約０．３５μｍ、約５８０
℃で形成する。ｐｏｌｙ　Ｓｉ形成法についても、常圧
法、〜・と低圧法を比較したが、膜厚の均一性が後者の
方がすぐれているという事実以外には、特に大きな特性
上の差はなかった。引き続き、ｐｏｌｙ　　Ｓｉに拡散
法によりリンをドーピングした。この場合の争件は、例
えば、１０００℃で、２０分ｐｏｃｚ、源からのＰｔｔ
ｐｏｌｙＳｉ表面に堆積、拡散し、さらに５分間の引き
のばしを行ない、ｐｏｌｙ　Ｓｉの抵抗を約１５Ω／口
とした。 この後、ｐｏｌｙｓｉ表面に形成されているリンガラス
を例えばＨＦなどを含む液でエツチング除去したのち、
ホトエツチング法により、所定の部分のみホトレジスト
を残し、プラズマエツチング法によって、ホトレジスト
が残存している部分以外のｐｏｌｙｓｉを除去し、Ｓ　
ｉｏ１膜上に第１層ｐｏｌｙＳｉ　によりゲート電極、
および配線を形成した（第１１図（Ｊ）８３．８４）。 次に、上記第１Ｉφｐｏｌｙ　５１１ｍ　（８３、８４
）をマスクとして、ゲート酸化膜６２を選択的にエツチ
ングし第１１図（、Ｔ）に示すように基板表面を部分的
に露出せしめる。 ４０　ｎｍの８４０２膜（第１１９頓８７）を、ｐｏｌ
ｙＳｔ表面上に約２００　ｎｍのＳ　ｉ０２膜（８５，
８６）を形成する。この後、全面Ｓ　ｉｏｎ膜エツチン
グを行ない約６０　ｎｍのＳ　ｉＯ，膜を除去すること
により、ｐｏｌｙ　Ｓｉ上には約１４０ｎｍのＳ　ｉｏ
ｎが残される。このようにｐｏｌｙ　Ｓｉの上に厚い酸
化膜を形成し、Ｓｉ基板表面には、十分薄い酸化膜を形
成するためには、ｐｏｌｙ　Ｓｉ中に少なくともリンを
１０　ｔｏｏｎ−”以上含ませておき、酸化を６００〜
１ｏｏｏ℃の範囲でウェットな雰囲気で行なうことが重
要である。 （ト）次に、ｐｏｌｙｓｉ上に残されたＳｉｎ、膜８５
゜８６をマスクとして（つまり、この場合のＳｉｎ。 が高濃度にドープされた第１層ｐｏｌｙ　Ｓｉのエツチ
ングを防止している）、露出したＳｉ基板表面をＮＨｓ
　　Ｈｔ　ＯｘおよびＨＣｔ−Ｈｔ　Ｏｔを含むエツチ
ング液で軽くエツチングしたのち、約２ｎｍの薄い酸化
膜（第１１図頓８８）をＮ、希釈０．中で８５０℃、１
２０分の酸化により形成し、引き続いてＣＶＤ法により
、約５０ｎｍのＳｉ３Ｎ、膜（９０）を形成する。ここ
で、形成したＳｉ、Ｎ。 膜の形成法も前に触れたような各種の方法で比較したが
、最終的には、後で述べる高温のＨ，アニールにより、
いずれの場合も問題のない特性を得ることができた。 この後、このＳｉ、Ｎ４膜９０上にｐｏｌｙ　Ｓｉ　　
（第２層目）を約０．３μｍ堆積した後、ホトエツチン
グ法により加工し、第２層（第２の）　ｐｏｌｙ　Ｓｉ
ゲート（第１１図（ト）９１）を形成する。引き続いて
、第２層ｐｏｌｙｓｉ　（９１）をマスクとして、１×
Ｉ　Ｑ　１６ｃｍ−”　、　９０　ＫｅＶ　でリンイオ
ンをシリコン基板内に打込みソース、ドレイン等のＮｍ
半導体領域（９２〜１００）を形成し、同時に第２Ｒ４
ｐｏｌｙ　Ｓｉ　９１にもリンをドーピングした。この
際、第１層のｐｏｌｙｓｉ　（８３、８４）は、すでに
リンがドープされ、結晶粒が増大しているため、リンイ
オンの打込みにより、第２膚ｐｏｌｙＳｉ下のＳｔ基板
表面に、リンが打込まれる危険があるが、上記したよう
に、第１Ｊ量ｐｏｌｙｓｉ上には、約１４０ｎｍのＳｉ
ｎ、膜８５，８６と、５０　ｎｍのＳｉ、Ｎ４膜９０が
形成されているため、この危険性は除かれる。 （財）次に、第２　Ｊ脅ｐｏｌｙ　Ｓｉ　９１の下に形
成されているＳｉ３Ｎ４膜（９０）をマスクとして第２
膚ｐｏｌｙＳｉ　　（９１，８４）をウェットな雰囲気
で例えば８５０℃１０分間選択酸化した後、この酸化膜
（１０２）をマスクとして、Ｓｉ３Ｎ４膜を選択的に除
去する。つまり、高濃度にドープされた第２層ｐｏｌｙ
ｓｉを上の酸化膜でＳｉ、Ｎ、エツチング液から保餓し
ている。この状態では、第２膚ｐｏｌｙＳｉ　ゲートと
ソース又はドレイン間の耐圧（ゲート耐圧）が悪いため
、この後、８５０℃、３０分間ウェット雰雰囲気中酸化
処理を行ない、第２膚ｐｏｌｙＳｉゲートのゲート耐圧
を向上させるとともに、第２Ｒｐｏｌｙｓｉ　（８３、
８４）ゲートの端部の形状を改善し、耐圧を向上させて
いる。この状態では、第１１図（財）に示すように、第
１膚ｐｏｌｙＳｉ層８３．８４上に、約０．：３４ｍの
Ｓ　ｉｏｎ膜８５．８６が、第２Ｒｐｏｌｙｓｉ層９１
およびソース、ドレインｎ＋拡散層上には約０．２μｍ
のＳｉｎ。 膜（１０２，１０４〜１１２）が形成されている。 上記したように、ポリシリコンの如き高温に耐える材料
をゲート電極として第１１図（Ｊ）（Ｋ）のようにＭＯ
８素子を形成したのち、低温酸化法によりこのゲート電
極に酸化膜を形成し、Ｓｉ基板（ウェル）上の薄いＳ　
ｉｏｎ膜を除去し、改めて基板上に８１０１膜を形成し
、その上にＳｔ、Ｎ、膜を設は更にその上に部分的にポ
リＳｉのゲート電極を形成し、上記５ｉｌＮ４膜をマス
クとしてポリＳｉゲート表面を酸化して酸化膜を形成し
、この酸化膜をマスクとして５ｉｌＮ４膜を除去して第
１１図Ｍに示す如きＭＮＯ８素子を形成するという方法
を採用することによって、ＭＯＳよりも後にＭＮＯ８素
子が形成されるためＭＮＯ８素子の特性の劣化が少なく
なる。又、選択酸化法を適用してＭＯＳ又はＭＮＯＳの
ゲートを酸化膜で覆うため層間耐圧又は眉間容量等で好
ましい特性をもったものが得られる。 このようにしてＭＮＯ８素子が形成されるが、第１１図
０及び（財）に対応してＭＮＯ８素子形成部及びＭＯ８
素子形成部を拡大断面図を用いて描くと第３０図乃至第
３３図のようになる。即ち、第３０図のように、１０　
ｎｍ以下という極めて薄いＳｉｎ、膜８８の上に被着形
成されたＳｉ、Ｎ４膜９０上に部分的にポリシリコン層
９１が形成され、このポリシリコン層をマスクとして基
板表面内にソース・ドレイン形成用不純物が導入され、
次いで第３１図に示すようにＳｉ、Ｎ４膜をマスクとし
てこのポリシリコン層９１０表面が酸化されその表面に
比較的厚い酸化膜（Ｓｉｎ、）　　１０２が形成される
。更に第３２図のように、この形成された酸化膜１０２
をマスクとしてＳｉ、Ｎ、膜９０が部分的にエツチング
除去される。この時薄いＳｉｎ。 膜８８も基板表面より除去されるが、第３３図に示すよ
うに酸化性雰囲気中で加熱処理して露出されたソース・
ドレイン領域の表面に酸化膜（Ｓｉｎ、）１０４．１０
５を形成する。ゲート電極材料とＳ　ｉ　、　Ｎ４膜エ
ツチング液（又はガス）の組み合せによっては、ゲート
電極もエツチングされるおそれがあるが、上記のように
ゲート電極をバターニングした後Ｓｉ３Ｎ４膜をマスク
として酸化しゲート電極を酸化膜で覆いこの酸化膜をマ
スクとしてＳＬ、Ｎ４膜をエツチングするので、ゲート
［極材料がＳｉ３Ｎ、エツチング液によってエッチされ
る場合にもこの方法で微細なゲート電極を保護すること
ができる。又、第３３図に示すようにポリシリコン層９
１上のＳ　ｉｏ、膜］０２とシリコン基板（ウェル）表
面に形成されるＳ　ｉＯ，膜１０４，１０５とでＳｉ３
Ｎ４　ｍ　９０が完全に覆われるので、このように十分
な酸化あ理を施こすことによって、所謂プロチクテッド
ゲート（ｐｒｏｔｅｃｔｅｄ　ｇａｔｅ）の構造を自己
整合的に形成することができるので、ＭＮＯ８素子のゲ
ート耐圧を向上することができ、又、寄生容量を小さく
することができる等の効果がある。 また、第３０図乃至第３３図より理解されるように、同
一半導体基板上にＭＮＯ３素子とＭＯ８素子との画素子
を形成し、ＭＮＯ８素子のゲート下にのみ５ｊｓＮ＋　
！Ａ９０を残すことにより、上記の如＜ＭＮＯ８素子の
ゲート耐圧を向上させるために行なう酸化処理で第３３
図に示すようにＭＯ８素子のゲート電極の端部も酸化さ
れ逆ひさし構造とすることができＭＯ８素子のゲート耐
圧をも向上せしめることができるので、結果として両タ
イプの素子のゲート耐圧を向上できる。 ■　次に、第１１図（財）の工程を終えたあとホトエツ
チング法により、第１１図軸のように上記の各酸化膜で
、後でその下のｎ＋層あるいはｐｏｌｙｓｉ層と電気的
な接続をとる必要がある場合、例えば（１０６，１１２
）および、ｐ型ウェルとコンタクトをとる必要のある所
定の部分例えば（１１０゜１１１）のＳ　ｉｏｎ膜をエ
ツチング除去する。この場合、約０．３μｍのＳｉｎ、
膜エツチングを行なうため、ｐ型ウェルとコンタクトを
とる部分の酸化膜は、一部エッチングされるだけで、約
０．３μｍのＳ　ｉｏ、膜が残っている。 ０　この後、上記工程で用いたホトレジスト膜を除去し
たのち、ＣＶＤ法により、Ｐｔｏｔａ度約１モルのフォ
スフオシリケードガラス（以下リンガラスと称す）２０
を堆積し、この後、Ｈ１雰囲気で、９００℃、２０分の
熱処理を行ない、リンガラスの緻密化、およびＭＮＯ８
素子の特性改善を行なう。 この後、上に記したようなｎ＋層、　ｐｏｌｙｓｉ　Ｈ
ａおよびｐ型ウェル層などと、電気的な接続をとる必要
がある領域上のリンガラスをホトエツチング法により除
去する。この際、光にあけた酸化膜の穴（１１４〜１１
８）と、このリンガラスの穴が少なくとも１部の領域を
共有するようにし、その部分のＳｉ基板表面、あるいは
ｐｏｌｙｓｉ表面を露出する。この状態では、ｐ型ウェ
ルとコンタクトをとる部分（１１６，１１７，６０）　
　には、光のエツチング時のオーバーエツチングにより
わずかに膜厚が減少するものの、依然として、約０．２
μｍ程度の５ｉｎ２膜が残っているため、さらに、ホト
エツチング法により、先にあけたリンガラスの穴の内側
にホトレジストの穴がくるようにして、残った約０．２
μｍのＳ　ｉＯ，膜をエツチング除去する。 リンガラスとＳｉｎ、膜の二層膜にコンタクト用の穴を
あける場合、リンガラスのエツチング速度が早＜Ｓｉｎ
、のエツチング速度が遅いため二層膜を一度に穴あけを
行なうと穴の寸法が大きくなったり、或いはホトレジス
トとリンガラスの密着性が悪くなる等加工上の問題があ
るが、上述の第１１図（へ）及び第１１図０の説明及び
部分拡大図第３４図乃至第３６図より判るように、先ず
基板表面上のＳ　ｉｏ、膜（１０５）にコンタクト用マ
スクを用いてエツチングにより穴あけ（１１９）を行な
い、この後リンガラス（１２０）を堆積させ、次に少な
くとも上記コンタクト用穴１１９の一部を共有する形で
リンガラス層１２０に穴あけを行ない孔部１２５を設け
るようにすることによって、紋穴あけが設計値に対して
より精度よく行なうことができる。なお、第３６図では
リンガラスの穴部１２５がＳ　ｉｏ、膜の穴部１１９よ
り少しずれた形態を図示しているが、アルミニクム等の
金桟配線の段切れを防止するためＫはＳ　ｉｏ、膜の穴
部１１９を全て更に望ましくはＳ　ｉｏｎ膜の端部表面
までも露出するようにリンガラスの穴部１２５を形成し
た方が望ましい。 ［Ｆ］　次に、上記で使用したホトレジストを除去した
のち、全面にｈｔ蒸着膜を約３００℃で形成する。膜厚
は約０．８μｍである。 次にホトエツチング法により、第１１図Ω）に示すよう
に上記Ａｔ膜に配線パターンを形成してアルミニウム電
極又は配線部１２１，１２２，１２３゜１２４を形成し
、ホトレジストを除去したのち、上記ＡＬとｎ”　ｔ　
ｐｏｌｙ　Ｓｉ　あるいはｐ型ウェルとのコンタクトを
確実にとるため、および表面準位を減少するため、Ｈ１
雰囲気で約４５０℃６０分の熱処理を行なう。 以上詳細に説明したん乃至［Ｆ］の工程を終ることによ
って、第１１図０に示すように、ゲート電極９１を有す
るＭＮＯ３素子、ゲート電極８３を有するエンハンスメ
ント型のＭＯ８素子、ゲート電極８４を有するデプリー
ション型のＭＯ８素子と共に、特別なホトマスクを増加
せずに半導体領域９７．１１．１からなるＮＰＮ型バイ
ポーラトランジスタを一枚の半導体基板１内及びその上
に形成することができる。なお、同図中１２１はＥＭＯ
８素子のソース又はドレイン電極を、１２２はバイポー
ラトランジスタのエミッタ電極を、１２３は同トランジ
スタのペース電極及びｐ型ウェル領域１１の電極を、１
２４は領域２２及び基板の電極を構成している。 第１５図は、リンガラス層を形成する前のメモリアレイ
の平面図を示し、第１６図は、アルミニウム配線を形成
した後のメモリアレイの平面図を示している。また第１
７図、第１８図及び第１９図は、それぞれ第１６図の平
面のＡ−Ａ視断面、Ｂ−Ｂ視断面及びＣ−Ｃ視断面を示
している。 メモリアレイは、ｎ型シリコン基板１上に形成されたＰ
型ウェル領域１０ａ上に形成されている。 第１５図において、メモリセルのＭＮ（’）Ｓ及びスイ
ッチ用ＭＩＳＦＥＴのソース領域、ドレイン領域及びチ
ャンネル領域とされる部分は一点＠線で区画されて示さ
れている。上記の一点鎖線で囲まれた区域ＣＨＩ　、Ｃ
Ｈ２以外のＰ型ウェル領域１０ａの表面には、厚いシリ
コン酸化膜６０が形成されている。 上記Ｐ型ウェル領域１０ａの表面には、シリコン酸化膜
を介して上記区域ＣＨＩ、ＣＨ２を横切る方向に、メモ
リセルのスイッチ用ＭＩＳＦＥＴのゲート電極とされか
つ第１のワード線とされる複数の多結晶シリコン層Ｗｌ
　１　、Ｗ２１　、Ｗ３１゜Ｗ４１が配置されている。 同様に、メモリセルのＭＮＯＳのゲート電極とされかつ
第２ワード塚とされる複数の多結晶シリコン層Ｗｌ　２
　、Ｗ２２　、Ｗ３２　、Ｗ４２が配置されている。 上記各多結晶シリコン層で覆われていない区域ＣＨＩ、
ＣＨ２におけるＰ型ウェル領域１０ａの表面には、前記
の第１１図をもって説明したような製法によりｎ型不純
物が導入され、ＭＮＯＳ及びスイッチ用ＭＩＳＦＥＴの
ソース及びドレイン領域とするためのｎ＋型領領域形成
されている。 区域ＣＨ２内において、ｎ＋型領領域９２ａ多結晶シリ
コンＭＷ１１　、Ｗｌ　２及びｎ＋型領領域９２ａ、第
１のメモリセルを構成する。丁なわち、ｎ＋型領領域９
２ａ、スイッチングＭＩＳＦＥＴのドレイン領域を構成
し、多結晶シリコン層Ｗｌｌはそのゲート電極を構成す
る。また、多結晶シリコン層Ｗ１２はＭＮＯＳのゲート
電極を構成し、ｎ　型領域９４ａはそのソース領域を構
成する。 上記区域ＣＨ２内において、上記第１のメモリセルに隣
接するｎ＋型領領域９２ｂ多結晶シリコン層Ｗ２１．Ｗ
２２及びｎ＋型領領域９４ｂ第２のメモリセルな構成す
る。すなわち、上記９２ｂ。 Ｗ２１．Ｗ２２及び９４ｂはそれぞれスイッチ用ＭＩＳ
ＦＥＴ１７）ドレイン領域、そのゲート電極、ＭＮＯＳ
のゲート電極及びそのソース領域を構成する。 同様忙、上記区域ＣＨ２内において、９４ｃ。 Ｗ３２．Ｗ３１，９２ｃは第３のメモリセルを構成し、
９２ｄ　、Ｗ４１　、Ｗ４２．９４ｄは第４のメモリセ
ルを構成している。 構成されている。 上記区域ＣＨ２内に形成された各メモリセルは、第１の
メモリセル列を構成し、同様に区域ＣＨ２内に形成さｈ
た各メモリセルは第２のメモリセル列を構成する。 第１ワード線としての多結晶シリコン層Ｗｌｌは、第１
５図のように、厚いシリコン酸化膜６０上において多結
晶シリコン層Ｗ１２の下を横切って延びる延長部分Ｗｌ
ｌａないしＷｌｌｃを持っている。 上記多結晶シリコン層Ｗ１２は、前記のように第２ワー
ド線を構成するので、記憶情報の１き込み時に＋２５Ｖ
のような高電圧を受けることになる。そのため、多結晶
シリコン層Ｗ１２の下のＰ型ウェル領域１０ａの表面に
寄生チャンネルが誘起されることが有る。多結晶シリコ
ン層Ｗｌｌは、第１ワード組を構成し、前記の＋５ｖの
ような低電圧系の信号を受ける。従って、上記多結晶シ
リア″ コンＩＱＷ１２の下のＰ型ウェル領域１０ａの表面に誘
起される上記寄生チャンネルは、上記多結晶クリ＝＋ｙ
＠Ｗ１１の延長部ＷｌｌａないしＷ　１１　ｃ下におい
てそれぞれ遮断されることになる。 その結果、区域ＣＨＩとＣＨ２とにおけるメモリセル相
互が、寄生チャンネルによって電気的に結合し、その結
果、選択すべきメモリセルに情報の書き込みが行なわれ
なくなるというような望ましくない動作を防ぐことがで
きる。 上記第１５図のメモリアレイの表面に、前記第１１図で
説明した製法によりリンガラス層１２０が形成され、次
いでこのリンガラス層１２０及びその下の酸化膜が選択
的に除去され、上記ｎ”！領域を露出する開孔ＣＮＴ１
ないしＣ５（第６図参照）が設けられる。 次いでアルミニウムの蒸着及びその選択エツチングが行
なわれ、第１６図のように、アルミニウム配線層ＥＤ】
、ＥＤ２　、ＤＩ及びＤ２が形成される。 上記配置ｒ！ＪＥＤ１は、それぞれ上記開孔ＣＮＴ１、
ＣＮＴ３及びＣＮＴ５において、第１ないし第４のメモ
リセルにおけるＭＮＯＳのソース領域としてのｎ＋＋域
９４ａ、９４ｂ、９４ｃ及び９４ｄ（第１５図参照）に
接触する。従って、この配回層ＥＤＩは、メモリアレイ
の基準電位線を構成する。 配線層Ｄ１は、それぞれ上記開孔ＣＮＴ２及びＣＮＴ４
において、第１ないし第４のメモリセルにおけるスイッ
チ用ＭＩＳＦＥＴのドレイン領域としてのｎ＋型領領域
９２ａ９２ｂ、９２ｃ及び９２ｄに接触する。従って、
この配線Ｄ１は、メモリアレイのデイジット＋ｉを構成
する。 同様に、配線層ＥＤ２．Ｃ２はそれぞれ他の基準電位機
、デイジット線を構成する。 上記のメモリアレイは、第１５図のように、同一メモリ
列内のメモリセルにおけるＭＮＯＳとスイッチング用Ｍ
Ｉ　５ＦＥＴとの配列を交互に反転させている。従って
、例えば９２ａと９２ｂ、９４ｂと９４ｃのように隣り
合うメモリセルのｎ＋型領領域共通化でき、それぞれの
メモリセルのためのｎ＋型領領域それぞれ独立に形成す
るような場合に比べて列方向の寸法を小さくすることが
できる。 また、第１６図のように、メモリセルな形成する区域Ｃ
ＨＩ、ＣＨ２上も配線領域となるようアルミニウム配線
層ＥＤＩ　、ＥＤ２　、ＤＩ　、Ｄ２を上記区域ＣＨＩ
、ＣＨ２が延びる方向に対し傾斜させているので、配線
領域を上記区域に対して独立に設定するような場合に比
べて行方向、すなわち、紙面の横方向の寸法を小さくす
ることができる。 加えて、基準電位線及びデイジット線としてｎ＋＋半導
体配線領域などの半導体を使用するのでなく図示のよう
にアルミニウム配線層を使用するので、その抵抗を充分
小さくできる。配線抵抗の減少により、上記のメモリア
レイは高速度で動作することができるようになる。 第２０図は、リンガラス層を形成する前の単位のＸデコ
ーダのパターンを示しており、第２１図は上記第２０図
に対応した部分のアルミニウム配線層を形成した後のパ
ターンを示している。 単位Ｘデコーダのそれぞれがメモリアレイのメモリセル
行と対応して設けられるので、単位Ｘデコーグのそれぞ
れは、上記メモリセル行のピッチを増加させないように
考慮される。そのために、特に制限されないが、以下説
明するように、第２０図、第２１図においては、２つの
単位Ｘデコーダの組合せが実質的に１つの単位とされる
。 第２０図において、Ｘデコーダは、ｎ型シリコン基板ｌ
上に形成されたＰ型ウェル領域１１上に形成される。各
ＭＩＳＦＥＴを形成するための領域は、同図において一
点鎖線で囲まれている。上記領域以外のＰ型ウェル領域
１１の表面は、前記と同様に厚いシリコン酸化膜６０が
形成されている。 上記シリコン酸化膜６０及び上記−点鎖線で囲まれた領
域上のゲート酸化膜上には、打点と実線との組合せで示
したようなパターンの第１層目の多結晶シリコン層Ｗｌ
　１　、Ｗ２１　、　ａＯ、ａＯ’ａｌ、ａｌ’が形成
されている。上記−点鎖線で囲まれた領域のうち、上記
多結晶シリコン層下以外において前記の第１１図の製法
によりｎ＋型領領域形成されている。 第２０図において、左下りの斜線の付けられた部分の多
結晶シリコン層の下には、エンハンスメント型ＭＩＳＦ
ＥＴのチャンネル領域が形成されることを意味しており
、左下り及び右下りの２つの斜線が組合されて付けられ
た部分の多結晶シリコン層の下には、デイプレッション
型ＭＩ　５ＦＥＴのチャンネル領域が形成されることを
意味している。 第２０図の紙面の上半分の部分においてｎ＋型領域ＶＣ
Ｃａと多結晶シリコン／ｄＷ１１とｎ＋型領域Ｗｌｌｂ
とによってデイプレッション型Ｍ工５ＦＥＴＱ３が構成
され、ｎ＋型領域’１Ｖ１１ｃと多結晶シリコン層ａＯ
’とｎ＋型領域ＧＮＤａとによってエンハンスメント型
ＭＩ　５ＦＥＴＱ４が構成され、ｎ＋型領域Ｗｌｌｃと
多結晶シリコン層ａｌ’とｎ”Ｗ領域ＧＮＤｂとによっ
てエンハンスメント型ＭＩＳＦＥＴＱ５が構成されてい
る。 第２０図の紙面の下半分の部分において同ｂ１なＭＩＳ
ＦＥＴＱ３’　　Ｑ４’及びＱ５’が構成される。 上記第２０図のデコーダの表面には第２１図のようにリ
ンガラス層１２０が形成され、次いでこのリンガラス層
及びその下の酸化膜に選択エツチングにより開孔が設け
られる。 アルミニウム蒸着及びその選択エツチングにより第２１
図のように各種のアルミニウム配線層が形成される。な
お、図において、上記リンガラス層及び酸化膜等の絶縁
膜に設けられた開孔がＸ印によって示されている。従っ
て上記Ｘ印部分において上記各アルミニウム配線層はそ
の下の多結晶シリコン層もしくは半導体領域に接触する
。 第２１図において、配線層Ｗｌｌａは、短絡用の記録層
であり、ＭＩＳＦＥＴＱ３　（第２０図参照）のゲート
％極としての多結晶シリコン／ＩＷＩＩとそのソース領
域及び前記ＭＩＳＦＥＴＱ４．Ｑ５の共通のドレイン領
域としてのｎ＋型領域Ｗｌｌｂとを短絡している。配線
層ｖＣＣは電源用の配線Ｊ−であり、ＭＩＳＦＥＴＱ３
及びＱ３′（第２０図参照）の共通ドレイン領域として
のｎ＋型領域ＶＣＣａに接触している。配線Ｊ＠ＧＮＤ
は接地用の配線層であり、ＭＩ　５ＦＥＴＱ４．Ｑ４’
の共通ソース領域としてのｎ＋型領域ＧＮＤａに接触し
ている。なお、第２０図のように、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
　ＴＱ５．Ｑ５’の共通ソース領域としてのｎ＋型領域
ＧＮＤｂは上記ｎ＋型領領域ＮＤａに連続している。 配ａｌＮｉａｏとａＯは、互いに逆相のアドレス信号を
受ける対の配線層であり、そのうちの選択された一方、
すなわち図示の場合ａＯが多結晶シリコン１０４　ａ　
Ｏ’に接触し、またａＯ〃に接触している。 同様に、配線層ａ１とａｌは互いに逆相の他のアドレス
信号を受ける対の配線層である。図示の場合、配線層ａ
１が多結晶シリコン層ａｌ’に接触し、配線層ａ１が多
結晶シリコンＭａｌ”Ｋ接触している。 以上のように、第１２図の上半分に前記第１図のＸデコ
ーダＸＤＩのような単位デコーダが構成され、下半分に
おいてＸＤ２のような他の単位デーコーダが構成されて
いる。 上記単位Ｘデコーダは、メモリセル行に対応して並べら
れる。従って配線層ＶＣＣ、ＧＮＤ　。 ａｏ、ａｏ、ａｌ、ａｌ等は複数の単位Ｘデコーダに共
通とされる。 第２２図人及び第２２図Ｂは、リンガラス層を形成する
前の単位の書き込み回路のパターンを示しており、第２
３図人及び第２３図Ｂはそれぞれ上記第２２図Ａ、！２
２図Ｂに対応した部分のアルミニウム配線層を形成した
後のパターンを示している。なお、パターンとしての第
２２図人の右端は第２２図Ｂの左端につながり、同様に
第２３図人の右端は第２３図Ｂの左端につながる。 上記第２２図Ａ、Ｂ、第２３図人、Ｂ、のパターンは前
記第２０図、第２１図と同じ標記法で示されている。 単位の書き込み回路は、前記Ｘデコーダと同様な理由に
より、その２つが４９的に１つの単位とされる。 厚いシリコン酸化膜６０を介してメモリアレイの多結晶
シリコン層Ｗｌｌ、Ｗ２１は、それぞれアルεニウム配
線層ＷＩＩＣ，Ｗ２１Ｃを介してＰ型ウェル領域１】に
形成されたＭＩＳＦＥＴＱｌ　５　、　Ｑｌ　５’のド
レイン領域Ｗｌｌｄ、Ｗ２１ｄに接触する。 なお、上記Ｐ型ウェル領域１０ｂには、図示のように消
去回路（第１図参照）からの信号が加えられるアルミニ
ウム配線層ｅが接触する。 上記ＭＩＳＦＥＴＱＩ　５　、Ｑｌ　６のゲートとして
の多結晶シリコン層Ｗｅには、制御線Ｗｅ（第１図参照
）の信号が加えられる。 第２ワード線としての多結晶シリコン層Ｗ１２゜Ｗ２２
は、それぞれアルミニウム配線層Ｗ１２ａ。 Ｗ２２ａを介して、二点鎖線で示されているＰ型ウェル
領域１１に形成されたＭＩ　５ＦＥＴＱＩ　６とＱｌ７
の共通ドレイン領域Ｗｌ　２ｂ、ＭＩＳＦＥＴＱ１６’
とＱ１７′との共通ドレイン領域Ｗ２２ｂに接触し、更
に、それぞれ多結晶シリコン層Ｗｌ　２ｃ　、Ｗ２２ｃ
に接触している。 上記ＭＩＳＦＥＴＱＩ　６　、Ｑｌ７　、Ｑｌ　６’Ｑ
１７′の共通ゲートとしての多結晶シリコン層ｖＣＣに
は＋５ｖの電源電圧が加えられる。 ＭＩＳＦＥＴＱｌ８とＱ１８′との共通ドレイン領域Ｇ
ＮＤａには、接地電位にされるアルミニウム配線層ＧＮ
Ｄが接触している。 多結晶シリコン層Ｗ１２ｃは、独立のＰ型ウェル領域１
１ｒに形成されたＭＩＳＦＥＴＱｌ９のゲート電極とさ
れており、アルミニウム配線層Ｗｌ　２ｄによって上記
ＭＩＳＦＥＴＱ１９のソース領域Ｗ１２ｅとＰ型ウェル
領域１１ｒとに接触している。 同様に、多結晶シリコンＪｔｌＷ２２ｃは、他の独立の
Ｐ型つェル領域ＩＩｓに形成されたＭＩ　５ＦＥＴＱＩ
　９’のゲート電極とされており、アルミニウム配＋Ｄ
Ｊ層Ｗ２２ｄによって上記ＭＩＳＦＥＴＱ１９′のソー
ス領域Ｗ２２ｅとＰ型りエル領域ＩＩｓとに接触してい
る。 上記ＭＩＳＦＥＴＱ１９とＱ１９′は前記第９図もしく
は第１１図で説明されたような溝造とされている。ｎ型
シリコン基板ｌ上に延長された上記ＭＩＳＦＥＴＱ１９
とＱｌ　９’　との共通ドレイン領域ＶＰＰａには、書
き込み及び消去法の高電圧が加えられるアルミニウム配
線Ｊ４　Ｖ　Ｐ　Ｐに接触している。 上記ＭＩ　５ＦＥＴＱＩ　５ないしＱｌ９によって、例
えば第１図の回路ＷＡＩが構成され、Ｑ１５′ないしＱ
ｌ　９’によって他の回路ＷＡ２が構成される。 第２２図Ａ、Ｂ、第２３図Ａ、Ｂの単位の書き込み回路
は前記のＸデコーダと同様ｒｃ、メモリセル行と対応し
て並べられる。 第２４図は、リンガラス層を形成する前のＹゲートのパ
ターンを示しており、第２５図は、アルミニウム配線層
を形成した後の上記第２４図に対応した部分のパターン
を示している。 共通デイジット線としての多結晶シリコン層ＣＤには、
単位ゲートを並列接続するためのアルミニウム配線層Ｃ
Ｄａが接触している。 上記アルミニウム配線層ＣＤａは、ＭＩＳＦＥＴＱＩＩ
とＱｌ３の共通ドレイン領域ＣＤｂＫ接触している。上
記ＭＩＳＦＥＴＱＩ　１　、Ｑｌ　３のゲート電極とし
ての多結晶シリコン層Ｙｌａ。 Ｙ２ａにはそれぞれＹデコーダＭＤＩ　、ＹＤ２（第１
図参照〕の出力を受けるアルミニウム配線層Ｙｌ、Ｙ２
が接触している。 ＭＩ　５ＦＥＴＱＩ　１のソース領域とＱｌ２のドレイ
ン領域は共通のｎ＋型領域Ｄｌｂとされ、同様にＭＩＳ
ＦＥＴＱｌ３のソース領域とＱｌ４のドレイン領域が共
通のｎ＋型領領域されている。 上記ＭＩＳＦＥＴＱＩ　２とＱｌ４のゲート電極として
の多結晶シリコン層ＶＣＣには、＋５Ｖのｆ！Ｌ源電圧
電圧給される。 ＭＩＳＦＥＴＱ１２のソース領域Ｄｌａには、デイジッ
ト線としてのアルミニウム配置＃Ｄ１が接触し、同様に
ＭＩＳＦＥＴＱ１４０ソース領域Ｄ２ａには、他のデイ
ジット線としてのアルミニウム配？＃ｊ層が接触してい
る。 第２６図人及び第２６図Ｂは、リンガラス層を形成する
前の書き込み禁止回路のパターンを示しており、第２７
図人及び第２７図Ｂは、アルミニウム配縁層が形成され
た後のそれぞれ上記第２６図人、第２６図Ｂに対応する
部分のパターンを示している。なお、パターンとして第
２６図人の下端が第２６図Ｂの上端につながり、同様に
第２７図人の下端が第２７図Ｂの上端につながる。 第６図のように、メモリアレイと書き込み禁止回路との
間に配線領域ＷＩＲが配置されるので、特に制限されな
いが、第１５図、第１６図で説明した基準電位線として
のアルミニウム配線層ＥＤ１、ＥＤ２は、各ＭＩＳＦＥ
Ｔの多結晶シリコン層と同時に形成された多結晶シリコ
ン層ＥＤ１ａ。 Ｅ　Ｄ　２　ａにそれぞれ接触させられる。上記配線領
域ＷＴＨにおいては、上記多結晶シリコンＷｔ　Ｅ　Ｄ
ｌａ、ＥＤｌａ上に酸化膜及びリンガラス層を介して各
種のアルミニウム配線層が形成される。 なお、上記第２６図Ａ、Ｂ、第２７図Ａ、Ｂは前記各図
と同じ標記法に従って示されている。従って、上記第２
６図Ａ、Ｂ、第２７図人、Ｂにおける書き込み禁止回路
の構成については説明を省略する。 この発明に従うと、第６図のように、メモリアレイをは
さんでデコーダと書き込み回路を配貨するので動作速度
、特に読み出し動作速度を大きくすることができるよう
になる。これに対し、デコーダと書き込み回路とをメモ
リアレイの片側に配置する場合、例えばデコーダからメ
モリセルへの配線が長くなり、また、メそリアレイの片
側に複数の回路を配置するので、半導体集積回路におい
て公知のような交差配線箇所が多くなってくることにな
る。その結果、メモリアレイに４１号を供給する配勝径
路の信号伝送特性が劣化し、動作速度が制限を受けるこ
とになる。 上記のように、メモリアレイをはさんでデコーダと書き
込み回路を配［する場合、単位のデコーダと書き込み回
路のピッチを比較的小さくできるので、メモリアレイの
大きさをこれらの回路で制限しなくてもよいようになる
。 またメモリアレイをはさんでゲートもしくはデコーダー
と書き込み禁止回路を配置するので、上記と同様な理由
で高速動作とすることができるようになる。 上記のように、メモリアレイをはさんでデコーダと書き
込み回路とを配置する構成もしくはメモリアレイをはさ
んでゲートもしくはデコーダと書き込み回路を配置する
構成は、書き込み回路もしくは書き込み禁止回路を使用
する他の種類の記憶装置に適用することができる。 この発明に従うと、前記のようにウェル領域を使用し、
このウェル領域を高耐圧回路のために有効に使用するこ
とができる。 前記第１図のエンハンスメントＷＭＩＳＦＥＴＱ３７な
いしＱ３９を直列接続した電圧分割回路において、ＭＩ
　５ＦＥＴＱ３７のドレインに最モ高い電圧が加わるの
で、このＭＩ　５ＦＥＴＱ３７が高電圧によって破壊さ
れると、この破壊されたＭＩＳＦＥＴＱ３７を介してＱ
３８に高電圧が加わることになる。その結果、直列接続
のＭＩ　５ＦＥＴが次々と破壊する。しかしながら、上
記の最も高い電圧が加わるＭＩ　５ＦＥＴＱ３７を前記
のようにウェル領域を利用した構造にすることにょって
高耐圧化すると、他のＭＩＳＦＥＴＱ３８ないしＱ３９
を普通の構造としても、上記のような破壊を防ぐことが
できる。上記のような電圧分割回路は、実施例の記憶回
路装置以外の他の回路装置に使用することができる。 同様に、第１図の消去回路、書き込み禁止電圧発生回路
のような回路は、他の用途に使用することができる。

【図面の簡単な説明】

第１図は半導体記憶回路の回路図、第２図、第３図及び
第４図は、第１図の回路の動作タイミングチャート図、
第５図は、半導体記憶回路のブロック図、第６図は、半
導体記憶回路装置の平面図、８ｇ７図は第６図の半導体
記憶回路装置を形成する半導体基板の平面図、第８図は
第７図のＡ−Ａ’部分の断面図、ｖＪＱ図は、ｋｉ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔを形成した半導体基板の断面図、第１
０図はバイポーラトランジスタを形成した半導体基板の
断面図、第１１図（にないしく０）＆−！、半導体記憶
回路装置の各製造Ｔ、程における半導体基板の断面図、
第１２図は、ＭＮＯＳの断面図、第１３図は第１２図の
ＭＮＯＳの特性曲線図、第１４図はメモリセルの等価回
路図、第１５図は、リンガラス層を形成する前のメモリ
アレイの平面図、第１６図はアルミニウム配線層を形成
した後のメモリアレイの平面図、第１７図、第１８図及
び第１９図はそれぞれ第１６図のＡ−Ａ’部分、Ｂ−Ｂ
’部分及びｃ−ｃ’部分の断面図、第２０図は、リンガ
ラス層を形成する前のＸデコーダの平面図、第２１図は
アルミニウム配線層を形成した後のＸデコーダの平面図
、第２２１１ｄＡ及び第２２図Ｂはリンガラス層を形成
する前の書き込み回路の平面図、第２３図人及び第２３
図Ｂはアルミニウム配置層を形成した後の８き込み回路
の平面図、第２４図は、リンガラス層を形成する前のＹ
ゲートの平面図、第２５図は、アルミニウム配線層を形
成した後のＹゲートの平面図、第２６図人及び第２６図
Ｂは、リンガラス層を形成する前の書き込み禁止回路の
平面図、第２す゛囚人及び第２７図Ｂは、アルミニウム
配線層２８図及び第２９図は５ｉ−８ｉＯ１界面におけ
る夫々リン、ポロン不純物の濃度分布を示す状態図、第
３０図乃至第３３図及び第３４図乃至第３６図は夫々半
導体装置要部の製造工程毎の断面図である。 ＭＡ・・・メモリアレイ、ＸＤ】、ＸＤ２・・・Ｘデコ
ーダ、ＹＧＯ・・・Ｙゲート、ＹＤＩ　、ＹＤ２・・・
Ｘデコーダ、ＷＡＩ、ＷＡ２・・・書き込み回路、ＩＨ
Ａｌ・・・書き込み禁止回路、Ｉ　ＨＡ　２・・・書き
込み禁止電圧発生回路、ＥＲ８・・・消去回路、ＣＲＬ
・・・制御回路、ＩＯ８・・・センス回路、ＩＯＲ・・
・出力バッファ回路、ＩＯＷ・・・データ入力回路、Ｂ
Ｏ〜ＢＩＯ・・・入力バッファ回路。 第２図 第３図 代理人　弁理士　　小　川　勝　男 ｔ／Ｑ 第 図 第 図 第 図 第 図 第 図 第 図 策 図 第 図 第 図 第１ 図 ５ν５ 第 図 第 ２２図Ｂ 第２３ 図８ 第 ２６図Ａ 第 ２７図八 りＺ 第２８ 図 第２９ 図 第 図 り３ 第 第３ 第 図 図 図 事件の表示 昭和６３年 特許願 第 １２１７０７号 発明の名称 半導体装置 補正をする者 事件との関係 名　　　　　称

Claims (1)

【特許請求の範囲】
1. １、半導体基板主表面にフィールド領域によって互いに
   区画され、かつ少なくとも１つの列に沿って配列された
   複数のアクティブ領域と、前記複数のアクティブ領域を
   横切って前記列と同じ方向に延在する第１の導体層とを
   具備し、前記第１の導体層は各前記アクティブ領域の部
   分においてゲート電極部を構成して成る半導体装置であ
   つて、前記第１の導体層に印加される電圧より低い電圧
   が与えられる第２の導体層を前記第１の導体層と並行し
   て延在せしめ、隣接するアクティブ領域間のフィールド
   領域部においてそれら隣接する２つのアクティブ領域間
   を分離するように前記第２の導体層から前記第１の導体
   層の下側に直交するように延長分岐部を形成せしめて成
   ることを特徴とする半導体装置。