CN102142425A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，可实现电子电路的小型化。MOS晶体管(20)具有形成为栅格状的栅电极(22)，被栅电极(22)包围的源区(23)及漏区(24)，沿栅电极(22)的栅格的一个方向配置且通过接触点连接源区(23)及漏区(24)的源极用金属布线(27)及漏极用金属布线(28)。源区(23)及漏区(24)分别被形成为在各金属布线的长度方向上具有长边的长方形状。源极用金属布线(27)及漏极用金属布线(28)在其长度方向上被形成为锯齿形状，分别与源极用接触点(25)及漏极用接触点(26)连接。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，特别地涉及一种具有源区及漏区夹持形成为栅格状的栅电极彼此相邻地配置的晶体管的半导体器件。
背景技术
已知过去为了提高每单位面积的栅宽度(GW)的效率，而将栅电极形成为栅格状的MOS晶体管(例如，参照非专利文献1)。将此MOS晶体管称为栅格状(方格花纹)晶体管。
图1示出现有的栅格状晶体管1的示意性平面结构。栅格状晶体管1包括：形成为栅格状的栅电极2、和被栅电极2包围的扩散区。为了提高电路的精细密度，扩散区采用正方形的形状。扩散区构成源区3或漏区4，源区3及漏区4夹持栅电极2彼此相邻地配置。在源区3及漏区4中分别形成用于连接到金属布线的源极用接触点5及漏极用接触点6。
非专利文献1：Alan Hastings(著)，“The Art of ANALOG LAYOUT”、pp416-417，Chapter12
在栅格状晶体管1中，所有的源区3及所有的漏区4分别连接在共同的电极上。在栅格状晶体管1中，在背栅扩散层上方的第一金属层中，各源极用接触点5被连接在沿栅电极2的栅格向一个方向延伸的源极用金属布线上，此外，各漏极用接触点6被连接在沿栅电极2的栅格向同方向延伸的漏极用金属布线上。在第一金属层中，交替地形成源极用金属布线和漏极用金属布线。在第一金属层的上方的第二金属层中，多个源极用金属布线被连接在共同的源电极上，同样地，多个漏极用金属布线被连接在共同的漏电极上。
图2示出第一金属层中的金属布线的示意性配置的一例。如图所示，沿栅电极2的栅格向同一个方向延伸形成了源极用金属布线7及漏极用金属布线8，它们分别被连接在源极用接触点5及漏极用接触点6上。再有，在图2中，在此俯视图中省略了连接在位于上侧及下侧的漏极用接触点6上的漏极用金属布线8的图示。
形成源极用金属布线7及漏极用金属布线8，使它们具有以覆盖向其长度方向延伸的栅电极2的上方的方式形成的细长的矩形区域、和为了与各扩散区的接触点连接而从细长矩形区域向宽度方向突出的凸区域。为此，如图所示，金属布线的宽度，在有凸区域的部位变粗、在无凸区域的部位变细。特别地，如果以最高的细密度形成扩散区，则存在由于布局上的制约而不能向斜方向引出布线的情况。如此，由于在长度方向中金属布线的宽度变化，而使得窄幅的区域中的寄生电阻增加。金属布线的金属电阻被附加在MOS晶体管的输入输出电阻上。由于寄生电阻的增加导致了在晶体管的导通电阻上附加了布线的寄生电阻这样的总的导通电阻的增大、驱动能力的损失，而不优选。过去，虽然栅格状晶体管通过提高每单位面积的栅宽度(GW)的效率，有目的地导入使电路规模小型化，使晶体管的导通电阻降低、使驱动能力提高，但如果由于其金属布线电阻的增大、而使总的导通电阻增大，就不得不失去原有的优点。
发明内容
鉴于这种状况而进行本发明，其目的在于提供一种降低金属布线的电阻的半导体器件。此外，本发明的目的在于实现电子电路的小型化。
为了解决上述课题，本发明的某一方式的半导体器件具有晶体管，该晶体管包括：形成为栅格状的栅电极，被栅电极包围的源区及漏区，和沿栅电极的栅格的一个方向配置且通过接触点与源区及漏区连接的金属布线；源区及漏区夹持栅电极相邻地配置；源区及漏区分别被形成为在金属布线的长度方向上具有长边的长方形状。
(发明效果)
根据本发明，可提供一种具有降低金属布线的电阻的MOS晶体管的半导体器件。此外，根据本发明，可实现电子电路的小型化。
附图说明
图1是表示现有的栅格状晶体管的示意性平面结构图。
图2是表示第一金属层中的金属布线的示意性配置的一例的图。
图3是表示本发明的实施方式的开关电路的结构图。
图4是表示本发明的实施方式的半导体器件的示意性平面结构图。
图5是表示构成源区或漏区的扩散区的平面结构图。
图6是表示MOS晶体管的第一金属层中的金属布线的示意性配置的一例的图。
图7是表示由A-A截取图6的MOS晶体管的一部分剖面的图。
图8是VBUS-SW的电路图。
图9(a)是表示配置了20个晶体管单元时的第一金属层的示意性平面结构图，(b)是表示第二金属层的示意性平面结构图。
图10是表示第三金属层的示意性平面结构图。
图11是AUDIO-SW的电路图。
图12是表示实施方式的半导体器件的示意性平面结构的变化例的图。
图13是表示MOS晶体管的第一金属层中的金属布线的示意性配置的变化例的图。
(符号说明)
20-MOS晶体管，22-栅电极，23-源区，24-漏区，25-源极用接触点，26-漏极用接触点，27-源极用金属布线，28-漏极用金属布线，40-第一金属层。
具体实施方式
图3示出本发明的实施方式的开关电路10的结构。开关电路10被搭载在便携式电话或PDA(个人数字助理，Personal Digital Assistant)等电子设备上。电子设备具有连接器16，在连接器16上连接有PC(个人计算机，Personal Computer)等外部设备、耳机等外围设备。在开关电路10中，共同输入输出部15连接在连接器16上，在与外部设备或外围设备之间进行输入输出的信号经过共同输入输出部15。开关电路10结构为至少包括：USB-SW11、AUDIO-SW12、UART-SW13及VBUS-SW14。
如果电子设备通过连接器16由USB(Universal Serial Bus)连接到外部设备上，则USB-SW11被导通，能进行USB信号的发送接收。此时，VBUS-SW14也被导通，经过USB提供的VBUS电源作为VBUSOUT被输出，并且内部电源生成电路17生成内部电源intVCC。此外，如果在连接器16上连接耳机，则AUDIO-SW12被导通，从耳机输出声音。此外，在UART(Universal Asynchronous Receiver Transmitter)信号的发送接收时，UART-SW13被导通。如此，开关电路10按照连接在连接器16上的设备，控制各开关的导通断开。
为了低损耗·低失真地通过高频的信号和输入电平小的模拟音频信号，而开关电路10优选尽力降低总的导通电阻(晶体管的导通电阻+布线的寄生电阻)。另一方面，为了USB-SW的宽带化，而优选实现共同输入输出部15的低容量化。虽然通常为了降低晶体管的导通电阻而需要增大栅宽度(GW)，但作为副作用，会导致寄生电容的增大。本发明者通过提高栅格状晶体管的每单位面积的栅宽度(GW)的效率，有助于电路规模的小型化，着眼于兼容导通电阻和寄生电容的降低，达到实现降低有关过去栅格状晶体管成为问题的金属布线电阻的布局。
图4示出了本发明的实施方式的半导体器件的示意性平面结构。本实施方式的半导体器件具有栅格状晶体管即MOS晶体管20。栅格状晶体管由于有效地增加了每单位面积的栅宽度(GW)，所以具有实现电路的小规模化的优点。
MOS晶体管20具有由多晶硅等形成为栅格状的栅电极22。具体地，栅电极22结构为具有空出规定的第一间隔a向第一个方向延伸的多个行，和空出规定的第二间隔b(＞a)向与第一个方向正交的第二方向延伸的多个行。被栅电极22包围的多个扩散区具有同一长方形的形状，构成源区23或漏区24。源区23及漏区24夹持栅电极22彼此相邻地配置。如果着眼于某一个源区23，则在夹持划分此区域的栅电极22在四个方向(前后左右)相邻的区域中，配置漏区24。同样地，如果着眼于某一个漏区24，则在夹持划分此区域的栅电极22相邻的四个方向的区域中，配置源区23。即，源区23及漏区24在基板上被配置为方格形状，源区23及漏区24分别在斜方向上连续。在源区23及漏区24中，分别形成用于与第一金属层的金属布线连接的源极用接触点25及漏极用接触点26。
图5示出构成源区23或漏区24的扩散区的平面结构。在本实施方式的MOS晶体管20中，扩散区被形成为长方形状。优选长边长度为b、短边长度为a时的长宽比(b/a)为1.2以上。优选将短边长度a设定为实质上与在使MOS晶体管20的细密度最高时可实现的扩散区的一边长度相等。源区23及漏区24分别被形成为在第一金属层的金属布线的长度方向上具有长边。
图6示出MOS晶体管20的第一金属层中的金属布线的示意性配置的一例。图7表示由A-A截取图6的MOS晶体管20的一部分剖面。首先，参照图7说明MOS晶体管20的结构。
在P型硅基板31的表面上形成背栅扩散层32。在背栅扩散层32的表层部，交替重复形成源区23及漏区24。在源区23及漏区24之间的沟道区上，隔着栅氧化膜33形成栅电极22。在第一金属层40中形成源极用金属布线27及漏极用金属布线28，源区23及漏区24分别通过源极用接触点25及漏极用接触点26连接在源极用金属布线27及漏极用金属布线28上。再有，省略栅电极22和第一金属层40之间的层间绝缘膜等的图示。
参照图6，沿栅电极22的栅格的一个方向配置源极用金属布线27及漏极用金属布线28，将它们分别连接在多个源极用接触点25及漏极用接触点26上。通过沿栅电极22的栅格的一个方向配置源极用金属布线27及漏极用金属布线28，就能使MOS晶体管20内的多个金属布线的长度实质上相等，如果与多个金属布线的长度不同的情形相比，则能使MOS晶体管20内的金属布线的寄生电阻分布固定。再有，在俯视图中，虽然在位于上侧和下侧的漏极用接触点26上未连接漏极用金属布线28，但在实际中，相对于它们也可以连接漏极用金属布线28。
源极用金属布线27及漏极用金属布线28在其长度方向上被形成为锯齿形状，分别连接在源极用接触点25及漏极用接触点26上。源极用金属布线27，被配置在向其长度方向延伸的1个栅行的上方，与形成在位于此栅行的两侧的源区23上的源极用接触点25连接。如此，通过将源极用金属布线27形成为锯齿形状，就能有效地连接夹持1个栅行锯齿状地配置的源极用接触点25。
同样地，漏极用金属布线28被配置在向其长度方向延伸的1个栅行的上方，与形成在位于此栅行的两侧的漏区24上的漏极用接触点26连接。如此，通过将漏极用金属布线28形成为锯齿形状，就能有效地连接夹持1个栅行锯齿状地配置的漏极用接触点26。
具体地，在第一金属层40中，源极用金属布线27重叠配置在向其长度方向延伸的栅行上。通过重叠配置源金属布线27以覆盖向一个方向延伸的栅电极22，就能提高源极用金属布线27的覆盖度，减小寄生电阻。多个源极用金属布线27在隔着层间绝缘膜形成在第一金属层40的上方的第二金属层中，被连接到共同的源电极上。此外，在第一金属层40中，漏极用金属布线28重叠配置在向其长度方向延伸的栅行上。通过重叠配置漏极用金属布线28以覆盖向一个方向延伸的栅电极22，就能提高漏极用金属布线28的覆盖度，减小寄生电阻。多个漏极用金属布线28在隔着层间绝缘膜形成在第一金属层40的上方的第二金属层中，被连接到共同的漏电极上。
源极用金属布线27在其长度方向中具有相同的宽度(正交于长度方向的方向的长度)。如果与图2所示的源极用金属布线7比较，由于以均一的宽度形成源极用金属布线27，所以能减小寄生电阻。同样地，漏极用金属布线28也在其长度方向中具有相同的宽度。如果与图2所示的漏极用金属布线28比较，由于以均一的宽度形成漏极用金属布线28，所以能减小寄生电阻。源极用金属布线27及漏极用金属布线28也可以具有同一形状，两者都可以以相等的宽度形成。
此外，优选源极用金属布线27及漏极用金属布线28在整个长度方向上彼此空出规定的间隔进行配置。优选源极用金属布线27及漏极用金属布线28在长度方向中维持规定的间隔，以尽可能粗的宽度形成。由此，能进一步降低布线的寄生电阻。
在图6中，示出了具有总数36的扩散区的MOS晶体管20的结构。MOS晶体管20的源区23及漏区24在第二金属层中分别被短路。再有，以栅格状晶体管即MOS晶体管20为单元进行多个组合，也能形成1个晶体管。如果将规定的规模的MOS晶体管20作为1个晶体管单元进行模块化，则通过二维地组合多个晶体管单元，就能缩短布线等，可实现晶体管的低容量化。
此情况下，如上所述，在1个晶体管单元(例如MOS晶体管20)中，多个源区23及漏区24分别由形成在第二金属层中的共同的源电极及漏电极连接。在由多个晶体管单元形成1个晶体管的情况下，或在第二金属层中连接各晶体管单元的源电极及漏电极，或在形成在第二金属层的上方的第三金属层中连接第二金属层中的各晶体管单元的源电极及漏电极。通过采取这样的结构，就能由多个晶体管单元形成1个MOS晶体管。
图8是VBUS-SW14的电路图。VBUS-SW14由晶体管TR1及晶体管TR2构成，两者的漏极相互连接。晶体管TR1及晶体管TR2分别由多个晶体管单元构成。
图9(a)示出配置20个晶体管单元100～119时的第一金属层的示意性平面结构。在此例中，晶体管TR1由10个晶体管单元100、101、102、103、104、105、106、107、108、109构成。此外，晶体管TR2由10个晶体管单元110、111、112、113、114、115、116、117、118、119构成。如图所示，在第一金属层中，构成晶体管TR1的晶体管单元的布线长度方向和构成晶体管TR2的晶体管单元的布线长度方向正交。
图9(b)示出第二金属层的示意性平面结构。在第二金属层中，晶体管单元100～119的漏极用金属布线共同连接在漏电极130上。
构成晶体管TR1的晶体管单元100～109的源极用金属布线连接在源电极120、121、122、123上。具体地，晶体管单元100～103的源极用金属布线连接在源电极120上，晶体管单元104～106的源极用金属布线连接在源电极121上，晶体管单元107～108的源极用金属布线连接在源电极122上，晶体管单元109的源极用金属布线连接在源电极123上。
构成晶体管TR2的晶体管单元110～119的源极用金属布线连接在源电极124、125、126、127上。具体地，晶体管单元110～113的源极用金属布线连接在源电极124上，晶体管单元114～116的源极用金属布线连接在源电极125上，晶体管单元117～118的源极用金属布线连接在源电极126上，晶体管单元119的源极用金属布线连接在源电极127上。
图10示出第三金属层的示意性平面结构。用一点划线划分的区域呈现VBUS-SW14的芯片形状。在VBUSOUT上连接源电极120～123，在VBUS上连接源电极124～127。此外，在VBUSMID上连接漏电极130。通过在芯片的角部配置作为向VBUS-SW14输入的VBUS、作为输出的VBUSOUT，就能降低输入输出中的布线电阻。
如上所述，通过二维地组合、连接多个晶体管单元100～119来构成VBUS-SW14。具体地，阶梯状地连接10个晶体管单元100～109构成晶体管TR1，阶梯状地连接10个晶体管单元110～119构成晶体管TR2，通过结合阶梯部分，构成1个晶体管开关。
另一方面，例如串联(一列)地一维地排列晶体管单元100～119也能构成VBUS-SW14。此情况下，第二金属层中的电极变长。为此，与二维地组合晶体管单元100～119的情形相比，1维连接时的寄生电容增大。因此，如上所述，通过二维地配置晶体管单元100～119就能构成降低了寄生电阻的VBUS-SW14。
下面，说明进一步实现开关电路10中的共同输入输出部15的低容量化的结构。
由于开关电路10通过高频USB信号，所以共同输入输出部15的寄生电容越低越好。但是，由于在共同输入输出部15连接多个开关，所以各开关中的电容成为共同输入输出部15的低容量化的障碍。特别地，AUDIO-SW12的寄生电容变大，通过降低其，就能大幅度地降低共同输入输出部15的寄生电容。
图11示出AUDIO-SW12的电路图。AUDIO-SW12具备在从端子16向共同输入输出部15输出声音时导通的晶体管TR3。
在现有的AUDIO-SW中，所有的电路元件可构成用最大的内部电源电压intVCC来工作。特别地，在与外部设备进行USB连接时提供VBUS作为内部电源电压intVCC、未进行USB连接时提供电池电压作为内部电源电压intVCC的电子设备中，必须利用可承受最大的内部电源电压intVCC的供给的电路元件。如果VBUS(5V)为最大的内部电源电压intVCC，则电路元件可使用5V耐压用的电路元件。基于这样的情况，在现有的AUDIO-SW中，在晶体管TR3中使用5V耐压用晶体管，因此，存在共同输入输出部15的寄生电容变大这样的问题。
因此，在本实施方式的AUDIO-SW12中，作为晶体管TR3使用比最大的内部电源电压intVCC(5V)更低的耐压用晶体管。例如，晶体管TR3使用3V耐压用晶体管。另一方面，在用于向晶体管TR3提供电压的电路元件、具体地晶体管TR4、TR5、和构成栅极控制电路18及基板电压控制电路19的晶体管中，使用5V耐压用的晶体管。通过设置晶体管TR5，使晶体管TR3的栅电压一直下降到3V以下。如此，通过形成使晶体管TR3的栅电压下降的电路元件，就能用栅氧化膜薄的低耐压用晶体管构成晶体管TR3，能实现共同输入输出部15的低容量化。
在上文中，根据实施例说明了本发明。此实施例是例示，本领域的技术人员应该可以理解在这些各构成要素和各处理工艺的组合中可进行各种变化例，此外，这些变化例也处于本发明的范围内。
图12示出实施方式的半导体器件的示意性平面结构的变化例。与图4比较，图12所示的MOS晶体管20，源区23及漏区24分别具有多个源极用接触点25及漏极用接触点26。构成栅电极22使其具有空出规定的第一间隔a向第一个方向延伸的多个行、和空出规定的第二间隔c(＞b)向与第一个方向正交的第二方向延伸的多个行。
通过在1个源区23及漏区24中形成多个源极用接触点25及漏极用接触点26，就能降低各个的接触点电阻。再有，在图12所示的例子中，虽然相对1个扩散区形成2个接触点，但不限于2个，也可以是3个，还可以是4个以上。
图13示出图12所示的MOS晶体管20的第一金属层中的金属布线的示意性配置的变化例。沿栅电极22的栅格的一个方向配置源极用金属布线27及漏极用金属布线28，将它们分别连接在多个源极用接触点25及漏极用接触点26上。在图12所示的MOS晶体管20中，虽然在1个扩散区形成多个接触点，但优选将此接触点沿金属布线延伸的方向配置在扩散区内。通过如此配置接触点，不会增加寄生电容，也能将金属布线有效地连接在接触点上。

Claims (4)

1.一种半导体器件，其特征在于，具有晶体管，该晶体管包括：形成为栅格状的栅电极，被上述栅电极包围的源区及漏区，及沿上述栅电极的栅格的一个方向配置且通过接触点与上述源区及上述漏区连接的金属布线；上述源区及上述漏区夹持上述栅电极相邻地配置；
上述源区及上述漏区分别被形成为在上述金属布线的长度方向上具有长边的长方形状。
2.根据权利要求1所述的半导体器件，其特征在于，
形成有与在上述源区形成的源极用接触点连接的源极用金属布线，和与在上述漏区形成的漏极用接触点连接的漏极用金属布线；
上述源极用金属布线及上述漏极用金属布线在其长度方向上被形成为锯齿形状，分别与上述源极用接触点及上述漏极用接触点连接。
3.根据权利要求2所述的半导体器件，其特征在于，
上述源极用金属布线及上述漏极用金属布线分别重叠、配置在向其长度方向延伸的上述栅电极上。
4.根据权利要求2或3所述的半导体器件，其特征在于，
上述源极用金属布线在其长度方向上具有相同的宽度，上述漏极用金属布线在其长度方向上具有相同的宽度。
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