JPH04109677A - Ｍｏｓトランジスター - Google Patents
ＭｏｓトランジスターInfo
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- JPH04109677A JPH04109677A JP22948390A JP22948390A JPH04109677A JP H04109677 A JPH04109677 A JP H04109677A JP 22948390 A JP22948390 A JP 22948390A JP 22948390 A JP22948390 A JP 22948390A JP H04109677 A JPH04109677 A JP H04109677A
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- 238000009792 diffusion process Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 3
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- 229920000742 Cotton Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ボルテージレギュレーター、モーター制御、
オーディオアンプなどのａ力投に用いられるＷ長の大き
いＭＯＳｌ−ランシスターに関する。
オーディオアンプなどのａ力投に用いられるＷ長の大き
いＭＯＳｌ−ランシスターに関する。
［発明の概要］
従来、０．１〜ＬＡ程度の大きな出力電流を取りだすＩ
Ｃでは、出力段のデバイスとしてバイポーラトランジス
ターが一般に用いられてきた。
Ｃでは、出力段のデバイスとしてバイポーラトランジス
ターが一般に用いられてきた。
しかし近年、チャネル長が拡散で制御でき、大電流駆動
に適するＤＭＯ５などの開発が進み、ＭＯＳトランジス
ターのもつ低消費電力という特長を生かし、大電流用の
デバイスとしてもＭＯＳトランジスターが使用されるよ
うになってきた。
に適するＤＭＯ５などの開発が進み、ＭＯＳトランジス
ターのもつ低消費電力という特長を生かし、大電流用の
デバイスとしてもＭＯＳトランジスターが使用されるよ
うになってきた。
方、ＭＯＳトランジスターのゲート電極形状は、従来第
３区に示すようなくし状のゲート電極が用いられてきた
。しかし、大電流出力用に１００００−２００００ ｕ
ｍ程度のＷ長の大きなＭＯＳトランジスターを設計す
る場合には、該出カドランシスターのサイズのＩＣチッ
プ全体のサイズに占める割合が非常に大きくなるため、
比カドランシスターの構造を、比較的小さいトランジス
ターサイズで大きなＷ長を得られるようにすることが、
ＩＣチップ全体のサイズを小さ（するために重要である
。そこで、横方向だけでなく、縦方向にもドレインとソ
ースが互い違いに並んだ格子状のゲート構造が開発され
た。格子状ゲート構造では、ソース及びドレインの各単
位セルの外周がすべてＷ長に寄与するので、くし状ゲー
ト構造にくらべ、同しトランジスターサイズでより大き
なＷ長が得られる。本発明は、格子状ゲート構造のＮ１
０Ｓトランジスターにおいて、ゲート電極上にケート電
極と複数個のコンタク［−をとる金属配線を配すること
により、ゲート電極の抵抗を小さくし、該ＭＯＳトラン
ジスターの動作スピードを速くするものである。
３区に示すようなくし状のゲート電極が用いられてきた
。しかし、大電流出力用に１００００−２００００ ｕ
ｍ程度のＷ長の大きなＭＯＳトランジスターを設計す
る場合には、該出カドランシスターのサイズのＩＣチッ
プ全体のサイズに占める割合が非常に大きくなるため、
比カドランシスターの構造を、比較的小さいトランジス
ターサイズで大きなＷ長を得られるようにすることが、
ＩＣチップ全体のサイズを小さ（するために重要である
。そこで、横方向だけでなく、縦方向にもドレインとソ
ースが互い違いに並んだ格子状のゲート構造が開発され
た。格子状ゲート構造では、ソース及びドレインの各単
位セルの外周がすべてＷ長に寄与するので、くし状ゲー
ト構造にくらべ、同しトランジスターサイズでより大き
なＷ長が得られる。本発明は、格子状ゲート構造のＮ１
０Ｓトランジスターにおいて、ゲート電極上にケート電
極と複数個のコンタク［−をとる金属配線を配すること
により、ゲート電極の抵抗を小さくし、該ＭＯＳトラン
ジスターの動作スピードを速くするものである。
［従来の技術］
格子状のゲート構造を有するＭＯ５Ｉ−ランシスターは
、従来、第２区に平面図を示すように、ゲート電極ｌＯ
、ドレイン１５、ソース１６、Ａジ配線１１．１２、コ
ンタクト１３．１４から構成される。ゲート電極１０上
には、長方形あるいは角を丸めた長方形の穴が格子状に
あけられており、ドレイン１５及びソース１６は、ゲー
ト電極１０をマスクにして前記長方形の穴を通して不純
物イオンをイオン注入法などにより拡散することにより
形成される。各々のドレイン１５及びソース１６の単位
セルは互い遣いに配置されているため、ドレイン１５の
単位セルを電気的に接続するＡ２配線１１とソース１６
の単位セルを電気的に接続するＡ９配線１２はゲート電
極１０上を蛇行している。また長方形のコンタクト１３
．１４の配置は、長方形の各辺が前記格子と平行になる
ように配置されていた。
、従来、第２区に平面図を示すように、ゲート電極ｌＯ
、ドレイン１５、ソース１６、Ａジ配線１１．１２、コ
ンタクト１３．１４から構成される。ゲート電極１０上
には、長方形あるいは角を丸めた長方形の穴が格子状に
あけられており、ドレイン１５及びソース１６は、ゲー
ト電極１０をマスクにして前記長方形の穴を通して不純
物イオンをイオン注入法などにより拡散することにより
形成される。各々のドレイン１５及びソース１６の単位
セルは互い遣いに配置されているため、ドレイン１５の
単位セルを電気的に接続するＡ２配線１１とソース１６
の単位セルを電気的に接続するＡ９配線１２はゲート電
極１０上を蛇行している。また長方形のコンタクト１３
．１４の配置は、長方形の各辺が前記格子と平行になる
ように配置されていた。
［発明が解決しようとする課題］
前記したように従来のＭＯＳ）−ランシスターでは、ド
レインＡｊ２＆＃ｉｌｌとソースＡβ配線１２がゲート
電極１０上で蛇行しているため、配線１１と配線１２の
間隔が部分的に狭く、配線１１と配線１２の間にゲート
電極１０とコンタクトをとる別のＡ２配線を配置できな
い、従って、ゲート１ｉ極ｌＯとＡＪ２配線の接続は、
ゲート電極の端部において、比較的少数のコンタクト２
５を介してＡＩ２配置配置２６と接続される。このため
、ゲート電極１０とＡＩ２配線２６のコンタクト面積が
小さいことによるコンタクト抵抗が大きいという問題や
、コンタクト２５から遠い単位セルではゲート抵抗が高
いという問題があった。ちなみに、−射的に、Ａｆｆか
らなる電極配線のシート抵抗が０．０１〜０，０５Ω／
口であるのに対し、ｐ。
レインＡｊ２＆＃ｉｌｌとソースＡβ配線１２がゲート
電極１０上で蛇行しているため、配線１１と配線１２の
間隔が部分的に狭く、配線１１と配線１２の間にゲート
電極１０とコンタクトをとる別のＡ２配線を配置できな
い、従って、ゲート１ｉ極ｌＯとＡＪ２配線の接続は、
ゲート電極の端部において、比較的少数のコンタクト２
５を介してＡＩ２配置配置２６と接続される。このため
、ゲート電極１０とＡＩ２配線２６のコンタクト面積が
小さいことによるコンタクト抵抗が大きいという問題や
、コンタクト２５から遠い単位セルではゲート抵抗が高
いという問題があった。ちなみに、−射的に、Ａｆｆか
らなる電極配線のシート抵抗が０．０１〜０，０５Ω／
口であるのに対し、ｐ。
Ｉ ｙ Ｓ ｉからなるゲート電極のシート抵抗は２０
〜５０Ω／口と高い。従って、ゲート容量の大きいＷの
大きなＭＯＳトランジスター、とりわけゲートとドレイ
ンの重なり容量の大きなりＭＯＳトランジスターでは、
ゲート抵抗が大きい場合に、トランジスターの動作速度
が遅くなるという問題があった。
〜５０Ω／口と高い。従って、ゲート容量の大きいＷの
大きなＭＯＳトランジスター、とりわけゲートとドレイ
ンの重なり容量の大きなりＭＯＳトランジスターでは、
ゲート抵抗が大きい場合に、トランジスターの動作速度
が遅くなるという問題があった。
〔課題を解決するための手段］
本発明のＭＯＳトランジスターでは、Ａ９配線の方向が
ソースまたはドレインの単位セルが並ぶ方向と平行にな
るように配線を行なった。また、長方形のコンタクトの
辺が該Ａ２配線と平行となるようにした。このためドレ
イン配線とソース配線が蛇行せず、配線間に十分な間隔
が得られ、ドレイン配線とソース配線の間に、ゲート電
極とコンタクトをとるゲート配線を配置することが可能
になった。
ソースまたはドレインの単位セルが並ぶ方向と平行にな
るように配線を行なった。また、長方形のコンタクトの
辺が該Ａ２配線と平行となるようにした。このためドレ
イン配線とソース配線が蛇行せず、配線間に十分な間隔
が得られ、ドレイン配線とソース配線の間に、ゲート電
極とコンタクトをとるゲート配線を配置することが可能
になった。
［作用］
ゲート電極を複数個のコンタクトを介しＡｆｆ配線と接
続することが可能となり、ゲート抵抗を低減できる。
続することが可能となり、ゲート抵抗を低減できる。
［実施例］
本発明のＭＯＳトランジスターの第１実施例について第
１図に示す平面図を用いて説明する。本発明のＭＯ５Ｉ
−ランシスターは、ゲート電極ｌ、複数個のドレイン８
、複数個のソース９、複数個のドレイン８を接続するＡ
Ｉ２配綿３、複数個のソース９を接続するＡｊ２配線４
、ゲート抵抗をさげるためゲート電極１と複数個のコン
タクトをとるＡＩ２配線２．及び各ドレイン、ソース、
ゲートとＡ℃配線を接続するコンタクト６．７．５から
構成される。ゲート電極ｌは、たとえばリンを高濃度に
含んだｐｏｌｙＳｉ薄膜を加工し、長方形または角を丸
めた長方形の開孔部を格子状に並べて形成される。ドレ
イン８及びソース９は、前記開孔部にゲート電極１をマ
スクにＰ型またはＮ型の不純物をたとえばイオン注入法
により拡散して形成する。しかる後に層間絶縁膜なゲー
ト電極ｌ上に形成し、該眉間絶縁膜を開孔して、コンタ
クト５，６．７を形成する。Ａ２配線２．３．４は該層
間絶縁膜上に形成される。第１図に示す実施例では隣り
あうソースとドレインの間隔が、横方向と縦方向で等し
くなっている。従ってドレイン及びソースの各々が並ぶ
方向は、ゲート電極１の格子方向に対し４５°傾いてい
る。Ａｊ２配緋２３．４はいずれも配線の方向がドレイ
ンまたはソースの並ぶ方向と平行であり、Ａｊ２配線は
従来のＭ ＯＳ トランジスターのように蛇行すること
がない。従って、Ａｊ２配線の最小線幅として同し値を
用いた場合に、本発明のＭＯ５Ｉ−ランシスターでは従
来法に＜弓ベドレイン／ｌ配線３とソース、Ａ ｇ！配
線４の間隔を広くすることができ、ゲート電極１とコン
タクトをとるゲートＡ２配線２を容易に配置することが
できる。また、コンタクト５．６．７は、コンタクトの
エツジとＡρ配線のエツジ間の距離が十分広くなり、マ
スクの合せずれに対する余裕度が大きくなるように、コ
ンタクトの辺（ＦＦｌ密にいえば、長辺）が、Ａｅ配線
の方向に平行になるように配置されている。
１図に示す平面図を用いて説明する。本発明のＭＯ５Ｉ
−ランシスターは、ゲート電極ｌ、複数個のドレイン８
、複数個のソース９、複数個のドレイン８を接続するＡ
Ｉ２配綿３、複数個のソース９を接続するＡｊ２配線４
、ゲート抵抗をさげるためゲート電極１と複数個のコン
タクトをとるＡＩ２配線２．及び各ドレイン、ソース、
ゲートとＡ℃配線を接続するコンタクト６．７．５から
構成される。ゲート電極ｌは、たとえばリンを高濃度に
含んだｐｏｌｙＳｉ薄膜を加工し、長方形または角を丸
めた長方形の開孔部を格子状に並べて形成される。ドレ
イン８及びソース９は、前記開孔部にゲート電極１をマ
スクにＰ型またはＮ型の不純物をたとえばイオン注入法
により拡散して形成する。しかる後に層間絶縁膜なゲー
ト電極ｌ上に形成し、該眉間絶縁膜を開孔して、コンタ
クト５，６．７を形成する。Ａ２配線２．３．４は該層
間絶縁膜上に形成される。第１図に示す実施例では隣り
あうソースとドレインの間隔が、横方向と縦方向で等し
くなっている。従ってドレイン及びソースの各々が並ぶ
方向は、ゲート電極１の格子方向に対し４５°傾いてい
る。Ａｊ２配緋２３．４はいずれも配線の方向がドレイ
ンまたはソースの並ぶ方向と平行であり、Ａｊ２配線は
従来のＭ ＯＳ トランジスターのように蛇行すること
がない。従って、Ａｊ２配線の最小線幅として同し値を
用いた場合に、本発明のＭＯ５Ｉ−ランシスターでは従
来法に＜弓ベドレイン／ｌ配線３とソース、Ａ ｇ！配
線４の間隔を広くすることができ、ゲート電極１とコン
タクトをとるゲートＡ２配線２を容易に配置することが
できる。また、コンタクト５．６．７は、コンタクトの
エツジとＡρ配線のエツジ間の距離が十分広くなり、マ
スクの合せずれに対する余裕度が大きくなるように、コ
ンタクトの辺（ＦＦｌ密にいえば、長辺）が、Ａｅ配線
の方向に平行になるように配置されている。
第４図は、本発明の第２実施例を説明するための平面図
である。本発明の第２実施例は、基本的に、本発明の第
１実施例の平面図を４５°回転した平面図である。ＩＣ
のレイアウト上、Ａｆ２配線を斜めに配線できない時に
は、ＭＯＳトランジスターの構造を第２実施例のように
形成すれば、本発明の効果が第１実施例と同様に得られ
ることは明らかである。
である。本発明の第２実施例は、基本的に、本発明の第
１実施例の平面図を４５°回転した平面図である。ＩＣ
のレイアウト上、Ａｆ２配線を斜めに配線できない時に
は、ＭＯＳトランジスターの構造を第２実施例のように
形成すれば、本発明の効果が第１実施例と同様に得られ
ることは明らかである。
〔発明の効果］
本発明のＭＯ５Ｉ−ランシスターでは、Ｗ長の大きい大
電流出力に適した格子状ゲート構造のＭＯＳトランジス
ターにおいて、ゲート抵抗を小さくできるので、該ＭＯ
５Ｉ−ランシスターの動作スピードを速めることが可能
である。
電流出力に適した格子状ゲート構造のＭＯＳトランジス
ターにおいて、ゲート抵抗を小さくできるので、該ＭＯ
５Ｉ−ランシスターの動作スピードを速めることが可能
である。
第１図は本発明のＭＯＳトランジスターの第１実施例の
平面図、第２図は従来のＭＯ５Ｉ−ランシスターの平面
図、第３図は従来のくし状ゲート電極をもつＭＯ５Ｉ−
ランシスターの平面図、第４図は本発明のＭＯ３Ｉ−ラ
ンシスターの第２実施例の平面図である。 １０．１７ ・ゲート電極 １８．２６・・ゲートＡ２配線 １１．１９・・ドレイン八２配線 １２．２０・・ソースＡｆｆＱｃ！ｌ１２１．２５・・
へ２−ゲートコンタクト１３．２２・・Ａ℃−ドレイン
コンタクト ７．１４．２３・・Ａｎ−ソースコンタクト８．１５．
２４・・ドレイン ９．１６．２５・・ソース 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助−４／
平面図、第２図は従来のＭＯ５Ｉ−ランシスターの平面
図、第３図は従来のくし状ゲート電極をもつＭＯ５Ｉ−
ランシスターの平面図、第４図は本発明のＭＯ３Ｉ−ラ
ンシスターの第２実施例の平面図である。 １０．１７ ・ゲート電極 １８．２６・・ゲートＡ２配線 １１．１９・・ドレイン八２配線 １２．２０・・ソースＡｆｆＱｃ！ｌ１２１．２５・・
へ２−ゲートコンタクト１３．２２・・Ａ℃−ドレイン
コンタクト ７．１４．２３・・Ａｎ−ソースコンタクト８．１５．
２４・・ドレイン ９．１６．２５・・ソース 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助−４／
Claims (5)
- （１）格子状のゲート電極により隔てられた複数個のソ
ース領域及び複数個のドレイン領域を有し、前記複数個
のソース領域と接続する金属配線と前記複数個のドレイ
ン領域と接続する金属配線の間に前記ゲート電極と複数
個のコンタクトを介して接続する金属配線を有すること
を特徴とするＭＯＳトランジスター。 - （２）前記複数個のソース領域と前記複数個のドレイン
領域の配置が、各ソース領域と各ドレイン領域が隣りあ
う配置となる第１項記載のＭＯＳトランジスター。 - （３）前記金属配線の方向が、前記各ソース領域または
前記各ドレイン領域が並ぶ方向に平行となる第１項記載
のＭＯＳトランジスター。 - （４）前記ゲート電極と前記金属配線間のコンタクト、
前記ソース領域と前記金属配線間のコンタクト、前記ド
レイン領域と前記金属配線間のコンタクトが、いずれも
長方形の平面形状を有し、かつ該長方形の辺の方向が、
前記金属配線の配置方向と平行である第１項記載のＭＯ
Ｓトランジスター。 - （５）チャネル長が拡散によって決定されることを特徴
とする第１項記載のＭＯＳトランジスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948390A JPH04109677A (ja) | 1990-08-29 | 1990-08-29 | Ｍｏｓトランジスター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948390A JPH04109677A (ja) | 1990-08-29 | 1990-08-29 | Ｍｏｓトランジスター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109677A true JPH04109677A (ja) | 1992-04-10 |
Family
ID=16892878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22948390A Pending JPH04109677A (ja) | 1990-08-29 | 1990-08-29 | Ｍｏｓトランジスター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109677A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0624909A3 (en) * | 1993-05-14 | 1995-09-20 | Siliconix Inc | Lateral MOSFET with contact structure. |
| EP0724293A3 (en) * | 1995-01-27 | 1996-08-14 | Motorola, Inc. | Gate compacting structure of power MOS transistor |
| CN102142425A (zh) * | 2010-01-29 | 2011-08-03 | 三洋电机株式会社 | 半导体器件 |
| US11069617B2 (en) | 2018-08-10 | 2021-07-20 | Toshiba Memory Corporation | Semiconductor device and nonvolatile memory |
-
1990
- 1990-08-29 JP JP22948390A patent/JPH04109677A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0624909A3 (en) * | 1993-05-14 | 1995-09-20 | Siliconix Inc | Lateral MOSFET with contact structure. |
| EP0724293A3 (en) * | 1995-01-27 | 1996-08-14 | Motorola, Inc. | Gate compacting structure of power MOS transistor |
| CN102142425A (zh) * | 2010-01-29 | 2011-08-03 | 三洋电机株式会社 | 半导体器件 |
| JP2011159755A (ja) * | 2010-01-29 | 2011-08-18 | Sanyo Electric Co Ltd | 半導体装置 |
| US11069617B2 (en) | 2018-08-10 | 2021-07-20 | Toshiba Memory Corporation | Semiconductor device and nonvolatile memory |
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