JPH0653510A - モノリシック半導体装置の電力段の終末部及び関連する製造過程 - Google Patents

モノリシック半導体装置の電力段の終末部及び関連する製造過程

Info

Publication number
JPH0653510A
JPH0653510A JP3150929A JP15092991A JPH0653510A JP H0653510 A JPH0653510 A JP H0653510A JP 3150929 A JP3150929 A JP 3150929A JP 15092991 A JP15092991 A JP 15092991A JP H0653510 A JPH0653510 A JP H0653510A
Authority
JP
Japan
Prior art keywords
region
power stage
control circuit
manufacturing process
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3150929A
Other languages
English (en)
Other versions
JP3002016B2 (ja
Inventor
Raffaele Zambrano
ザンブラーノ ラファエーレ
Antonio Grimaldi
グリマルディー アントニオ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
KONSORUTSUIO PERU LA RISERUKA SUULA MAIKUROERETSUTORONIKA NERU METSUTSUOJIORUNO
STMicroelectronics SRL
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Original Assignee
KONSORUTSUIO PERU LA RISERUKA SUULA MAIKUROERETSUTORONIKA NERU METSUTSUOJIORUNO
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
SGS Thomson Microelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by KONSORUTSUIO PERU LA RISERUKA SUULA MAIKUROERETSUTORONIKA NERU METSUTSUOJIORUNO, CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno, SGS Thomson Microelectronics SRL filed Critical KONSORUTSUIO PERU LA RISERUKA SUULA MAIKUROERETSUTORONIKA NERU METSUTSUOJIORUNO
Publication of JPH0653510A publication Critical patent/JPH0653510A/ja
Application granted granted Critical
Publication of JP3002016B2 publication Critical patent/JP3002016B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)

Abstract

(57)【要約】 【目的】 制御回路と電力段とが同一チップ内に組み込
まれた半導体装置において、特に電力段の直列抵抗と装
置の信頼性に妥協することなく、降伏電圧の最大化を図
る本体／ドレイン接合の終末部を形成することを目的と
する。 【構成】 電力段の下の埋め込みドレイン領域の適当な
レイアウトと組み合わせて、本体領域の周りに置かれ、
典型的な本体／ドレイン接合値よりも深い接合、従って
長い曲率半径を有する拡散された絶縁領域を用いること
によって、電力段の直列抵抗Ron とその装置の信頼性と
に妥協することなく、降伏電圧が最大化される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明の目的は、統合された制御
回路と同じチップ内に統合された１個又は複数個の垂直
電流ＭＯＳ電力トランジスタを含んでいるモノリシック
半導体装置の電力段の終末部に関するものであり、また
それに関連する製造過程に関するものである。
【０００２】
【従来の技術】同じチップ内での垂直電流ＭＯＳ電力ト
ランジスタと統合された制御回路との結合は、個別の成
分と比較して有利な、非常に簡潔で且つ効率のよい装置
を提供する。
【０００３】そのような装置を提供する際に繰り返され
る問題点は、降伏電圧の最大化であり、その降伏電圧は
電力段ドレイン領域における不純物濃度の減少関数であ
り且つ電力段の本体／ドレイン接合の曲率半径の増大関
数である。
【０００４】現在では、この問題点は、誘電体と金属と
の両方又はいずれか一方の電界板、浮遊リング、低不純
物濃度領域、その他のような、接合の適当な終末部によ
り解決されている。これらの技術の復習は、Rep. Prog.
Phys.の1982年第45巻 446〜450 頁に掲載されたA. Bli
cherによる"Physics of semiconductor devices"に見出
すことができる。
【０００５】これらの解決の限界は、本質的に、a) 終
末部領域が10μm よりも大きくさえも距離が延び、且つ
これが面積の相当な浪費を引き起こすこと、b) その他
の製造段階が製造過程に付加され、且つ装置のコストも
従って増大すること、及びc) 表面電界が、もし大きく
なければ、接合における電界と等しく、且つ従って構造
の信頼性が貧困（装置のパシベーションとカプセル化と
の両方またはいずれか一方が更に降伏電圧を低減する）
であること、である。
【０００６】
【発明が解決しようとする課題】本発明による電力段の
終末部は、上述の欠点を克服し、特に電力段の直列抵抗
Ron と装置の信頼性とに妥協することなく、降伏電圧を
最大化する。
【０００７】
【課題を解決するための手段】この目的のために、本発
明による電力段の終末部は本体領域の下に埋め込みドレ
イン領域を与え、− その本体領域はその本体領域の輪
郭に沿って、同じ導電型ではあるがもっと深い接合を有
する周辺絶縁領域と接しており、且つ− その埋め込み
ドレイン領域からの本体接合の最小距離が、前記周辺絶
縁領域の接合からの埋め込みドレイン領域の最小距離よ
り小さいか又は等しい、ことを特徴としている。
【０００８】関連する製造過程の本質的特徴は特許請求
の範囲に記載されている。
【０００９】
【実施例】以下に述べる説明と、既知の技術の例と本発
明の態様の制限されない例との添付の図面とにより、本
発明は更に明確にされるであろう。
【００１０】図１は制御回路と、同じチップ内にモノリ
シックな方法で統合された１個又は複数個の垂直電流Ｍ
ＯＳトランジスタとを含んでいる既知の半導体装置の可
能な構造を示している。簡単化のために、統合された制
御回路（低圧npn トランジスタ）の単一の構成成分と単
一のＭＯＳ電力トランジスタとが示してある。
【００１１】図１での種々の部分の意味は次の通りであ
る。 20：ＭＯＳトランジスタのドレイン電極 35：ＭＯＳトランジスタのソース電極 34：ゲート多結晶珪素 24, 28：絶縁領域 31：制御回路トランジスタのコレクタ 32：制御回路トランジスタのベース 33：制御回路トランジスタのエミッタ
【００１２】前記装置においては、降伏電圧は本体／ド
レイン接合の周辺に沿って取った本体／ドレイン接合の
曲率半径の最小値により制限され、その値は典型的には
大体３〜４μm の大きさである。
【００１３】本発明による電力段の終末部の可能な態様
の例は図５に図解されている。図５は、電力段の本体領
域へ同じ導電型ではあるがもっと深い接合を有する拡散
された絶縁領域９が「接着」され、且つ従って本体接合
より大きい曲率半径Xjを前記領域９の外側縁において有
し得ることを示している。
【００１４】その結果降伏電圧の増大は特に（例えばXj
＝３μm からXj＝12μm までとした場合には、２より大
きいか又は等しい係数により）著しい。
【００１５】図５は埋め込みドレイン領域６とこの絶縁
領域９との間の最小距離d1が、本体とドレインとの間に
横たわっている接合10からの前記埋め込みドレイン領域
６の最小距離d2よりも小さくないことを示している。
【００１６】降伏電圧が最小距離d1によってではなく最
小距離d2によって決定されることが望まれる場合には、
この条件は尊重されなくてはならない。
【００１７】さて、図５の構造に対する製造過程の例
を、図２，３及び４を参照して説明する。
【００１８】ｎ+ 型単結晶珪素の基板１上に、この基板
と同じ導電型を有する高い拡散係数不純物を図２の領域
２に対向して注入されている。それからｎ型層３のエピ
タキシャル成長と、電力段の抵抗Ron を低減するために
必要な、高不純物濃度を有する第１埋め込みドレイン領
域を構成するように設計されたｎ+ 型領域２の、先に注
入された不純物の拡散による形成とが続く。
【００１９】既知の技術によってそれから、ｎ型層３の
内側に延在し且つ制御回路の水平絶縁領域を構成するよ
うに設計されたＰ+ 型領域４が創造される（図２）。
【００２０】この点において、注入及び拡散過程によ
り、二つのｎ+ 型領域５と６とが設けられ、第１のその
ｎ+ 型領域の埋め込みコレクタ領域は領域４内に置かれ
て、制御回路トランジスタのコレクタ直列抵抗を低減す
るために必要であり、第２のそのｎ+ 型領域は（これも
電力段の抵抗Ron を低減するために有効であり且つ高不
純物濃度を有する第２埋め込みドレイン領域を構成する
ように設計された）図３に図解したように、領域２上に
置かれる。それから第２ｎ型エピタキシャル層７を成長
させ、引き続いて再び既知の技術により、Ｐ+ 型領域８
と９とが設けられる。このＰ+ 型領域８は各その他のも
のから、及び電力段から制御回路の構成要素を絶縁する
ために用いられ、一方Ｐ+ 型領域９は電力段の全周を既
定している（図４）。この点で、既知の技術による制御
回路（バイポーラとＭＯＳとの両方またはいずれか一
方）の実現、及び電力段構成要素（ＭＯＳ）の実現と、
特に領域15（本体）及び16（ソース）の実現と同時に、
低圧npn トランジスタの領域12（コレクタシンク）、13
（ベース）及び14（エミッタ）の実現とが続き、領域17
（ゲート）を創造するための多結晶珪素の堆積と、最後
にそのうちのソース接点18のみが図５に示されている接
点の開口とが続く。
【００２１】本体領域15の創造において、ＭＯＳ電力ト
ランジスタの本体／ドレイン接合10（図５参照）は、図
５の構造を得るように、上述のように領域９と接続する
ようにされねばならない。
【００２２】上述した過程は図１の既知の技術による装
置の製造に対して用いられる過程を超えてなんらの付加
的なコストをも生じない。
【００２３】全く、注入と拡散とが標準の過程から変更
されないばかりでなく、その他の過程も付加されないの
で、絶縁フォトマスクの異なるレイアウトを単純に配置
することで充分である。領域９により与えられる終末部
の長さは、絶縁領域の側面拡散と、それのフォトマスク
する開口、及び誤配置裕度との合計と等しく、それ故に
全体で20μm よりも小さい。
【００２４】既知の構造と異なって、本発明による構造
は電力段の抵抗Ron を変えることなく、動作電圧を最大
化することを許容することは注目される。
【００２５】多くの変形と修正との両方又はいずれか一
方が、それにより本発明の範囲を超えてしまうことな
く、本発明による過程内でなされ得ることは明確であ
る。例えば、領域２は欧州特許出願第91200853.9号公報
に記載された技術を用いて形成され得るし、あるいはそ
の装置が図６に例示したように中間電圧または高電圧で
動作するべき場合には、領域６の形成は省略することが
できる。
【００２６】本発明の基本概念を延長して、20〜25μm
より大きい値まで接合曲率半径を更に増加するために
（図７参照）、水平絶縁領域14は絶縁領域９に付加して
用いることができ、終末部に対するその他の構造に頼る
ことなく、数百ボルトより高い電圧でこの装置の動作を
許容することができる。
【００２７】この場合にも、水平絶縁フォトマスクのレ
イアウトを調節するだけで充分なので、この過程の付加
的コストは零である。
【００２８】図５と図６との周辺絶縁領域９と図７の絶
縁領域９と14とは、一般に数多くの基本的セルで作り上
げられる全体のＭＯＳ電力トランジスタの輪郭領域とし
て理解されるべきであることは注目される。
【００２９】それ故に、ＭＯＳトランジスタにより占有
される範囲の縁におけるそれらの基本的セルのみが、絶
縁領域９と接する本体領域を有し、単純化のために、Ｍ
ＯＳトランジスタの縁における基本的セルのみが図５、
６及び７に示してある。
【図面の簡単な説明】
【図１】図１は既知の技術による半導体装置の構造の一
例を示している。
【図２】図２は本発明による製造過程の一段階を示して
いる。
【図３】図３は本発明による製造過程の次の一段階を示
している。
【図４】図４は本発明による製造過程のその次の一段階
を示している。
【図５】図５は図２〜４の製造過程からできる半導体装
置を示している。
【図６】図６は本発明による電力段の態様のその他の構
造を示している。
【図７】図７は本発明による電力段の態様の更にその他
の構造を示している。
【符号の説明】
１ 基板 ２ ｎ+ 型領域 ３ ｎ型層 ４ ｐ+ 型領域 ５ ｎ+ 型領域 ６ ｎ+ 型領域（埋め込みドレイン領域） ７ 第２ｎ型エピタキシャル層 ８ ｐ+ 型領域 ９ ｐ+ 型領域（拡散された絶縁領域） 10 本体／ドレイン接合 12 コレクタシンク 13 ベース 14 エミッタ 15 本体 16 ソース 17 ゲート 18 ソース接点 20 ＭＯＳトランジスタのドレイン電極 24，28 絶縁領域 31 制御回路トランジスタのコレクタ 32 制御回路トランジスタのベース 33 制御回路トランジスタのエミッタ 34 ゲート多結晶珪素 35 ＭＯＳトランジスタのソース電極 d1, d2 最小距離
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591063888 コンソルツィオ ペル ラ リセルカ ス ーラ マイクロエレットロニカ ネル メ ッツォジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ ＲＩ ＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯＥＬ ＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥＺＺＯ ＧＩＯＲＮＯ イタリア国 カターニア 95121 カター ニアストラダーレ プリモソーレ 50 (72)発明者 ラファエーレ ザンブラーノ イタリア国 サレルノ 84085 メルカト サンセヴェリーノ ヴィア ジィオヴン ニ 23−26 (72)発明者 アントニオ グリマルディー イタリア国 ラグーサ 97018 シシリー ヴィア ジネヴーラ 20

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】統合された制御回路と、電力段の本体領域
    の下に位置決めされた高い不純物濃度を有する埋め込み
    ドレイン領域と同時に同じチップ内に組み込まれた１個
    又は複数個の垂直電流ＭＯＳ電力トランジスタと、を含
    んでいるモノリシック半導体装置の電力段の終末部にお
    いて、 − 本体領域（15）がその本体領域の輪郭に沿って同じ
    導電型ではあるがもっと深い接合を有する周辺絶縁領域
    （９）と接し、 − 下にある埋め込みドレイン領域（６）からの本体／
    ドレイン接合（10）の最小距離（d2）が、周辺絶縁領域
    （９）からの埋め込みドレイン領域（６）の最小距離
    （d1）より小さいか又は等しい、 ことを特徴とするモノリシック半導体装置の電力段の終
    末部。
  2. 【請求項２】統合された制御回路と、電力段の本体領域
    の下に位置決めされた高い不純物濃度を有する埋め込み
    ドレイン領域と同時に同じチップ内に組み込まれた１個
    又は複数個の垂直電流ＭＯＳ電力トランジスタと、を含
    んでいるモノリシック半導体装置の電力段を実現する製
    造過程であって、その製造過程の最初の工程が、 − そのチップの基板（１）上に堆積された第１エピタ
    キシャル層（３）内に基板の導電型と反対の導電型を有
    し且つ制御回路の水平絶縁領域を構成するように設計さ
    れた領域（４）を形成する工程、及び − 第２エピタキシャル層（７）を堆積する工程、 とを具えているモノリシック半導体装置の電力段を実現
    する製造過程において、 − エピタキシャル層（７）内に、基板の導電型と反対
    の導電型を有する領域（８）と（９）とを実現し、領域
    （８）は制御回路の水平絶縁領域（４）と接し、且つ領
    域（９）は電力段のために設計された領域を取り囲んで
    いる領域を構成するような方法で割り当てられ且つ形成
    される工程、及び − エピタキシャル層（７）内にＭＯＳ電力トランジス
    タの本体／ドレイン接合（10）が領域（９）と接し、且
    つ埋め込みドレイン領域と領域（９）との間の最小距離
    （d1）が上にある本体／ドレイン接合（10）からの前記
    埋め込みドレイン領域の最小距離（d2）より小さくない
    ような方法で制御回路と電力段との構成要素を実現する
    工程、 との、後に続く連続した工程を特徴とするモノリシック
    半導体装置の電力段を実現する製造過程。
  3. 【請求項３】統合された制御回路と、電力段の本体領域
    の下に位置決めされた高い不純物濃度を有する埋め込み
    ドレイン領域と同時に同じチップ内に組み込まれた１個
    又は複数個の垂直電流ＭＯＳ電力トランジスタと、を含
    んでいるモノリシック半導体装置の電力段を実現する製
    造過程であって、その製造過程の最初の工程が、 − そのチップの基板（１）上に堆積された第１エピタ
    キシャル層（３）内に基板の導電型と反対の導電型を有
    し且つ制御回路の水平絶縁領域を構成するように設計さ
    れた領域（４）を形成する工程、及び − 第２エピタキシャル層（７）を堆積する工程、 とを具えているモノリシック半導体装置の電力段を実現
    する製造過程において、 − エピタキシャル層（３）内で且つ領域（４）の形成
    と同時に、環状成長及び基板の導電型と反対の導電型を
    有し、且つ電力段のために予定された領域を取り囲んで
    いる領域を構成するような方法で割り当てられ且つ形成
    される領域（14）を実現する工程、 − エピタキシャル層（７）内に、基板の導電型と反対
    の導電型を有する領域（８）及び（９）を実現し、その
    領域（８）は制御回路の水平絶縁領域（４）と接してお
    り、その領域（９）は電力段のために設計された領域を
    取り囲み且つ前述の領域（14）と下で接するような方法
    で割り当てられ且つ形成される工程、 − エピタキシャル層（７）内に、制御回路と電力段と
    の構成要素をＭＯＳ電力トランジスタの本体／ドレイン
    接合（10）が領域（９）と接し、且つ埋め込みドレイン
    領域（２）と領域（９）及び（14）の全体との間の最小
    距離（d1）が上にある本体／ドレイン接合（10）からの
    前記埋め込みドレイン領域（２）の最小距離（d2）より
    も小さくないような方法で実現する工程、 との、後に続く連続した工程を特徴とするモノリシック
    半導体装置の電力段を実現する製造過程。
JP3150929A 1990-05-31 1991-05-28 モノリシック半導体装置の電力段の終末部及び関連する製造過程 Expired - Fee Related JP3002016B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT00661090A IT1244239B (it) 1990-05-31 1990-05-31 Terminazione dello stadio di potenza di un dispositivo monolitico a semicondutture e relativo processo di fabbricazione
IT6610A/90 1990-05-31

Publications (2)

Publication Number Publication Date
JPH0653510A true JPH0653510A (ja) 1994-02-25
JP3002016B2 JP3002016B2 (ja) 2000-01-24

Family

ID=11121378

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3150929A Expired - Fee Related JP3002016B2 (ja) 1990-05-31 1991-05-28 モノリシック半導体装置の電力段の終末部及び関連する製造過程

Country Status (5)

Country Link
US (1) US5317182A (ja)
EP (1) EP0459578B1 (ja)
JP (1) JP3002016B2 (ja)
DE (1) DE69124289T2 (ja)
IT (1) IT1244239B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012138396A (ja) * 2010-12-24 2012-07-19 Shindengen Electric Mfg Co Ltd 半導体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795597B2 (ja) * 1990-08-18 1995-10-11 三菱電機株式会社 サイリスタおよびその製造方法
DE69322963T2 (de) * 1993-09-17 1999-06-24 Cons Ric Microelettronica Eine integrierte Vorrichtung mit einem bipolaren Transistor und einem MOSFET Transistor in Emittorschaltungsanordnung
US5777362A (en) * 1995-06-07 1998-07-07 Harris Corporation High efficiency quasi-vertical DMOS in CMOS or BICMOS process
US5629543A (en) * 1995-08-21 1997-05-13 Siliconix Incorporated Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness
WO2000052750A2 (de) * 1999-03-04 2000-09-08 Infineon Technologies Ag Verfahren zur herstellung eines bodygebietes für eine vertikale mos-transistoranordnung mit verringertem spezifischem einschaltwiderstand
JP5048242B2 (ja) * 2005-11-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2480036A1 (fr) * 1980-04-04 1981-10-09 Thomson Csf Structure de dispositif a semi-conducteur a anneau de garde et a fonctionnement unipolaire
US4345265A (en) * 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
JPS57162359A (en) * 1981-03-30 1982-10-06 Toshiba Corp Semiconductor device
JPS58100460A (ja) * 1981-12-11 1983-06-15 Hitachi Ltd 縦形ｍｏｓ半導体装置
JPS63177566A (ja) * 1987-01-19 1988-07-21 Nec Corp 電界効果トランジスタ
JPS63198367A (ja) * 1987-02-13 1988-08-17 Toshiba Corp 半導体装置
DE3832750A1 (de) * 1988-09-27 1990-03-29 Asea Brown Boveri Leistungshalbleiterbauelement
IT1241050B (it) * 1990-04-20 1993-12-29 Cons Ric Microelettronica Processo di formazione di una regione sepolta di drain o di collettore in dispositivi monolitici a semiconduttore.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012138396A (ja) * 2010-12-24 2012-07-19 Shindengen Electric Mfg Co Ltd 半導体装置

Also Published As

Publication number Publication date
DE69124289T2 (de) 1997-06-19
US5317182A (en) 1994-05-31
IT1244239B (it) 1994-07-08
EP0459578A3 (en) 1992-07-08
IT9006610A0 (it) 1990-05-31
JP3002016B2 (ja) 2000-01-24
EP0459578A2 (en) 1991-12-04
DE69124289D1 (de) 1997-03-06
EP0459578B1 (en) 1997-01-22
IT9006610A1 (it) 1991-12-01

Similar Documents

Publication Publication Date Title
JP2842871B2 (ja) パワーｍｏｓトランジスタ構造
US4939099A (en) Process for fabricating isolated vertical bipolar and JFET transistors
US6365447B1 (en) High-voltage complementary bipolar and BiCMOS technology using double expitaxial growth
US6033947A (en) Driving circuit for electronic semiconductor devices including at least a power transistor
JPS63301545A (ja) 半導体集積回路装置の製造方法
JPH0653510A (ja) モノリシック半導体装置の電力段の終末部及び関連する製造過程
EP0453026B1 (en) Process for forming a buried drain or collector region in monolithic semiconductor devices
US5622876A (en) Method for making monolithic integrated bridge transistor circuit
US4160989A (en) Integrated circuit having complementary bipolar transistors
US4641172A (en) Buried PN junction isolation regions for high power semiconductor devices
US5254864A (en) Semiconductor device
US6043534A (en) High voltage semiconductor device
JP2001504275A (ja) 横型バイポーラ電界効果モード・ハイブリッド・トランジスタとその方法
EP0348626B1 (en) Process for fabricating isolated vertical bipolar and JFET transistors and corresponding IC
US4197147A (en) Method of manufacturing an integrated circuit including an analog circuit and an I2 L circuit utilizing staged diffusion techniques
JPH04225238A (ja) ラテラルトランジスタ及びそれを用いたカレントミラー回路
KR970009032B1 (ko) 전력용 반도체 장치 및 그 제조방법
JP4231658B2 (ja) 半導体装置およびその製造方法
JPS6140140B2 (ja)
JP4681090B2 (ja) 半導体装置の製造方法
JPH02232929A (ja) 埋込層を備えた半導体装置
JPS6132823B2 (ja)
JPS60144962A (ja) モノリシツク集積回路
JPS62214658A (ja) 半導体装置
JPS5851532A (ja) 半導体装置の製造法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees