DE69124289T2 - Monolithische Halbleiteranordnung und entsprechendes Herstellungsverfahren - Google Patents

Description

Gebiet der Erfindung
• Gegenstand der vorliegenden Erfindung ist der Abschluß der Leistungsstufe eines monolithischen Halbleiterbauelementes, das eine integrierte Steuerschaltung und einen oder mehrere Vertikal-Stromfluß-MOS-Leistungstransistoren enthält, die in demselben Chip integriert sind, und das zugehörige Herstellungsverfahren.
Hintergrund der Erfindung
• Die Vereinigung von Vertikal-Stromfluß-MOS-Leistungstransistoren und einer integrierten Steuerschaltung auf demselben Chip schafft ein sehr kompaktes und effizientes Bauelement, das vorteilhaft im Vergleich zu getrennten Komponenten ist.
• Ein wiederkehrendes Problem bei der Schaffung eines solchen Bauelementes ist die Maximierung der Durchbruchsspannung, welche eine abnehmende Funktion der Dotierstoffkonzentration in der Drainzone der Leistungsstufe und eine ansteigende Funktion des Krümmungsradius von deren Körper/Drain-Grenzschicht ist. Derzeit wird das Problem gelöst durch geeignete Abschlüsse der Grenzschicht wie zum Beispiel dielektrischer und/oder metallischer Feldplatten, potentialfreier Ringe, Bereiche geringer Dotierstoffkonzentration, usw. Eine Übersicht dieser Techniken findet sich in "Physics of semiconductor devices" von A. Blicher, Rep. Prog. Phys., Vol 45, 1982, Seiten 446-450.
• Die Grenzen dieser Lösungen sind im wesentlichen, a) daß sich die Abschlußzone über Weiten erstreckt, die noch größer sind als 100 Mikron, und dies eine beträchtliche Platzverschwendung bedeutet, b) daß dem Prozeß andere Herstellungsphasen hinzugefügt werden und dadurch die Kosten des Bauelementes erhöht werden und c) daß das elektrische Feld an der Oberfläche gleich dem elektrischen Feld an der Grenzschicht ist, wenn nicht sogar größer, und infolgedessen die Zuverlässigkeit der Struktur schlecht ist (der Prozeß der Passivierung und/oder Verkapselung des Bauelementes kann die Durchbruchsspannung weiter reduzieren).
Aufgaben der Erfindung
• Der Abschluß der Leistungsstufe gemäß der vorliegenden Erfindung überwindet die obigen Nachteile und führt insbesondere zur Maximierung der Durchbruchsspannung, ohne den Durchlaß- Serienwiderstand Ron der Leistungsstufe und die Zuverlässigkeit des Bauelementes zu beeinträchtigen.
Zusammenfassung der Erfindung
• Ein monolithisches Halbleiterbauelement gemäß der vorliegenden Erfindung ist im Patentanspruch 1 definiert. Ein Herstellungsverfahren für ein monolithisches Halbleiterbauelement ist im Patentanspruch 2 definiert.
Kurzbeschreibung der Zeichnungen
• Die Erfindung wird durch die nachstehende Beschreibung und die beigefügten Zeichnungen eines Beispiels des Standes der Technik und nicht als Einschränkung gedachter Ausführungsbeispiele der Erfindung weiter verdeutlicht. In den Zeichnungen zeigen:
• FIG. 1 ein Beispiel der Struktur eines Halbleiterbauelementes gemäß dem Stand der Technik;
• FIGUREN 2-4 Phasen eines Verfahrens gemäß der Erfindung;
• FIG. 5 das sich aus dem Verfahren nach den FIGUREN 2-4 ergebende Halbleiterbauelement und
• FIGUREN 6-7 Strukturen anderer Ausführungsbeispiele der Leistungsstufe gemäß der Erfindung.
Spezielle Beschreibung
• Die FIG. 1 zeigt eine mögliche Struktur eines bekannten Halbleiterbauelementes, das eine Steuerschaltung und einen oder mehrere Vertikal-Stromfluß-MOS-Transistoren enthält, die in einer monolithischen Weise in demselben Chip integriert sind. Zur Vereinfachung ist nur eine Komponente der integrierten Steuerschaltung (ein npn-Niederspannungstransistor) und nur ein MOS-Leistungstransistor gezeigt.
• In dieser FIGUR sind die Bedeutungen der verschiedenen Teile folgendermaßen:
• 20, 35: Drain- und Sourceelektroden des MOS-Transistors;
• 34: polykristallines Silizium für Gate-Funktion;
• 24, 28: Isolationszonen;
• 31, 32, 33: Kollektor, Basis und Emitter des Transistors der Steuerschaltung.
• In diesem Bauelement ist die Durchbruchsspannung begrenzt durch die Mindestwerte, die der Krümmungsradius der Körper/- Drain-Grenzschicht entlang ihres Umfangs annimmt, wobei diese Werte typischerweise in der Größenordnung von 3 bis 4 Mikron liegen.
• Ein Beispiel einer möglichen Ausführungsform eines Leistungsstufen-Abschlusses gemäß der vorliegenden Erfindung ist in FIG. 5 dargestellt. Diese FIGUR zeigt, daß an die Körperzone 15 der Leistungsstufe eine diffundierte Isolationszone 9 vom selben Leitfähigkeitstyp "geschweißt" ist, jedoch mit tiefergehender Grenzschicht und somit größerem Krümmungsradius Xj als ihn die Körper-Grenzschicht an den Rändern ohne den besagten Bereich 9 hätte.
• Die resultierende Erhöhung in der Durchbruchsspannung ist in besonderem Maße beeinflußbar (um einen Faktor von mehr als oder gleich 2, wenn man zum Beispiel von Xj = 3 Mikron auf Xj = 12 Mikron geht).
• Dieselbe FIGUR zeigt, daß der Mindestabstand d1 zwischen der verdeckten Drainzone 6 und der Zone 9 nicht kleiner ist als der Mindestabstand d2 der besagten verdeckten Zone 6 von der darüberliegenden Grenzschicht 10 zwischen Körper und Drain. Diese Bedingung muß respektiert werden, wenn gewünscht wird, die Durchbruchsspannung durch d2 und nicht durch d1 zu bestimmen. Es sei nun anhand der FIGUREN 2, 3 und 4 ein Beispiel eines Herstellungsverfahrens für die Struktur nach FIG. 5 beschrieben.
• Auf einem Substrat 1 aus monokristallinem Silizium vom n&spplus;-Typ wird gegenüber der Zone 2 der FIG. 2 ein Dotierstoff mit hohem Diffusionskoeffizienten implantiert, der vom selben Leitfähig keitstyp wie das Substrat ist. Dann folgt epitaxiales Aufwachsen der n-leitenden Schicht 3 und, durch Diffusion des zuvor implantierten Dotierstoffes, Bildung der n&spplus;-leitenden Zone 2, die dazu ausgelegt ist, eine erste verdeckte Drainzone mit hoher Dotierstoffkonzentration darzustellen, was notwendig zum Reduzieren des Ron der Leistungsstufe ist.
• Durch bekannte Technik wird dann eine p&spplus;-leitende Zone 4 geschaffen, die sich im Inneren der Schicht 3 bildet und ausgelegt ist, die horizontale Isolationszone der Steuerschaltung (FIG. 2) darzustellen.
• An diesem Punkt werden durch Implantierungs- und Diffundierungsverfahren zwei n&spplus;-leitende Zonen 5 und 6 vorgesehen, deren erste, eine verdeckte Kollektorzone, in der Zone 4 liegt und notwendig zum Reduzieren des Kollektorserienwiderstandes der Steuerschaltungs-Transistoren ist und deren zweite (ebenfalls nutzbringend zum Reduzieren des Ron der Leistungsstufe und dazu ausgelegt, eine zweite verdeckte Drainzone mit hoher Dotierstoffkonzentration darzustellen) über der Zone 2 liegt, wie in FIG. 3 dargestellt. Dann erfolgt das Aufwachsen einer zweiten n-leitenden Epitaxialschicht 7, und anschließend werden, wiederum durch bekannte Technik, p&spplus;-leitende Zonen 8 und 9 vorgesehen. Die Zonen 8 werden verwendet, um die Komponenten der Steuerschaltung voneinander und von der Leistungsstufe zu isolieren, während die Zonen 9 den Umf angsrand der Leistungsstufe definieren (FIG. 4). An diesem Punkt folgt, durch bekannte Techniken, die Realisierung der Steuerschaltungs-Komponenten (bipolar und/oder MOS) und der Leistungsstufen-Komponenten (MOS), und im einzelnen die Realisierung der Zonen 12 (Kollektorsenke), 13 (Basis) und 14 (Emitter) des npn-Niederspannungstransistors sowie die Realisierung der Zonen 15 (Körper) und 16 (Source), die Ablagerung polykristallinen Siliziums zur Schaffung der Zone 17 (Gate) und schließlich das Offenlegen der Kontakte, von denen nur der Sourcekontakt 18 in der FIG. 5 gezeigt ist.
• Bei der Schaffung der Körperzone 15 muß dafür gesorgt werden, daß die Körper/Drain-Grenzschicht 10 (siehe FIG. 5) des MOS- Leistungstransistors mit der oben beschriebenen Zone 9 verbunden wird, um so die Struktur nach FIG. 5 zu erhalten.
• Das beschriebene Verfahren verursacht keine zusätzlichen Kosten gegenüber dem Verfahren, wie es zum Herstellen eines Bauelementes gemäß dem Stand der Technik nach FIG. 1 angewandt wird.
• In der Tat genügt es, einfach nur für ein anderes Layout der Fotomaskierung für die Isolation zu sorgen, weil die Implantierung und Diffundierung gegenüber dem Standardverfahren nicht geändert werden und auch keine anderen Phasen hinzugefügt werden. Die Länge des durch die Zone 9 gebildeten Abschlusses ist gleich der Summe der Seitendiffusion der Isolationszone, ihrer fotomaskierenden Öffnung und der Fehlausrichtungs-Toleranz und somit kleiner als insgesamt 20 Mikron.
• Es sei bemerkt, daß anders als bei bekannten Strukturen die Struktur nach der vorliegenden Erfindung eine Optimierung der Betriebsspannung erlaubt, ohne den Ron der Leistungsstufe zu ändern.
• Es ist klar, daß das Verfahren nach der vorliegenden Erfindung in zahlreichen Varianten und/oder Abänderungen durchgeführt werden kann, ohne den Bereich der Erfindung zu verlassen. Beispielsweise kann die Zone 2 unter Anwendung von Techniken gebildet werden, wie sie in der Europäischen Patentanmeldung Nr. 91 200 853.9 beschrieben sind, die als EP-A-0453026 veröffentlicht ist und unter Art. 54(3) EPÜ fällt, oder die Bildung der Zone 6 kann weggelassen werden, falls das Bauelement auf mittlerer oder hoher Spannung betrieben werden soll, wie in FIG. 6 exemplifiziert.
• In Ausweitung des Grundkonzeptes der vorliegenden Erfindung kann zusätzlich zu den Isolationszonen 9 die Horizontal-Isolationszone 19 verwendet werden, um den Krümmungsradius der Grenzschicht weiter bis auf Werte zu erhöhen, die größer sind als 20-25 Mikron (siehe FIG. 7), und dadurch einen Betrieb des Bauelementes auf Spannungen zu erlauben, die höher als einige hundert Volt sind, ohne auf andere Strukturen für den Abschluß zurückgreifen zu müssen.
• Auch in diesem Fall sind die zusätzlichen Kosten des Verfahrens gleich Null, weil es genügt, das Layout der Fotomaskierung für die Horizontal-Isolation entsprechend anzupassen.
• Es sei erwähnt, daß die periphere Isolationszone 9 der FIGUREN 5 und 6 und die Isolationszonen 9 und 19 der FIG. 7 zu verstehen sind als Konturzonen des gesamten MOS-Leistungstransistors, der im allgemeinen aus mehreren Elementarzellen besteht.
• Deswegen haben nur diejenigen Elementarzellen, die an den Rändern des vom MOS belegten Bereichs liegen, Körperzonen, die an die Isolationszone 9 grenzen; aus Gründen der Einfachheit sind in den FIGUREN 5, 6 und 7 nur die Elementarzellen am Rand des MOS-Transistors gezeigt.

Claims (3)

1. Monolithisches Halbleiterbauelement mit einer integrierten Steuerschaltung und mindestens einem Vertikal-Stromfluß-MOS-Leistungstransistor, der in demselben Chip integriert ist wie eine überdeckte Drainzone, welche in einer Drainzone relativ höherer Dotierstoffkonzentration, verglichen mit der Drainzone, überdeckt angeordnet ist, wobei der MOS-Transistor aus einer Anzahl von Elementarzellen aufgebaut ist, die einen Bereich auf dem Chip einnehmen, und die verdeckte Drainzone unterhalb der Körperzonen dieser Elementarzellen gelegen ist, wobei

- die Körperzone (15) jeder an den Rändern des Bereichs gelegenen Elementarzelle an eine den Bereich umgebende Umfangsisolationszone (9) angrenzt und vom gleichen Leitungstyp wie diese Umfangsisolationszone ist,

- die Grenzschicht der Umfangsisolationszone tiefer als die Grenzschicht der Körperzone jeder Elementarzelle ist,

- die minimale Distanz (d2) der Körper/Drain-Grenzschicht (10) jeder Elementarzelle von der darunterliegenden überdeckten Drainzone (6) kleiner oder gleich der minimalen Distanz (d1) der verdeckten Drainzone (6) von der Umfangsisolationszone (9) ist.

2. Herstellungsverfahren für ein monolithisches Halbleiterbauelement nach Anspruch 1 mit den Schritten:

- in einer ersten epitaktischen Schicht (3), die auf dem Substrat (1) des Chips abgelagert ist, wird eine erste Zone (4) mit einem gegenüber dem Substrat entgegengesetzten Leitungstyp so ausgebildet, daß sie die horizontale Isolationszone der Steuerschaltung darstellt,

- es wird eine zweite epitaktische Schicht (7) abgelagert,

- in der zweiten epitaktischen Schicht (7) wird eine zweite Zone und eine Umfangsisolationszone (8,9) vom entgegengesetzten Leitungstyp wie das Substrat ausgebildet, wobei die zweite Zone (8) an die horizontale Isolationszone (4) der Steuerschaltung und die Umfangsisolationszone (9) angrenzt und in solcher Weise zugeordnet und geformt ist, daß sie eine den Bereich umgebende Umfangsisolationszone darstellt, und

- in der zweiten epitaktischen Schicht (7) werden die Komponenten der Steuerschaltung und die Elementarzellen des MOS- Transistors derart realisiert, daß

- die Körperzone (15) jeder an den Rändern des Bereichs liegenden Elementarzone an die Umfangsisolationszone (9) angrenzt,

- die Grenzschicht der Umfangsisolationszone (9) tiefer als die Grenzschicht der Körperzone jeder Elementarzelle ist,

- die minimale Distanz (d2) der Körper/Drain-Grenzschicht (10) jeder Elementarzelle von der darunterliegenden überdeckten Drainzone (6) kleiner oder gleich der minimalen Distanz (d1) der verdeckten Zone (6) von der Umfangsisolationszone (9) ist.

3. Herstellungsverfahren nach Anspruch 2 mit den Schritten:

- gleichzeitig mit der Bildung der Zone (4) wird in der ersten epitaktischen Schicht (3) eine vierte Zone (19) ausgebildet, die kreisförmig ist und den entgegengesetzten Leitungstyp wie das Substrat hat und derart zugeordnet und geformt ist, daß sie eine Zone bildet, welche den für die Elementarzellen des MOS-Transistors reservierten Bereich umgibt,

- die Umfangsisolationszone (9) wird so zugeordnet und geformt, daß sie unten an die vierte Zone (19) angrenzt,

- die Elementarzellen des MOS-Transistors werden in der zweiten epitaktischen Schicht (7) derart ausgebildet, daß die minimale Distanz (d1) zwischen der verdeckten Drainzone (2) und der Gesamtheit der Umfangsisolationszone und der vierten Zone (9,19) nicht größer als die minimale Distanz (d2) der verdeckten Drainzone (2) von den darüberliegenden Grenzschichten (10) zwischen Körper- und Drainzonen jeder Elementarzelle ist.