JPS5851532A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS5851532A JPS5851532A JP14947581A JP14947581A JPS5851532A JP S5851532 A JPS5851532 A JP S5851532A JP 14947581 A JP14947581 A JP 14947581A JP 14947581 A JP14947581 A JP 14947581A JP S5851532 A JPS5851532 A JP S5851532A
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- Japan
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- mask
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高耐圧半導体装置の製造法に関する。
バイポーラ形亭導体集積同−装置（ＩＣ）略において、
−一の半導体基体（チップ）内の一部で高耐圧の半導体
素子を形成したい場合、又は素子の形成されるエピタキ
シャル半導体層の厚さを厚くしないで耐圧を高める場合
に現在有効な手段が知られていない、すなわち、エピタ
キシャル半導体層の厚さは通常１０μｍＩｉ度＋あり、
これを２０μｍＩｉ度とすると高耐圧な素子が得られる
けれども、エピタキシャル層が厚くなると、素子間の電
気的絶縁を行なうためのＰＮ接合アイソレージ曹ン層の
深さも大きくなり、横への広がりが大きくなってチップ
面積の増大を招くことになる。エピタキシャル１を厚く
すると高耐圧を必要としない他の半導体素子においてコ
レクタ抵抗が大きくなり性能低下を末娘すことになる。
−一の半導体基体（チップ）内の一部で高耐圧の半導体
素子を形成したい場合、又は素子の形成されるエピタキ
シャル半導体層の厚さを厚くしないで耐圧を高める場合
に現在有効な手段が知られていない、すなわち、エピタ
キシャル半導体層の厚さは通常１０μｍＩｉ度＋あり、
これを２０μｍＩｉ度とすると高耐圧な素子が得られる
けれども、エピタキシャル層が厚くなると、素子間の電
気的絶縁を行なうためのＰＮ接合アイソレージ曹ン層の
深さも大きくなり、横への広がりが大きくなってチップ
面積の増大を招くことになる。エピタキシャル１を厚く
すると高耐圧を必要としない他の半導体素子においてコ
レクタ抵抗が大きくなり性能低下を末娘すことになる。
エピタキシャル層の厚さを部分的に変えることは表面の
平坦性をわるくすることになり実際的ではない。
平坦性をわるくすることになり実際的ではない。
本発明は上記した間一点を解決するためになされたもの
であり、その目的は同一半導体チップ面に高耐圧な素子
を他の素子の性能低下なまねくことなしに実現すること
にある。
であり、その目的は同一半導体チップ面に高耐圧な素子
を他の素子の性能低下なまねくことなしに実現すること
にある。
第１閣＋ｉ＋〜（１１は本発明によるバイポーラ半導体
装置製造法の一実施例を各工程断面により示すものであ
る。
装置製造法の一実施例を各工程断面により示すものであ
る。
（１； 高抵抗Ｐ−ｉ１１８ｉ単結晶基板（ウェハ）
１を用意し、その−主面表面にＮ＋埋込層２を形成する
ためのドナ導入を行なう。すなわち酸化層（Ｓｉｎ、）
による！スフ３を通して８ｂ等をデボジッドし１、拡散
することによりＮ＋厘込層２ｔｔＷＩ成する。
１を用意し、その−主面表面にＮ＋埋込層２を形成する
ためのドナ導入を行なう。すなわち酸化層（Ｓｉｎ、）
による！スフ３を通して８ｂ等をデボジッドし１、拡散
することによりＮ＋厘込層２ｔｔＷＩ成する。
（ｂＪ 新たに形成した酸化膜マスク３′を通してア
クセツ＃（例えばＢ）をＮ＋颯込層の一部表轡にイオン
打込み（及び拡散）する、このＢｒｔ打込む領域４はこ
の上に形成されるＮＰＮ標準シランジスタのペース直下
に対応する部分である。なおこ（ＤＮ”ｌｌ込屡の一部
へのＢ打込みと同時にアイツシー９１２層直下の基板表
面にＢ打込みを行なうようにしてもよい。
クセツ＃（例えばＢ）をＮ＋颯込層の一部表轡にイオン
打込み（及び拡散）する、このＢｒｔ打込む領域４はこ
の上に形成されるＮＰＮ標準シランジスタのペース直下
に対応する部分である。なおこ（ＤＮ”ｌｌ込屡の一部
へのＢ打込みと同時にアイツシー９１２層直下の基板表
面にＢ打込みを行なうようにしてもよい。
（Ｃ） この後マスクに使用した酸化膜３′を取り除
き、全面にＮｌｌ不純物低濃庫ドープしたエピタキシャ
ル８１層５を約１０μｍの厚さに形成する。このと會Ｗ
′颯込層２に含まれているドナ不純物の一部はエビ＃中
シャル層内に下から「わき上り」拡散するが、前工程で
Ｂを打込んだ領域４ではｐＨ不純物により袖償（コンペ
ン（−シ曹ン）されることにより前記「わき上り」が少
ない。
き、全面にＮｌｌ不純物低濃庫ドープしたエピタキシャ
ル８１層５を約１０μｍの厚さに形成する。このと會Ｗ
′颯込層２に含まれているドナ不純物の一部はエビ＃中
シャル層内に下から「わき上り」拡散するが、前工程で
Ｂを打込んだ領域４ではｐＨ不純物により袖償（コンペ
ン（−シ曹ン）されることにより前記「わき上り」が少
ない。
（ｄｌ ｌｌ化１１マスク３＃によりアイソレージ冒
ン領域にＢなエピタキシャル層にイオン打込みし、拡散
することによりＰ基板に接続するＰｇ層からなるアイソ
レージ嘗ン６を形成する。
ン領域にＢなエピタキシャル層にイオン打込みし、拡散
することによりＰ基板に接続するＰｇ層からなるアイソ
レージ嘗ン６を形成する。
（・１ エピタキシャル層５の表面に酸化膜３１′をマ
スクとしてＢによるペース拡散を行ない、Ｐ＋ペース７
を形成する。このＰ＋ペースの形成されるエピタキシャ
ル層の底部は前記の工１ｉ（ｂ）（ｅ）でＮｉ―込層の
表向にＢを打込んであるため、Ｎ＋厘込層の大きな「わ
き上り」がなく、ＰシペースとＮ＋鳳属地との間にＮＭ
エピタキシャル層が十分な厚さで存在する。ペース拡散
の際にＰアイソレージ箇ンの表面の一部に高濃度ｑＰ＋
層６′を形成する。
スクとしてＢによるペース拡散を行ない、Ｐ＋ペース７
を形成する。このＰ＋ペースの形成されるエピタキシャ
ル層の底部は前記の工１ｉ（ｂ）（ｅ）でＮｉ―込層の
表向にＢを打込んであるため、Ｎ＋厘込層の大きな「わ
き上り」がなく、ＰシペースとＮ＋鳳属地との間にＮＭ
エピタキシャル層が十分な厚さで存在する。ペース拡散
の際にＰアイソレージ箇ンの表面の一部に高濃度ｑＰ＋
層６′を形成する。
（ｆｌ 新たな酸化膜マスク３＃″を通してＰ（リン
）又はＡＩ（ヒ素）の高濃度デポジット・拡散を行ない
Ｎ＋工之ツタ８を形成する。なお、このＮ＋エミッタ形
成と同時に又はそれとは別ので程でＰ（リン）の高濃度
デポジット・拡散を行ないＮ＋颯込層（Ｂイオン打込み
を行なわない部分）に接近又は接触するＮ＋コレクタ取
出し部９を形成する。
）又はＡＩ（ヒ素）の高濃度デポジット・拡散を行ない
Ｎ＋工之ツタ８を形成する。なお、このＮ＋エミッタ形
成と同時に又はそれとは別ので程でＰ（リン）の高濃度
デポジット・拡散を行ないＮ＋颯込層（Ｂイオン打込み
を行なわない部分）に接近又は接触するＮ＋コレクタ取
出し部９を形成する。
この後、図示されないが、酸化膜３ に対しコンタクト
ホシエッチを行ない、ＡＪ蒸着、アニール、ム１ホトエ
ッチを行なって各半導体−域に堵−（、−コンタクトす
るム１電極を作成しＮＰＮ）ランジスタを完成する。
ホシエッチを行ない、ＡＪ蒸着、アニール、ム１ホトエ
ッチを行なって各半導体−域に堵−（、−コンタクトす
るム１電極を作成しＮＰＮ）ランジスタを完成する。
以上実施例で述べた本発明によれば、下記の理由で前記
発明の目的を達成できる。
発明の目的を達成できる。
ＮＰＮ）ツンジスタにおいてはコレクタ・エミッタ間の
耐圧を高めればよいのであるから、エピタキシャル層の
厚さをそのままにして、コレクタとなるＮ＋鳳属地の不
純物濃度をＰ麿の不純物をドープすることによりコンペ
ーゼイシ璽ンするとよい、すなわちＮＰＮ標準標準トラ
ンジスタース真下のＮ＋厘込層表貢にＰｌｉのイオン打
込み、拡散を行なうことにより、Ｎ＋埋込層よりのＮｌ
ｌ［不純物のエピタキシャル層へのわき上りを阻止し、
その部分での耐圧を大きくすることができる。一方、Ｎ
＋コレクタ取出し部の直下ではＮ＋厘込層よりＮｌｌ不
純物の白肉なわき上りによりコレクタの抵抗値な小さく
することができる。第２ｇは第１１ｍ（ｆｌに招けるム
ー人断ｍ（実線）及びＢ−Ｂ断面（一部破線）の不純物
濃度分布曲線を示し、Ｄ、、Ｄ、はエピタキシャル層に
おけるＮ一層部分の実質的深さを示す。
耐圧を高めればよいのであるから、エピタキシャル層の
厚さをそのままにして、コレクタとなるＮ＋鳳属地の不
純物濃度をＰ麿の不純物をドープすることによりコンペ
ーゼイシ璽ンするとよい、すなわちＮＰＮ標準標準トラ
ンジスタース真下のＮ＋厘込層表貢にＰｌｉのイオン打
込み、拡散を行なうことにより、Ｎ＋埋込層よりのＮｌ
ｌ［不純物のエピタキシャル層へのわき上りを阻止し、
その部分での耐圧を大きくすることができる。一方、Ｎ
＋コレクタ取出し部の直下ではＮ＋厘込層よりＮｌｌ不
純物の白肉なわき上りによりコレクタの抵抗値な小さく
することができる。第２ｇは第１１ｍ（ｆｌに招けるム
ー人断ｍ（実線）及びＢ−Ｂ断面（一部破線）の不純物
濃度分布曲線を示し、Ｄ、、Ｄ、はエピタキシャル層に
おけるＮ一層部分の実質的深さを示す。
在来のバイポーラ半導体装置にあっては、エピタキシャ
ル層の厚さが１０μｍｉｉ度の場合に耐圧限度は２０Ｖ
位であり、これを５０Ｖの高耐圧にするためにはエピタ
キシャル層厚を２０μｍｌｉ度としなければならなかっ
た。シラし、本発明によればエピタキシャル層厚１０μ
ｍで、耐圧を５０Ｖとすることが可能である。本発明に
よれば同一の半導体チップ内において、Ｎ＋鳳属地への
選択的ＰＩＩイオン打込みによ。て、一方で高耐圧素子
を形成し、他方で耐圧はそれはと高くないが高性能の素
子を形成することが可能である。
ル層の厚さが１０μｍｉｉ度の場合に耐圧限度は２０Ｖ
位であり、これを５０Ｖの高耐圧にするためにはエピタ
キシャル層厚を２０μｍｌｉ度としなければならなかっ
た。シラし、本発明によればエピタキシャル層厚１０μ
ｍで、耐圧を５０Ｖとすることが可能である。本発明に
よれば同一の半導体チップ内において、Ｎ＋鳳属地への
選択的ＰＩＩイオン打込みによ。て、一方で高耐圧素子
を形成し、他方で耐圧はそれはと高くないが高性能の素
子を形成することが可能である。
本発明は部分的に耐圧を向上させるリニアＩＣ。
ディジタル素子のりエアＩＣへの応用面できわめて有効
である。
である。
本発明は前記実施例に限定されない。例えば導’＠＠ｆ
ＤＰｆｌｉとＮｉ［Ｉを逆にした場合にも同様に応用で
きる。
ＤＰｆｌｉとＮｉ［Ｉを逆にした場合にも同様に応用で
きる。
第１図ｉｌｌ〜（ｆｌは本発明によるバイポーラ半導体
装置の製造法の一実施例を示す工程断面図である。 第２図は第１ Ｉｆ（ｆｌにおける五−大断面及びＢ−
Ｂ断面の不純物濃度分布−線図である。 １・・・Ｐ”ｊ１８１基＃ｉ％２・・・Ｎ＋壇込層、３
・・・酸化膜マスク、４・・・Ｂ打込み領域、５・・・
Ｎエピタキシャル８１層、６・・・Ｐアイソレージｌン
層、７・・・Ｐ＋ペース、＄・・・Ｎ＋エミッタ、９・
・・Ｎ＋コレクタ取出し部。 第 １ 図
装置の製造法の一実施例を示す工程断面図である。 第２図は第１ Ｉｆ（ｆｌにおける五−大断面及びＢ−
Ｂ断面の不純物濃度分布−線図である。 １・・・Ｐ”ｊ１８１基＃ｉ％２・・・Ｎ＋壇込層、３
・・・酸化膜マスク、４・・・Ｂ打込み領域、５・・・
Ｎエピタキシャル８１層、６・・・Ｐアイソレージｌン
層、７・・・Ｐ＋ペース、＄・・・Ｎ＋エミッタ、９・
・・Ｎ＋コレクタ取出し部。 第 １ 図
Claims (1)
- １、半導体基板の一主面上に高不純物濃度属地層を介し
て同じ導電源の低不純物−産生導体層を形成するにあた
９て、上記半導体基板表面に高不純物濃度属地層形、Ｉ
１．。えあ。□純物導父領域。−１に上記不純物の導電
源と逆の導電源をつくる不純物を導入することにより上
記領域上の不純物濃度を補償することを特徴とする半導
体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14947581A JPS5851532A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14947581A JPS5851532A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851532A true JPS5851532A (ja) | 1983-03-26 |
Family
ID=15475957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14947581A Pending JPS5851532A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110152A (ja) * | 2006-12-15 | 2007-04-26 | Sumitomo Chemical Co Ltd | 薄膜半導体エピタキシャル基板及びその製造方法 |
-
1981
- 1981-09-24 JP JP14947581A patent/JPS5851532A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110152A (ja) * | 2006-12-15 | 2007-04-26 | Sumitomo Chemical Co Ltd | 薄膜半導体エピタキシャル基板及びその製造方法 |
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