JPS5976476A - 絶縁ゲ−ト電界効果トランジスタ - Google Patents

絶縁ゲ−ト電界効果トランジスタ

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JPS5976476A
JPS5976476A JP58174394A JP17439483A JPS5976476A JP S5976476 A JPS5976476 A JP S5976476A JP 58174394 A JP58174394 A JP 58174394A JP 17439483 A JP17439483 A JP 17439483A JP S5976476 A JPS5976476 A JP S5976476A
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    • Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁ゲート電界効果トランジスタ・特にＦレイ
ン直列抵抗値の低い水平出力Ｄ−ＭＯ８Ｔ又はＶ−ＭＯ
３Ｔ型のトランジスタに関するものである。
１導電型の表面隣接ソース領域及びこれを囲む反対導電
型の表面隣接第２領域を有する半導体本体を具える絶縁
ゲー）［界効果パワートランジスタは、１９８０年ワシ
ントンで開催されたインターナショナルエレクトロンデ
バイ′シスミーティング、のアイ・イー・イー・イー・
出版、ＧＨ１６１６−２／８０１００００−００７５、
第７５頁〜第７８頁に発表されたジエイ・テイハニイに
よる論文［ファンクショナルインチグレイジョン汁ブパ
ワーモスアンドバイボーラ　テバイシス」ニ記載されて
いる。この場合第３領域は第２領域に隣接すると共に低
い導電型決定ドーピング濃度を有している。このトラン
ジスタのソース領域からドレイン領域までの主電流通路
には第２及び第３領域の少くとも１部分を位置させる。
少くとも第・２領域の上記部分上に位置する絶縁層には
導電層を設けこれによりトランジスタの絶縁ゲートを形
成して上記部分においてソース領域及びドレイン領域間
の主電流通路の導電チャンネルを容量的に制御する。こ
の論文に記載されている主電界効果トランジスタはいわ
ゆるＳＥＰＭＯ８構造であり、これはＤ−ＭＯ８Ｔ型の
トランジスタのイオン注入による変形である。上述した
ＭＯＳ　Ｔは絶縁ゲート電界効果トランジスタに通常用
いられるものでありしかもゲートが金Ｆ［必要とするこ
とを意味するものではなく、ゲート絶縁体を酸化物とす
る必要があることを意味するものでもない。従って例え
ば上述したＳ　ＩＰＭＯ８）ランジスタのゲートをドー
プした多結晶珪素とすることができる。
絶縁ゲート電界効果トランジスタの利点は、低駆動特性
及び高速スイッチング特性を有することである。しかし
面積が等しいバイポーラパワートランジスタに比べ絶縁
ゲート電界効果パワートランジスタは約３００ｖ以上の
ブロッキング電圧で導通時のコンダクタンスが低く従っ
て直列抵抗が高い特注を有する。かように導通時のコン
ダクタンスが低い理由は、トランジスタのドレイン領域
に関連する低ドープ第３領域の寄生直列抵抗が極めて高
いからである。ＭＯ３Ｔの低駆動及び高速スイツヂング
特性とバイポーラ装置の他心ｉＱｊ　時コンダクタンス
とを組合せることが種々試みられた。
ジエイ・テイハニイの上記論文にはＳＥＰＭＯＳトラン
ジスタとバイポーラ装置との種々の組合せが記載されて
いる。この論文の第３ａ図にはかがる組合せの１例が示
されており、この例では前述、　　したＳＥＰＭＯ３の
特徴のほかに、１導電型の表面隣接エミッタ領域をも半
導体本体内で第２領域により囲み、このエミッタ領域を
、ソース領域の、前記第２領域のチャンネル部分とは反
対側に位置させると共に第２領域の中間部分によってソ
ース領域から分離するようにしている。ソース領域は中
間部分に電気的に接続する。第２領域を抵抗性電流通路
の下側に位置させる。
上記論文の第３ａ図に示される組合せ装置は横夕領域を
サイリスクのカソードとし、且つアノード領域を低ドー
プ第３領域内に設けている。カッ−Ｆエミッタ領域と接
触するカソード電極はソース領域及び第２領域の中間部
分とも接触しこれによりカソード領域及びソース領ｊ１
２　Ｅ第２領域に短絡し得るようにする。サイリスクの
カソード−アノード通路を組合せ装置の主電流搬送路と
し、ＭＯ８Ｔを用いて点弧電流としてのドレイン電流を
、サイリスクの低ドープｎ型ベースを形成する第３領域
に供給することによりサイリスタをトリガするようにし
ている。アノード領域及び第３領域間の順方向バイアス
接合によって少数キャリア（正孔）を注入し、この少数
ギヤリアは第３領域を経て第２領域に拡散させると共に
これによって組合せ装置のラッチングを行うようにする
。これがためＨＯ３Ｔのゲートを組合ぜ装置の入力端子
として用いることにより装置をスイッチオンするために
は低入力電流を必要とするだけとなる。かようにしてバ
イポーラ装置にＭＯ８Ｔ特性を組合ぜることができる。
本発明の目的は、バイポーラエミッタ領域と絶縁ゲート
電界効果トランジスタとを組合せ、トランジスタのソー
ス−ドレイン通路によって組合せ装置の主電流搬送路を
形成し、バイポーラエミッタ領域を用いて電荷キャリア
注入により第３領域の導電率を変調することにより直列
抵抗を減少し得るようにした絶縁ゲート電界効果トラン
ジスタを提供ぜんとするにある。
本発明は半導体本体を具え、該本体に１導電型の表面隣
接ソース領域と、口れを囲む反対導′亀型の表面隣接第
２領域と、第２領域に隣接し低い導電型決定ドーピング
濃度を有する第３領域と、トランジスタのソース領域か
らドレイン領域に向かう主電流通路に位置する第２及び
第８領域の少くとも１部分と、少くとも第２領域の前記
部分上に位置する絶縁層上に設けられトランジスタの絶
縁ゲートを形成し前記部分で前記ソース領域及びドレイ
ン領域間の主電流通路の導電チャンネルを容量的に制御
する導電層と、前記第２領域により半導体本体内で囲ま
れたｌ導電型の表面隣接エミッタ領域とを設け、該エミ
ッタ領域は前記第２領域のチャンネル部分から離間した
ソース領域の側に位置させると共に第２領域の中間部分
によりソース領域から分離し、前記ソース領域は前記中
間部分に電気的に接続し、ほかに半導体本体に、前記エ
ミッタ領域の下側に位置する第２領域の抵抗性電流通路
を設けた絶縁ゲート電界効果トランジスタにおいて、前
記抵抗性電流通路を、前記エミッタ領域に電気的に接続
された第２領域の他の部分まで前記中間部分から延在さ
せ、ソース電極を第２領域の前記他の部分に電気的に接
続して前記抵抗性電流通路を経て前記ソース領域に電気
的に接続されるようにし、エミッタ領域は、抵抗性電流
通路に沿って流れるソース−ドレイン電流が前記第８領
域に対して前記中間部分を順方向にバイアスするに充分
な値である際に第２領域の前記中間部分からの′電荷キ
ャリア注入によって第３領域の導電率を変調するように
したことを特徴とする。
かかる絶縁ゲート電界効果トランジスタ構体によれば、
種々の領域、接続部及び電極の幾何学的形状及びレイア
ウトを簡潔にし得ると共にトランジスタのドレイン領域
への主電流通路に位置する第３領域の導電率を変調する
キャリア注入によって電界効果トランジスタの導通時の
コンダクタンスを著しく増大させることができる。エミ
ッタ領域は第２及び第３領域と相俟ってバイポーラトラ
ンジスタ構体全構成し、このトランジスタｍｌは絶縁ゲ
ート電界効果トランジスタと組合わされたものである。
エミッタ領域と、第２領域の中間部分からエミッタ領域
の下側の抵抗性電流通路が延在する第２領域の他の部分
との間を電気的に接続することによってバイポーラトラ
ンジスタ構体への充分なキャリア注入のみが幾分高い電
流レベルで発生し始め、ドレイン領域に関連する低ドー
プ。
第３領域に導電率変調された（コレクタ）領域が横方向
に徐々に広がるようになる。導電率変調の割合は、電界
効果及びバイポーラトランジスタ構体の相対的な能動区
域及び第２領域に接続されたソース及びエミッタ領域の
区域の値を適当に選定、することにより決めることがで
きる。
本発明によるかかるトランジスタに対して種々のパワー
トランジスタレイアウトの幾何学的形状を用いることが
できる。従って例えば半導体本体の前面にゲート及びソ
ース電極の桁合状配置を用いると共に半導体本体の裏面
全体に亘ってドレイン電極を設ｉ−＋ることかできる。
かかる積台状配置においてはソース領域、ゲート及びエ
ミッタ領域の能動端縁の長さをほぼ等しくすることがで
きる。
好適な例では第２領域の前記他の部分をエミッタ領域に
より横方向に囲むと共にこのエミッタ領域を第２領域内
でソース領域によって横方向に囲むようにするうかかる
構成においてはソース及びエミッタ領域を任意の適当な
形状、例えば方形、六角形又は三角形の同心環状の幾何
学的形状とし、これにより多数のかかる領域を高密度に
バックして半導体本体の能動区域を有効に利用し得るよ
うにすると共にソース領域及びゲートの能動端縁長さを
エミッタ領域の能動端縁の長さよりも充分長くして絶縁
ゲー）［界効果トランジスタ及びバイ、ポーラトランジ
スタ間のバランスを特に好適となるようにすることがで
きる。
図面につき本発明の実施例を詳細に説明する。
図面は１ｎＦＩＪであると共に寸法面りには示していな
い。これら図面の同一部分の相対寸法及び割合（特にこ
れら部分の厚さ）は図面を明瞭とするため便宜上拡大成
いは縮小して示す。第１図の平面図においてｎ型領域及
び金属珪化物領域には互に逆方向に斜線を付し、ｐ型領
域には斜線を付さないで示す。同様の斜線は第２図の断
面図のｎ型・ｐ型及び金属珪化物領域にもイ」シて示す
。
第１及び第２図の絶縁ゲート電界効果トランジスタは、
縦方向Ｄ−ＭＯ８型トランジスタとし、且つ単結晶半導
体本体１を具え、この本体１にｐ型表面隣接第２領域２
ｏにより囲まれたｎ型表面隣接ソース領域１ｏを設ける
。ｎ導電型の第３領域３０は、ｐ型領域２ｏに隣接する
と共に領域１０及び２ｏよりも低い導電型決定ドーピン
グ濃度を有する。この低くドープされた領域３ｏはトラ
ンジスタのドレインと関連し、ドレインドリフト領域を
構成する。高い濃度でドープされＴ＝ｎ型ドレイン領域
３１は、領域３ｏと、領域１０゜２０及び３０とは反対
側の本体１の主表面との間に位置させる。このトレイン
領域３１は低固有抵抗基板により構成し、この基板背面
に金属化層８を設番ツて半導体本体の前記反対側主表面
にドレイン電極を形成する。低い濃度でドープされた高
固有抵抗のｎ型エピタキシャル層を基板３１上に設ケチ
ドレインドリフト領域３０を形成する。このエピタキシ
ャル層に局部的に過剰にドーピングを行って領域１０及
び２０を形成する。
導電層４はｐ型領域２０の１部分２１上に形成した絶縁
層５を設けてトランジスタ２の絶縁ゲートを形成し、こ
れにより前記部分２１内のソース領域１０とドレインド
リフト領域８０の表面隣接部分との間にｎ型導電性チャ
ネルを容量的に誘導し且つ制御し得るようにする。絶縁
層５は二酸化ケイ素その他の適切な誘電体とする。ｌ−
Ｄ−ＭＯ８Ｊという名称から理解できるように、絶縁ゲ
ート層は金属とする必要はなく、例えばドープされた多
結晶珪素とすることができる。以下記載するように絶縁
ゲート層゛４を金属珪化物とするのが有利である。縦方
向Ｄ−ＭＯ８構体とするため、第１図及び第２図のトラ
ンジスタにおけるソースからドレインへの電流Ｇま、ソ
ース領域１０とドレインドリフト領域３０との間の絶縁
ゲート層４の下側を横方向に流れ、次いでドレインドリ
フト領域３０を経て下側の高い濃度でドープされたドレ
イン電極３１に流れるようになる。これがため第２領域
の部分２１及び第３領域３０は、トランジスタのソース
領域からドレイン領域への主電流通路番こ位置するよう
になる。
第１図及び第２図にはパワートランジスタの一個の素子
のみを示したが、実際には複数個の同様の素子を半導体
本体１内に互いに隣接して形成し且つゲート４及びゲー
ト絶縁層５を、１個の素子から次の素子に延在させるよ
うにする。絶縁層は本体１の周縁に向かって一層厚くし
て数個の素子を具える能動トランジスタ区域の囲りに電
界区域を形成し得るようにする。この電界区域において
外部接続を例えばワイヤボランディングによってゲート
４及びソース電極２の接点パッドに行い得るようにする
。かかる電界区域はパワートランジスタにおいては既知
であるため図面に示さず、これ以上の説明は省略する。
第１図及び第２図のパワートランジスタノ各素子にはさ
らにソース領域ＩＯと同一の導電型、ドーピング濃度及
び厚さを有する表面隣接エミッタ領域１５を設け、この
エミッタ領域１５も本体１内においてｐ型＠２領域によ
り囲むようにする。
このエミッタ領域１５は、領域１ｏの、領域２゜のチャ
ネル１′９５分２１とは反対側に位置し且つ第２領域２
０の中間部分２２によりソース領域１０から分離する。
ソース領域を短絡導電層８によりこの中間部分２２に電
気的に接続する。第２領域２０の抵抗性電流通路２５は
、エミッタ領域１５の下側に位置させる。この電流通路
２５はエミッタ領域１５の下側で第２領域２０の一部分
により形成する。
本発明によれば、この抵抗性電流通路２５を第２領域２
０の中間部分２２から第２領域２ｏの他の部分２３まで
延在させ、この他の部分２３を短絡導電層９によりエミ
ッタ領域１５に電気的に接続する。ソース電極２は、絶
縁層５にあけた接点窓及び短絡導電層９を経て第２領域
２０の前記能の部分２３（及びエミッタ領域１５）に電
気的に接続して抵抗性電流通路２５を経てソース領域１
０に電気的に接続し得るようにする。抵抗性電流通路２
５に沿うソース−ドレイン電流がｎ型領域８０に対して
ｐ型中間部分２２を順バイアスするに十分である場合に
は、第２領域２０の中間部分２２と相俟って注入ｐｎ接
合を形成するエミッタ領域１５によって中間部分２２か
らの電荷キャリア注入により低い濃度でドープされたド
レインドリフト領域３０の導電率を変調し得るようにす
る。
第１図及び第２図の絶縁ゲート電界効果トランジスタに
おいて、エミッタ領域１５は、第２領域２０及び第３領
域３０と相俟って電界効果トランジスタ構体と組合され
たｎｐｎ型バイポーラトランジスタ構体を有効に形成す
る。１ｔＨｉｌｉｉ２及び３間を流れる装置全体の電流
の大部分は、比較的太きなり　−ｆ、（ＯＳ′）ランジ
スタに％ス領域１０及びｌ゛レイン領域３１間に流れる
と共に絶縁ゲート４による電界効果作用によってチャネ
ル部分２１内で制御されるようになる。バイポーラトラ
ンジスタのエミッターベース接合は直接的にはソース電
極層及び短絡導電層９によって著しく短絡すると共に間
接的には短絡導電層８によって短絡するため電流レベル
が低い場合にはバ・ｒポーラトランジスタには殆んどキ
ャリア注入が発生しｊ、Ｃい。
電流レベルが高い場合にのみ第２領域２ｏ及び第３領域
３０間のｐｎ接合を充分に順バイアスするため、この強
く短絡されたバイポーラトランジスタは部分的に飽和し
て注入を開始する。エミッタ領域１５の下側の抵抗性電
流通路２５に沿う電位分布によって、エミッタ領域１５
のソース領域１０と対向する側で注入が開始されると共
にソース−ドレイン電流が増大するにつれてドレインド
リフト領域３０の導電率変調が横方向に拡大するのを充
分に制御し得るようにする。エミッタ領域１５はｐ型領
域部分２２に電子を注入し、ドレインドリフト領域３０
に対してｐ型領域部分２２が１１１ｉ　バイアスされる
場合には正孔をこのドレインドリフト領域８０に注入す
る０この正孔によっても低い濃度でドープされたドレイ
ンドリフト領域３０の電子集中を増大して準電荷を中性
に維持し得るようにする。かくしてドレインドリフト領
域３０の導電率変調によって電界効果トランジスタの直
列抵抗を減少させ、このトランジスタの導通時のフンダ
クタンスを増大させるようにする。
導電率変調の程度は絶縁ゲー）電界効果トランジスタ、
バイポーラトランジスタ及び短絡の相対的な区域により
決まる。これがため上記程度は半導体装置に対する特定
の横方向の幾何￥的図形の選定に依存するようになる。
第１図は、電界効果トランジスタをバイポーラトランジ
スタの曲りに配置する環状構成を示し、従って電界効果
トランジスタの区域は大きく、バイポーラトランジスタ
の区域は小さいが、それでもドレインドリフト領ｔｐｓ
ｏの能動部分の導電率夏調は充分有効である。
これがため本発明によれば半導体装置のソース領、域及
びエミッタ領域の組合せとゲートとを指金状に配置する
ことにより得られる場合よりもエミッタ及びゲートの長
さ間のバランスを一層好適なものとすることができる。
第１図には方形幾何学的形状を示したが、他の環状幾何
学的形状、例えば六角形状或いは三角形状を用いること
も容易である。領域２０の部分２３はエミッタ領域１５
により横方向に囲み、このエミッタ領域１５は第２領域
２ｏ内でソース領域１ｏにより横方向に凹むようにする
。第２領域２０の部分２３の短絡導電層９によって、注
入された少数キャリアを取出してトランジスタのターン
・オフ遅延時間を減少させるようにする。半導体本体１
のこの環状配置の能動トランジスタの全部は共通のソー
ス電極金属化層２を有し、この金属化層２は網目状のゲ
ート４１まで延在させると共にゲート４上に堆積した電
気絶縁層によりゲート４から絶縁する。またソース電極
層２をこの絶縁層によりソース領域１０、第２領域２０
の部分２１及び２２及び短絡導電層８からも絶縁する。
チャンネル部分２１は領域２０と領域１０及び１５に対
してＤ−ＭＯ８型二重拡散中或１はＳ　Ｉ　Ｐ　Ｍ　Ｏ
Ｓ型二重イオン注入中ゲート４の端部を既知のようにマ
スクとして用いて画成する。第２領域２０はまず初めに
多結晶珪素で造った網目形状のゲート４により画成きれ
た窓から第８領域の層３０にアクセプタドープ剤をドー
ピングすることにより形成する。次に同心マスキングツ
ぐターンをこれら窓内に設けて領域１０及び１５を形成
するために用いられるドナードープ剤に対して部分２２
及び２３をマスクし得るようにする。従って、ソース領
域１０及びｐ型頭域２０の外縁部をゲート４の端部によ
り画成するがソース領域ｌＯの内縁部及び領域１５の外
縁及び内縁部は同心マスキングパターンの端部により画
成する。
この同心マスキングパターンを取り去った後、領域２０
及び領域１０並びに１５上にある絶縁層に形成した接点
窓を短絡層８及び９を設けて／　−ス領域１０及び中間
部分２２間のｐｎ接合とエミッタ領域１５及び他の部分
２８間のｐｎ接合とを、短絡し得るようにする。この短
絡は、半導体本体。
１の主表面に堆積した金属層を、領域１０及び部分２２
と領域１５及び部分２３との適当な区域に接触させるこ
とにより達成することができる。しかし第２図の例によ
り示した特定の形状においては短絡導電層８及び９は、
領域１０及び部分２２間のｐｎ接合の端部と領域１５及
び部分２３間のｐｎ接合の端部との適当な区域で半導体
本体１の珪素表面と、適当な金属（例えば白金）とを反
応させて形成する金属珪化物領域とする。この半導体本
体表面に形成したかかる短絡金属珪化物領域の短絡回路
を使用することは、特にソース電極が絶縁された高いレ
ベルの金属化層としてゲート４及び短絡導電層８上に延
在する環状幾何学的配列の半導体装置に対しては特に有
利である。その理由は絶縁多レベル接点構体の段階部を
減少できるからである。゛よだ同様の金属をゲート４と
接触させて堆積し、この金属を多結晶珪素と反応させて
金属珪化物層８及び９全形成するために用いた所と同じ
処理工程で金属珪化物ゲート４を形成する本発明は上述
した例に限定されるものではなく種々に変更することが
できる。例えば第１図に示した環状構成配置の代わりに
、紙面に対し垂直な方向に互いに平行に延在する細長エ
ミッタ及びソース領域１５．１０並びにｐ型領域２０を
有する指金状幾何学的配列によって第２図の断面の構造
を得ることができる。この場合には、ソース電極層２を
ゲート４上に延在させる必要はなく、又、ソース電極層
２及びゲート４を摺合状に構成することができる。
またチャネル部分２１を本体ｌの上側主表面に隣接させ
る代わりに、チャンネル２１を、ドレインドリフト領域
３０に到達する主表面にエツチングにより形成された条
溝の側壁に、及び絶縁ゲート構造４・、５を形成する側
壁に隣接させることができる。この条溝は、７字形状の
断面を有しているためＶ−ＭＯＳトランジスタを形成す
ることができる。７字形状の条溝の底部は平坦にするか
或いは０字形状の溝を有するようにしてＶ−ｈｆＯ３Ｔ
、構体を変形することができる。
金属−珪化物又は金属層を用いてソース領域及びエミッ
タ領域１０．１５のｐｎ接合を短絡導電層８及び９で短
絡するようにする代わりに、領域１０と部分２２及び領
域１５と部分２３を接続するためにｐｎ接合を例えば、
これら区域８及び９でイオン注入により局部的に損傷さ
せることができる。さらに短絡導電層８を短絡導電層９
とは異なる処理工程及び異なる手段で形成することがで
き、また短絡導電層９をさらに領域１５及び部分２３の
充分にドープされた表面区域と接触する適当なソース電
極層２により形成することもできる。
縦方向トランジスタ構体の代わりに、横方向トランジス
タ構体を、局部ドレイン領域３１と相俟って低くドープ
された領域３０の同一主表面の領域１０．１５及び２０
に形成することができる。
この場合ゲート４がｎ型ソース領域１０から局部ｎ型ド
レイン領域ａ１まで横方向に延在すると、低くドープさ
れる領域８０を僅かにドープしたｐ型底いはｎ型の何れ
にすることもできる。
本例において説明した特定の例はｎチャンネル電界効果
トランジスタであるが、種々の領域の全ての導電型な逆
にしてｎチャンネル電界効果トランジスタを形成するこ
ともできる。
【図面の簡単な説明】
第１図は本発明絶縁ゲート電界効果パワートランジスタ
の半導体本体の表面部分を示す平面図、第２図は第１図
の］−■線上の断面図である。 １・・・半導体本体　　　　２・・・ソース電極層３・
・・ドレイン電極　　　４・・・導電層（ゲート）５・
・・絶縁層　　　　　　８・・・短絡導電層９・・・短
絡導電層　　　　ＩＯ・・・ソース領域１５・・・エミ
ッタ領域　　　２０・・・ｐ型温２領域２１・・・１部
分（２０）　　　　２２・・・中間部分（２０）２８・
・・他の部分（２０）　　　２５・・・抵抗性電流通路
８０・・・ドレインドリフト領域（第８領域）８１・・
・ドレイン領域（基板）。

Claims (1)

  1. 【特許請求の範囲】 １、　半導体本体を具え、該本体に１導電型の表面隣接
    ソース領域と、これを囲む反対導電型の表面隣接第２領
    域と、第２領域に隣接し低い導電型決定ドーピング濃度
    を有する第３領域と、トランジスタのソース領域からド
    レイン領域に向かう主電流通路に位置する第２及び第３
    領域の少くとも１部分と、少くとも第２領域の前記部分
    上に位置する絶縁層上に設けられトランジスタの絶縁ゲ
    ートを形成し前記部分で前記ソース領域及びドレイン領
    域間の主電流通路の導電チャンネルを容置的に制御する
    導電層と、前記＠２領域により半導体本体内で囲まれた
    １導電型の表面隣接エミッタ領域とを設け、該エミッタ
    領域は、前記第２領域のチャンネル部分から離間したソ
    ース領域の側に位置させると共に第２領域の中間部分に
    よりソース領域がら分離し、前記ソース領域は前記中間
    部分に電気的に接続し、ほかに半導体本体に、前記エミ
    ッタ領域の下側に位置する第２領域の抵抗性電流通路を
    設けた絶縁ゲート電界効果トランジスタにおいて、前記
    抵抗性電流通路を、前記エミッタ領域に電気的に接続さ
    れた第２領域の他の部分まで前記中間部分から延在させ
    、ソース電極を第２領域の前記能の部分に電気的に接続
    して前記抵抗性電流通路を経て前記ソース領域に電気的
    に接続されるようにし、エミッタ領域は、抵抗性電流通
    路に沿って流れるソース−ドレイン電流が前記第３領域
    に対して前記中間部分を順方向にバイアスするに充分な
    値である際に第２領域の前記中間部分からの電荷ギヤリ
    ア注入によって第８領域の導電率を変調するようにした
    ことを・特徴とする絶縁ゲート電界効果トランジスタ。 ２　第２領域の他の部分をエミッタ領域によって横方向
    に囲むと共にエミッタ領域を第２鉗域内でソース領域に
    よって横方向に囲むようにしたことを特徴とする特￥１
    ’　請求の範囲第１項記載の絶縁ゲート電界効果ｌ・ラ
    ンジスタ。 ８　第２領域の他の部分を、エミッタ領域及び第２領域
    の他の部分間のｐｎ接合の縁部の短絡導電層によってエ
    ミッタ領域に電気的に接続するよう（こしたこと全特徴
    とする特許請求の範囲第１項又は第２項記載の絶縁ケー
    ト電界効果トランジスタ。 表　ソース領域を、該ソース領域及び第２領域の中間部
    分間のｐｎ接合の縁部の短絡導電層によって第２領域の
    中間部分に電気的に接続するようにしたことを特徴とす
    る特ｉｉ′ｆ請求の範囲第１項乃至第３項の何れかに記
    載の絶縁ケートＴＩＬ界効果トランジスタ。 五　半導体本体を珪素で造り、半導体本体表面に形成し
    た金属−珪化物領域によって短絡導電層を形成するよう
    にしたことを特徴とする特許請求の範囲第８項又は第４
    項に記載の絶縁ケート電界効果トランジスタ。 ６　トランジスタのゲートを形成する導電層は前記短絡
    導電層と同様の金属−珪化物を具えることを特徴とする
    特許請求の範囲第５項記載の絶縁ゲート電界効果トラン
    ジスタ。 ７、　エミッタ領域及びソース領域は、そのドーピング
    濃度及び厚さをほぼ等しくするようにしたことを特徴と
    する特ｆｌ’請求の範囲第１項乃至第６項の何れかに記
    載の絶縁ゲート電界効果トランジスタ。 ８　エミッタ領域及びソース領域並びに第２領域を半導
    体本体の１方の主表面に隣接させ、第３領域を１導電型
    の低ドープ領域とし、第３領域よりも多量にドープされ
    たドレイン領域を第３領域と半導体本体の他方の主表面
    との間に位置させるようにしたことを特徴とする特許請
    求の範囲第１項乃至第７項の何れかに記載の絶縁ゲート
    電界効果トランジスタ。 ９　絶縁ゲートを半導体本体の１方の主表面の第２領域
    の１部分に位置させるようにしたことを特徴とする特許
    請求の範囲第８項記載の絶縁ゲート電界効果トランジス
    タ。
JP58174394A 1982-09-22 1983-09-22 絶縁ゲ−ト電界効果トランジスタ Granted JPS5976476A (ja)

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Application Number Priority Date Filing Date Title
GB8227002 1982-09-22
GB08227002A GB2128018A (en) 1982-09-22 1982-09-22 Insulated-gate field-effect transistors

Publications (2)

Publication Number Publication Date
JPS5976476A true JPS5976476A (ja) 1984-05-01
JPH0362028B2 JPH0362028B2 (ja) 1991-09-24

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ID=10533091

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JP58174394A Granted JPS5976476A (ja) 1982-09-22 1983-09-22 絶縁ゲ−ト電界効果トランジスタ

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US (1) US4580154A (ja)
EP (1) EP0103934B1 (ja)
JP (1) JPS5976476A (ja)
DE (1) DE3380243D1 (ja)
GB (1) GB2128018A (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4743952A (en) * 1983-04-04 1988-05-10 General Electric Company Insulated-gate semiconductor device with low on-resistance
EP0219995B1 (en) * 1985-09-30 1994-03-02 Kabushiki Kaisha Toshiba Gate turn-off thyristor with independent turn-on/off controlling transistors
US4760432A (en) * 1985-11-04 1988-07-26 Siemens Aktiengesellschaft Thyristor having controllable emitter-base shorts
US4641162A (en) * 1985-12-11 1987-02-03 General Electric Company Current limited insulated gate device
US4912541A (en) * 1987-05-19 1990-03-27 General Electric Company Monolithically integrated bidirectional lateral semiconductor device with insulated gate control in both directions and method of fabrication
EP0332822A1 (de) * 1988-02-22 1989-09-20 Asea Brown Boveri Ag Feldeffektgesteuertes, bipolares Leistungshalbleiter-Bauelement sowie Verfahren zu seiner Herstellung
CA1312648C (en) * 1988-12-22 1993-01-12 Richard F. Buswell Fuel cell power plant
EP0629001B1 (en) * 1993-06-10 1998-07-29 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Integrated monolithic structure of a vertical bipolar transistor and a vertical MOSFET transistor
JP2004104003A (ja) * 2002-09-12 2004-04-02 Renesas Technology Corp 半導体素子

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4344081A (en) * 1980-04-14 1982-08-10 Supertex, Inc. Combined DMOS and a vertical bipolar transistor device and fabrication method therefor
DE3024015A1 (de) * 1980-06-26 1982-01-07 Siemens AG, 1000 Berlin und 8000 München Steuerbarer halbleiterschalter
FR2497404A1 (fr) * 1980-12-29 1982-07-02 Thomson Csf Transistor mos a fonctionnement bipolaire en saturation

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EP0103934A3 (en) 1986-08-20
DE3380243D1 (en) 1989-08-24
EP0103934B1 (en) 1989-07-19
EP0103934A2 (en) 1984-03-28
US4580154A (en) 1986-04-01
GB2128018A (en) 1984-04-18
JPH0362028B2 (ja) 1991-09-24

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