JPH0362028B2 - - Google Patents
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- JPH0362028B2 JPH0362028B2 JP58174394A JP17439483A JPH0362028B2 JP H0362028 B2 JPH0362028 B2 JP H0362028B2 JP 58174394 A JP58174394 A JP 58174394A JP 17439483 A JP17439483 A JP 17439483A JP H0362028 B2 JPH0362028 B2 JP H0362028B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタ、特
にドレイン直列抵抗値の低い水平出力Ｄ−
MOST又はＶ−MOST型のトランジスタに関す
るものである。
にドレイン直列抵抗値の低い水平出力Ｄ−
MOST又はＶ−MOST型のトランジスタに関す
るものである。
１導電型の表面隣接ソース領域及びこれを囲む
反対導電型の表面隣接第２領域を有する半導体本
体を具える絶縁ゲート電界効果パワートランジス
タは、1980年ワシントンで開催されたインターナ
シヨナルエレクトロンデハイシスミーテイング、
のアイ・イー・イー・イー・出版、CH1616−
２／80／0000−0075、第75頁〜第78頁に発表され
たジエイ・テイハニイによる論文「フアンクシヨ
ナル インテグレイシヨン オブ パワー モス
アンド バイポーラ デバイシス」に記載され
ている。この場合第３領域は第２領域に隣接する
と共に低い導電型決定ドーピング濃度を有してい
る。このトランジスタのソース領域からドレイン
領域までの主電流通路には第２及び第３領域の少
くとも１部分を位置させる。少くとも第２領域の
上記部分上に位置する絶縁層には導電層を設けて
これによりトランジスタの絶縁ゲートを形成して
上記部分においてソース領域及びドレイン領域間
の主電流通路の導電チヤンネルを容量的に制御す
る。この論文に記載されている主電界効果トラン
ジスタはいわゆるSIPMOS構造であり、これは
Ｄ−MOST型のトランジスタのイオン注入によ
る変形である。上述したMOSTは絶縁ゲート電
界効果トランジスタに通常用いられるものであり
しかもゲートが金属を必要とすることを意味する
ものではなく、ゲート絶縁体を酸化物とする必要
があることを意味するものでもない。従つて例え
ば上述したSIPMOSトランジスタのゲートをド
ープした多結晶珪素とすることができる。
反対導電型の表面隣接第２領域を有する半導体本
体を具える絶縁ゲート電界効果パワートランジス
タは、1980年ワシントンで開催されたインターナ
シヨナルエレクトロンデハイシスミーテイング、
のアイ・イー・イー・イー・出版、CH1616−
２／80／0000−0075、第75頁〜第78頁に発表され
たジエイ・テイハニイによる論文「フアンクシヨ
ナル インテグレイシヨン オブ パワー モス
アンド バイポーラ デバイシス」に記載され
ている。この場合第３領域は第２領域に隣接する
と共に低い導電型決定ドーピング濃度を有してい
る。このトランジスタのソース領域からドレイン
領域までの主電流通路には第２及び第３領域の少
くとも１部分を位置させる。少くとも第２領域の
上記部分上に位置する絶縁層には導電層を設けて
これによりトランジスタの絶縁ゲートを形成して
上記部分においてソース領域及びドレイン領域間
の主電流通路の導電チヤンネルを容量的に制御す
る。この論文に記載されている主電界効果トラン
ジスタはいわゆるSIPMOS構造であり、これは
Ｄ−MOST型のトランジスタのイオン注入によ
る変形である。上述したMOSTは絶縁ゲート電
界効果トランジスタに通常用いられるものであり
しかもゲートが金属を必要とすることを意味する
ものではなく、ゲート絶縁体を酸化物とする必要
があることを意味するものでもない。従つて例え
ば上述したSIPMOSトランジスタのゲートをド
ープした多結晶珪素とすることができる。
絶縁ゲート電界効果トランジスタの利点は、低
駆動特性及び高速スイツチング特性を有すること
である。しかし面積が等しいバイポーラパワート
ランジスタに比べ絶縁ゲート電界効果パワートラ
ンジスタは約300V以上のブロツキング電圧で導
通時のコンダクタンスが低く従つて直列抵抗が高
い特性を有する。かように導通時のコンダクタン
スが低い理由は、トランジスタのドレイン領域に
関連する低ドープ第３領域の寄生直列抵抗が極め
て高いからである。MOSTの低駆動及び高速ス
イツチング特性とバイポーラ装置の低導通時コン
ダクタンスとを組合せることが種々試みられた。
駆動特性及び高速スイツチング特性を有すること
である。しかし面積が等しいバイポーラパワート
ランジスタに比べ絶縁ゲート電界効果パワートラ
ンジスタは約300V以上のブロツキング電圧で導
通時のコンダクタンスが低く従つて直列抵抗が高
い特性を有する。かように導通時のコンダクタン
スが低い理由は、トランジスタのドレイン領域に
関連する低ドープ第３領域の寄生直列抵抗が極め
て高いからである。MOSTの低駆動及び高速ス
イツチング特性とバイポーラ装置の低導通時コン
ダクタンスとを組合せることが種々試みられた。
ジエイ・テイハニイの上記論文にはSIPMOS
トランジスタとバイポーラ装置との種々の組合せ
が記載されている。この論文の第３ａ図にはかか
る組合せの１例が示されており、この例では前述
したSIPMOSの特徴のほかに、１導電型の表面
隣接エミツタ領域をも半導体本体内で第２領域に
より囲み、このエミツタ領域を、ソース領域の、
前記第２領域のチヤンネル部分とは反対側に位置
させると共に第２領域の中間部分によつてソース
領域から分離するようにしている。ソース領域は
中間部分に電気的に接続する。第２領域を抵抗性
電流通路の下側に位置させる。
トランジスタとバイポーラ装置との種々の組合せ
が記載されている。この論文の第３ａ図にはかか
る組合せの１例が示されており、この例では前述
したSIPMOSの特徴のほかに、１導電型の表面
隣接エミツタ領域をも半導体本体内で第２領域に
より囲み、このエミツタ領域を、ソース領域の、
前記第２領域のチヤンネル部分とは反対側に位置
させると共に第２領域の中間部分によつてソース
領域から分離するようにしている。ソース領域は
中間部分に電気的に接続する。第２領域を抵抗性
電流通路の下側に位置させる。
上記論文の第３ａ図に示される組合せ装置は横
方向MOSサイリスタであり、従つてそのエミツ
タ領域をサイリスタのカソードとし、且つアノー
ド領域を低ドープ第３領域内に設けている。カソ
ードエミツタ領域と接触するカソード電極はソー
ス領域及び第２領域の中間部分とも接触しこれに
よりカソード領域及びソース領域を第２領域に短
絡し得るようにする。サイリスタのカソード−ア
ノード通路を組合せ装置の主電流搬送路とし、
MOSTを用いて点弧電流としてのドレイン電流
を、サイリスタの低ドープｎ型ベースを形成する
第３領域に供給することによりサイリスタをトリ
ガするようにしている。アノード領域及び第３領
域間の順方向バイアス接合によつて少数キヤリア
（正孔）を注入し、この少数キヤリアは第３領域
を経て第２領域に拡散させると共にこれによつて
組合せ装置のラツチングを行うようにする。これ
がためMOSTのゲートを組合せ装置の入力端子
として用いることにより装置をスイツチオンする
ためには低入力電流を必要とするだけとなる。か
ようにしてバイポーラ装置にMOST特性を組合
せることができる。
方向MOSサイリスタであり、従つてそのエミツ
タ領域をサイリスタのカソードとし、且つアノー
ド領域を低ドープ第３領域内に設けている。カソ
ードエミツタ領域と接触するカソード電極はソー
ス領域及び第２領域の中間部分とも接触しこれに
よりカソード領域及びソース領域を第２領域に短
絡し得るようにする。サイリスタのカソード−ア
ノード通路を組合せ装置の主電流搬送路とし、
MOSTを用いて点弧電流としてのドレイン電流
を、サイリスタの低ドープｎ型ベースを形成する
第３領域に供給することによりサイリスタをトリ
ガするようにしている。アノード領域及び第３領
域間の順方向バイアス接合によつて少数キヤリア
（正孔）を注入し、この少数キヤリアは第３領域
を経て第２領域に拡散させると共にこれによつて
組合せ装置のラツチングを行うようにする。これ
がためMOSTのゲートを組合せ装置の入力端子
として用いることにより装置をスイツチオンする
ためには低入力電流を必要とするだけとなる。か
ようにしてバイポーラ装置にMOST特性を組合
せることができる。
本発明の目的は、バイポーラエミツタ領域と絶
縁ゲート電界効果トランジスタとを組合せ、トラ
ンジスタのソース−ドレイン通路によつて組合せ
装置の主電流搬送路を形成し、バイポーラエミツ
タ領域を用いて電荷キヤリア注入により第３領域
の導電率を変調することにより直列抵抗を減少し
得るようにした絶縁ゲート電界効果トランジスタ
を提供せんとするにある。
縁ゲート電界効果トランジスタとを組合せ、トラ
ンジスタのソース−ドレイン通路によつて組合せ
装置の主電流搬送路を形成し、バイポーラエミツ
タ領域を用いて電荷キヤリア注入により第３領域
の導電率を変調することにより直列抵抗を減少し
得るようにした絶縁ゲート電界効果トランジスタ
を提供せんとするにある。
本発明は半導体本体を具え、該本体に１導電型
の表面隣接ソース領域と、これを囲む反対導電型
の表面隣接第２領域と、第２領域に隣接し低い導
電型決定ドーピング濃度を有する第３領域と、ト
ランジスタのソース領域からドレイン領域に向か
う主電流通路に位置する第２及び第３領域の少く
とも１部分と、少くとも第２領域の前記部分上に
位置する絶縁層上に設けられトランジスタの絶縁
ゲートを形成し前記部分で前記ソース領域及びド
レイン領域間の主電流通路の導電チヤンネルを容
量的に制御する導電層と、前記第２領域により半
導体本体内で囲まれた１導電型の表面隣接エミツ
タ領域とを設け、該エミツタ領域は前記第２領域
のチヤンネル部分から離間したソース領域の側に
位置させると共に第２領域の中間部分によりソー
ス領域から分離し、前記ソース領域は前記中間部
分に電気的に接続し、ほかに半導体本体に、前記
エミツタ領域の下側に位置する第２領域の抵抗性
電流通路を設けた絶縁ゲート電界効果トランジス
タにおいて、前記抵抗性電流通路を、前記エミツ
タ領域に電気的に接続された第２領域の他の部分
まで前記中間部分から延在させ、ソース電極を第
２領域の前記他の部分に電気的に接続して前記抵
抗性電流通路を経て前記ソース領域に電気的に接
続されるようにし、エミツタ領域は、抵抗性電流
通路に沿つて流れるソース−ドレイン電流が前記
第３領域に対して前記中間部分を順方向にバイア
スするに充分な値である際に第２領域の前記中間
部分からの電荷キヤリア注入によつて第３領域の
導電率を変調するようにしたことを特徴とする。
の表面隣接ソース領域と、これを囲む反対導電型
の表面隣接第２領域と、第２領域に隣接し低い導
電型決定ドーピング濃度を有する第３領域と、ト
ランジスタのソース領域からドレイン領域に向か
う主電流通路に位置する第２及び第３領域の少く
とも１部分と、少くとも第２領域の前記部分上に
位置する絶縁層上に設けられトランジスタの絶縁
ゲートを形成し前記部分で前記ソース領域及びド
レイン領域間の主電流通路の導電チヤンネルを容
量的に制御する導電層と、前記第２領域により半
導体本体内で囲まれた１導電型の表面隣接エミツ
タ領域とを設け、該エミツタ領域は前記第２領域
のチヤンネル部分から離間したソース領域の側に
位置させると共に第２領域の中間部分によりソー
ス領域から分離し、前記ソース領域は前記中間部
分に電気的に接続し、ほかに半導体本体に、前記
エミツタ領域の下側に位置する第２領域の抵抗性
電流通路を設けた絶縁ゲート電界効果トランジス
タにおいて、前記抵抗性電流通路を、前記エミツ
タ領域に電気的に接続された第２領域の他の部分
まで前記中間部分から延在させ、ソース電極を第
２領域の前記他の部分に電気的に接続して前記抵
抗性電流通路を経て前記ソース領域に電気的に接
続されるようにし、エミツタ領域は、抵抗性電流
通路に沿つて流れるソース−ドレイン電流が前記
第３領域に対して前記中間部分を順方向にバイア
スするに充分な値である際に第２領域の前記中間
部分からの電荷キヤリア注入によつて第３領域の
導電率を変調するようにしたことを特徴とする。
かかる絶縁ゲート電界効果トランジスタ構体に
よれば、種々の領域、接続部及び電極の幾何学的
形状及びレイアウトを簡潔にし得ると共にトラン
ジスタのドレイン領域への主電流通路に位置する
第２領域の導電率を変調するキヤリア注入によつ
て電界効果トランジスタの導通時のコンダクタン
スを著しく増大させることができる。エミツタ領
域は第２及び第３領域と相俟つてバイポーラトラ
ンジスタ構体を構成し、このトランジスタ構体は
絶縁ゲート電界効果トランジスタと組合わされた
ものである。エミツタ領域と、第２領域の中間部
分からエミツタ領域の下側の抵抗性電流通路が延
在する第２領域の他の部分との間を電気的に接続
することによつてバイポーラトランジスタ構体へ
の充分なキヤリア注入のみが幾分高い電流レベル
で発生し始め、ドレイン領域に関連する低ドープ
第３領域に導電率変調された（コレクタ）領域が
横方向に徐々に広がるようになる。導電率変調の
割合は、電界効果及びバイポーラトランジスタ構
体の相対的な能動区域及び第２領域に接続された
ソース及びエミツタ領域の区域の値を適当に選定
することにより決めることができる。
よれば、種々の領域、接続部及び電極の幾何学的
形状及びレイアウトを簡潔にし得ると共にトラン
ジスタのドレイン領域への主電流通路に位置する
第２領域の導電率を変調するキヤリア注入によつ
て電界効果トランジスタの導通時のコンダクタン
スを著しく増大させることができる。エミツタ領
域は第２及び第３領域と相俟つてバイポーラトラ
ンジスタ構体を構成し、このトランジスタ構体は
絶縁ゲート電界効果トランジスタと組合わされた
ものである。エミツタ領域と、第２領域の中間部
分からエミツタ領域の下側の抵抗性電流通路が延
在する第２領域の他の部分との間を電気的に接続
することによつてバイポーラトランジスタ構体へ
の充分なキヤリア注入のみが幾分高い電流レベル
で発生し始め、ドレイン領域に関連する低ドープ
第３領域に導電率変調された（コレクタ）領域が
横方向に徐々に広がるようになる。導電率変調の
割合は、電界効果及びバイポーラトランジスタ構
体の相対的な能動区域及び第２領域に接続された
ソース及びエミツタ領域の区域の値を適当に選定
することにより決めることができる。
本発明によるかかるトランジスタに対して種々
のパワートランジスタレイアウトの幾何学的形状
を用いることができる。従つて例えば半導体本体
の前面にゲート及びソース電極の指合状配置を用
いると共に半導体本体の裏面全体に亘つてドレイ
ン電極を設けることができる。かかる指合状配置
においてはソース領域、ゲート及びエミツタ領域
の能動端縁の長さをほぼ等しくすることができ
る。好適な例では第２領域の前記他の部分をエミ
ツタ領域により横方向に囲むと共にこのエミツタ
領域を第２領域内でソース領域によつて横方向に
囲むようにする。かかる構成においてはソース及
びエミツタ領域を任意の適当な形状、例えば方
形、六角形又は三角形の同心環状の幾何学的形状
とし、これにより多数のかかる領域を高密度にパ
ツクして半導体本体の能動区域を有効に利用し得
るようにすると共にソース領域及びゲートの能動
端縁長さをエミツタ領域の能動端縁の長さよりも
充分長くして絶縁ゲート電界効果トランジスタ及
びバイポーラトランジスタ間のバランスを特に好
適となるようにすることができる。
のパワートランジスタレイアウトの幾何学的形状
を用いることができる。従つて例えば半導体本体
の前面にゲート及びソース電極の指合状配置を用
いると共に半導体本体の裏面全体に亘つてドレイ
ン電極を設けることができる。かかる指合状配置
においてはソース領域、ゲート及びエミツタ領域
の能動端縁の長さをほぼ等しくすることができ
る。好適な例では第２領域の前記他の部分をエミ
ツタ領域により横方向に囲むと共にこのエミツタ
領域を第２領域内でソース領域によつて横方向に
囲むようにする。かかる構成においてはソース及
びエミツタ領域を任意の適当な形状、例えば方
形、六角形又は三角形の同心環状の幾何学的形状
とし、これにより多数のかかる領域を高密度にパ
ツクして半導体本体の能動区域を有効に利用し得
るようにすると共にソース領域及びゲートの能動
端縁長さをエミツタ領域の能動端縁の長さよりも
充分長くして絶縁ゲート電界効果トランジスタ及
びバイポーラトランジスタ間のバランスを特に好
適となるようにすることができる。
図面につき本発明の実施例を詳細に説明する。
図面は線図であると共に寸法通りには示してい
ない。これら図面の同一部分の相対寸法及び割合
（特にこれらの部分の厚さ）は図面を明瞭とする
ため便宜上拡大或いは縮小して示す。第１図の平
面図においてｎ型領域及び金属珪化物領域には互
に逆方向に斜線を付し、ｐ型領域には斜線を付さ
ないで示す。同様の斜線は第２図の断面図のｎ
型、ｐ型及び金属珪化物領域にも付して示す。
ない。これら図面の同一部分の相対寸法及び割合
（特にこれらの部分の厚さ）は図面を明瞭とする
ため便宜上拡大或いは縮小して示す。第１図の平
面図においてｎ型領域及び金属珪化物領域には互
に逆方向に斜線を付し、ｐ型領域には斜線を付さ
ないで示す。同様の斜線は第２図の断面図のｎ
型、ｐ型及び金属珪化物領域にも付して示す。
第１及び第２図の絶縁ゲート電界効果トランジ
スタは、縦方向Ｄ−MOS型トランジスタとし、
且つ単結晶半導体本体１を具え、この本体１にｐ
型表面隣接第２領域２０により囲まれたｎ型表面
隣接ソース領域１０を設ける。ｎ導電型の第３領
域３０は、ｐ型領域２０に隣接すると共に領域１
０及び２０よりも低い導電型決定ドーピング濃度
を有する。この低くドープされた領域３０はトラ
ンジスタのドレインと関連し、ドレインドリフト
領域を構成する。高い濃度でドープされたｎ型ド
レイン領域３１は、領域３０と、領域１０，２０
及び３０とは反対側の本体１の主表面との間に位
置させる。このドレイン領域３１は低固有抵抗基
板により構成し、この基板背面に金属化層３を設
けて半導体本体の前記反対側主表面にドレイン電
極を形成する。低い濃度でドープされた高固有抵
抗のｎ型エピタキシヤル層を基板３１上に設けて
ドレインドリフト領域３０を形成する。このエピ
タキシヤル層に局部的に過剰にドーピングを行つ
て領域１０及び２０を形成する。
スタは、縦方向Ｄ−MOS型トランジスタとし、
且つ単結晶半導体本体１を具え、この本体１にｐ
型表面隣接第２領域２０により囲まれたｎ型表面
隣接ソース領域１０を設ける。ｎ導電型の第３領
域３０は、ｐ型領域２０に隣接すると共に領域１
０及び２０よりも低い導電型決定ドーピング濃度
を有する。この低くドープされた領域３０はトラ
ンジスタのドレインと関連し、ドレインドリフト
領域を構成する。高い濃度でドープされたｎ型ド
レイン領域３１は、領域３０と、領域１０，２０
及び３０とは反対側の本体１の主表面との間に位
置させる。このドレイン領域３１は低固有抵抗基
板により構成し、この基板背面に金属化層３を設
けて半導体本体の前記反対側主表面にドレイン電
極を形成する。低い濃度でドープされた高固有抵
抗のｎ型エピタキシヤル層を基板３１上に設けて
ドレインドリフト領域３０を形成する。このエピ
タキシヤル層に局部的に過剰にドーピングを行つ
て領域１０及び２０を形成する。
導電層４はｐ型領域２０の１部分２１上に形成
した絶縁層５を設けてトランジスタ２の絶縁ゲー
トを形成し、これにより前記部分２１内のソース
領域１０とドレインドリフト領域３０の表面隣接
部分との間にｎ型導電性チヤネルを容量的に誘導
し且つ制御し得るようにする。絶縁層５は二酸化
ケイ素その他の適切な誘電体とする。「Ｄ−
MOS」という名称から理解できるように、絶縁
ゲート層は金属とする必要はなく、例えばドープ
された多結晶珪素とすることができる。以下記載
するように絶縁ゲート層４を金属珪化物とするの
が有利である。縦方向Ｄ−MOS構体とするため、
第１図及び第２図のトランジスタにおけるソース
からドレインへの電流は、ソース領域１０とドレ
インドリフト領域３０との間の絶縁ゲート層４の
下側を横方向に流れ、次いでドレインドリフト領
域３０を経て下側の高い濃度でドープされたドレ
イン領域３１に流れるようになる。これがため第
２領域の部分２１及び第３領域３０は、トランジ
スタのソース領域からドレイン領域への主電流通
路に位置するようになる。
した絶縁層５を設けてトランジスタ２の絶縁ゲー
トを形成し、これにより前記部分２１内のソース
領域１０とドレインドリフト領域３０の表面隣接
部分との間にｎ型導電性チヤネルを容量的に誘導
し且つ制御し得るようにする。絶縁層５は二酸化
ケイ素その他の適切な誘電体とする。「Ｄ−
MOS」という名称から理解できるように、絶縁
ゲート層は金属とする必要はなく、例えばドープ
された多結晶珪素とすることができる。以下記載
するように絶縁ゲート層４を金属珪化物とするの
が有利である。縦方向Ｄ−MOS構体とするため、
第１図及び第２図のトランジスタにおけるソース
からドレインへの電流は、ソース領域１０とドレ
インドリフト領域３０との間の絶縁ゲート層４の
下側を横方向に流れ、次いでドレインドリフト領
域３０を経て下側の高い濃度でドープされたドレ
イン領域３１に流れるようになる。これがため第
２領域の部分２１及び第３領域３０は、トランジ
スタのソース領域からドレイン領域への主電流通
路に位置するようになる。
第１図及び第２図にはパワートランジスタの一
個の素子のみを示したが、実際には複数個の同様
の素子を半導体本体１内に互いに隣接して形成し
且つゲート４及びゲート絶縁層５を、１個の素子
から次の素子に延在させるようにする。絶縁層は
本体１の周縁に向かつて一層厚くして数個の素子
を具える能動トランジスタ区域の囲りに電界区域
を形成し得るようにする。この電界区域において
外部接続を例えばワイヤボウンデイングによつて
ゲート４及びソース電極２の接点パツドに行い得
るようにする。かかる電界区域はパワートランジ
スタにおいては既知であるため図面に示さず、こ
れ以上の説明は省略する。
個の素子のみを示したが、実際には複数個の同様
の素子を半導体本体１内に互いに隣接して形成し
且つゲート４及びゲート絶縁層５を、１個の素子
から次の素子に延在させるようにする。絶縁層は
本体１の周縁に向かつて一層厚くして数個の素子
を具える能動トランジスタ区域の囲りに電界区域
を形成し得るようにする。この電界区域において
外部接続を例えばワイヤボウンデイングによつて
ゲート４及びソース電極２の接点パツドに行い得
るようにする。かかる電界区域はパワートランジ
スタにおいては既知であるため図面に示さず、こ
れ以上の説明は省略する。
第１図及び第２図のパワートランジスタの各素
子にはさらにソース領域１０と同一の導電型、ド
ーピング濃度及び厚さを有する表面隣接エミツタ
領域１５を設け、このエミツタ領域１５も本体１
内においてｐ型第２領域により囲むようにする。
このエミツタ領域１５は、領域１０の、領域２０
のチヤネル部２１とは反対側に位置し且つ第２領
域２０の中間部分２２によりソース領域１０から
分離する。ソース領域を短絡導電層８によりこの
中間部分２２に電気的に接続する。第２領域２０
の抵抗性電流通路２５は、エミツタ領域１５の下
側に位置させる。この電流通路２５はエミツタ領
域１５の下側で第２領域２０の一部分により形成
する。
子にはさらにソース領域１０と同一の導電型、ド
ーピング濃度及び厚さを有する表面隣接エミツタ
領域１５を設け、このエミツタ領域１５も本体１
内においてｐ型第２領域により囲むようにする。
このエミツタ領域１５は、領域１０の、領域２０
のチヤネル部２１とは反対側に位置し且つ第２領
域２０の中間部分２２によりソース領域１０から
分離する。ソース領域を短絡導電層８によりこの
中間部分２２に電気的に接続する。第２領域２０
の抵抗性電流通路２５は、エミツタ領域１５の下
側に位置させる。この電流通路２５はエミツタ領
域１５の下側で第２領域２０の一部分により形成
する。
本発明によれば、この抵抗性電流通路２５を第
２領域２０の中間部分２２から第２領域２０の他
の部分２３まで延在させ、この他の部分２３を短
絡導電層９によりエミツタ領域１５に電気的に接
続する。ソース電極２は、絶縁層５にあけた接点
窓及び短絡導電層９を経て第２領域２０の前記他
の部分２３（及びエミツタ領域１５）に電気的に
接続して抵抗性電流通路２５を経てソース領域１
０に電気的に接続し得るようにする。抵抗性電流
通路２５に沿うソース−ドレイン電流がｎ型領域
３０に対してｐ型中間部分２２を順バイアスする
に十分である場合には、第２領域２０の中間部分
２２と相俟つて注入pn接合を形成するエミツタ
領域１５によつて中間部分２２からの電荷キヤリ
アにより低い濃度でドープされたドレインドリフ
ト領域３０の導電率を変調し得るようにする。
２領域２０の中間部分２２から第２領域２０の他
の部分２３まで延在させ、この他の部分２３を短
絡導電層９によりエミツタ領域１５に電気的に接
続する。ソース電極２は、絶縁層５にあけた接点
窓及び短絡導電層９を経て第２領域２０の前記他
の部分２３（及びエミツタ領域１５）に電気的に
接続して抵抗性電流通路２５を経てソース領域１
０に電気的に接続し得るようにする。抵抗性電流
通路２５に沿うソース−ドレイン電流がｎ型領域
３０に対してｐ型中間部分２２を順バイアスする
に十分である場合には、第２領域２０の中間部分
２２と相俟つて注入pn接合を形成するエミツタ
領域１５によつて中間部分２２からの電荷キヤリ
アにより低い濃度でドープされたドレインドリフ
ト領域３０の導電率を変調し得るようにする。
第１図及び第２図の絶縁ゲート電界効果トラン
ジスタにおいて、エミツタ領域１５は、第２領域
２０及び第３領域３０と相俟つて電界効果トラン
ジスタ構体と組合されたnpn型バイポーラトラン
ジスタ構体を有効に形成する。電極２及び３間を
流れる装置全体の電流の大部分は、比較的大きな
Ｄ−MOSトランジスタにより搬送され、ソース
領域１０及びドレイン領域３１間に流れると共に
絶縁ゲート４による電界効果作用によつてチヤネ
ル部分２１内で制御されるようになる。バイポー
ラトランジスタのエミツタ−ベース接合は直接的
にはソース電極２及び短絡導電層９によつて著し
く短絡すると共に間接的には短絡導電層８によつ
て短絡するため電流レベルが低い場合にはバイポ
ーラトランジスタには殆んどキヤリア注入が発生
しない。電流レベルが高い場合にのみ第２領域２
０及び第３領域３０間のpn接合を充分に順バイ
アスするため、この強く短絡されたバイポーラト
ランジスタは部分的に飽和して注入を開始する。
エミツタ領域１５の下側の抵抗性電流通路２５に
沿う電位分布によつて、エミツタ領域１５のソー
ス領域１０と対向する側で注入が開始されると共
にソース−ドレイン電流が増大するにつれてドレ
インドリフト領域３０の導電率変調が横方向に拡
大するのを充分に制御し得るようにする。エミツ
タ領域１５はｐ型領域部分２２に電子を注入し、
ドレインドリフト領域３０に対してｐ型領域部分
２２が順バイアスされる場合には正孔をこのドレ
インドリフト領域３０に注入する。この正孔によ
つても低い濃度でドープされたドレインドリフト
領域３０の電子集中を増大して準電荷を中性に維
持し得るようにする。かくしてドレインドリフト
領域３０の導電率変調によつて電界効果トランジ
スタの直列抵抗を減少させ、このトランジスタの
導通時のコンダクタンスを増大させるようにす
る。
ジスタにおいて、エミツタ領域１５は、第２領域
２０及び第３領域３０と相俟つて電界効果トラン
ジスタ構体と組合されたnpn型バイポーラトラン
ジスタ構体を有効に形成する。電極２及び３間を
流れる装置全体の電流の大部分は、比較的大きな
Ｄ−MOSトランジスタにより搬送され、ソース
領域１０及びドレイン領域３１間に流れると共に
絶縁ゲート４による電界効果作用によつてチヤネ
ル部分２１内で制御されるようになる。バイポー
ラトランジスタのエミツタ−ベース接合は直接的
にはソース電極２及び短絡導電層９によつて著し
く短絡すると共に間接的には短絡導電層８によつ
て短絡するため電流レベルが低い場合にはバイポ
ーラトランジスタには殆んどキヤリア注入が発生
しない。電流レベルが高い場合にのみ第２領域２
０及び第３領域３０間のpn接合を充分に順バイ
アスするため、この強く短絡されたバイポーラト
ランジスタは部分的に飽和して注入を開始する。
エミツタ領域１５の下側の抵抗性電流通路２５に
沿う電位分布によつて、エミツタ領域１５のソー
ス領域１０と対向する側で注入が開始されると共
にソース−ドレイン電流が増大するにつれてドレ
インドリフト領域３０の導電率変調が横方向に拡
大するのを充分に制御し得るようにする。エミツ
タ領域１５はｐ型領域部分２２に電子を注入し、
ドレインドリフト領域３０に対してｐ型領域部分
２２が順バイアスされる場合には正孔をこのドレ
インドリフト領域３０に注入する。この正孔によ
つても低い濃度でドープされたドレインドリフト
領域３０の電子集中を増大して準電荷を中性に維
持し得るようにする。かくしてドレインドリフト
領域３０の導電率変調によつて電界効果トランジ
スタの直列抵抗を減少させ、このトランジスタの
導通時のコンダクタンスを増大させるようにす
る。
導電率変調の程度は絶縁ゲート電界効果トラン
ジスタ、バイポーラトランジスタ及び短絡の相対
的な区域により決まる。これがため上記程度は半
導体装置に対する特定の横方向の幾何学的図形の
選定に依存するようになる。第１図は、電界効果
トランジスタをバイポーラトランジスタの囲りに
配置する環状構成を示し、従つて電界効果トラン
ジスタの区域は大きく、バイポーラトランジスタ
の区域は小さいが、それでもドレインドリフト領
域３０の能動部分の導電率変調は充分有効であ
る。これがため本発明によれば半導体装置のソー
ス領域及びエミツタ領域の組合せとゲートとを指
合状に配置することにより得られる場合よりもエ
ミツタ及びゲートの長さ間のバランスを一層好適
なものとすることができる。第１図には方形幾何
学的形状を示したが、他の環状幾何学的形状、例
えば六角形状或いは三角形状を用いることも容易
である。領域２０の部分２３はエミツタ領域１５
により横方向に囲み、このエミツタ領域１５は第
２領域２０内でソース領域１０により横方向に囲
むようにする。第２領域２０の部分２３の短絡導
電層９によつて、注入された少数キヤリアを取出
してトランジスタのターン・オフ遅延時間を減少
させるようにする。半導体本体１のこの環状配置
の能動トランジスタの全部は共通のソース電極金
属化層２を有し、この金属化層２は網目状のゲー
ト４まで延在させると共にゲート４上に堆積した
電気絶縁層によりゲート４から絶縁する。またソ
ース電極層２をこの絶縁層によりソース領域１
０、第２領域２０の部分２１及び２２及び短絡導
電層８からも絶縁する。
ジスタ、バイポーラトランジスタ及び短絡の相対
的な区域により決まる。これがため上記程度は半
導体装置に対する特定の横方向の幾何学的図形の
選定に依存するようになる。第１図は、電界効果
トランジスタをバイポーラトランジスタの囲りに
配置する環状構成を示し、従つて電界効果トラン
ジスタの区域は大きく、バイポーラトランジスタ
の区域は小さいが、それでもドレインドリフト領
域３０の能動部分の導電率変調は充分有効であ
る。これがため本発明によれば半導体装置のソー
ス領域及びエミツタ領域の組合せとゲートとを指
合状に配置することにより得られる場合よりもエ
ミツタ及びゲートの長さ間のバランスを一層好適
なものとすることができる。第１図には方形幾何
学的形状を示したが、他の環状幾何学的形状、例
えば六角形状或いは三角形状を用いることも容易
である。領域２０の部分２３はエミツタ領域１５
により横方向に囲み、このエミツタ領域１５は第
２領域２０内でソース領域１０により横方向に囲
むようにする。第２領域２０の部分２３の短絡導
電層９によつて、注入された少数キヤリアを取出
してトランジスタのターン・オフ遅延時間を減少
させるようにする。半導体本体１のこの環状配置
の能動トランジスタの全部は共通のソース電極金
属化層２を有し、この金属化層２は網目状のゲー
ト４まで延在させると共にゲート４上に堆積した
電気絶縁層によりゲート４から絶縁する。またソ
ース電極層２をこの絶縁層によりソース領域１
０、第２領域２０の部分２１及び２２及び短絡導
電層８からも絶縁する。
チヤンネル部分２１は領域２０と領域１０及び
１５に対してＤ−MOS型二重拡散中或いは
SIPMOS型二重イオン注入中ゲート４の端部を
既知のようにマスクとして用いて画成する。第２
領域２０はまず初めに多結晶珪素で造つた網目形
状のゲート４により画成された窓から第３領域の
層３０にアクセプタドープ剤をドーピングするこ
とにより形成する。次に同心マスキングパターン
をこれら窓内に設けて領域１０及び１５を形成す
るために用いられるドナードープ剤に対して部分
２２及び２３をマスクし得るようにする。従つ
て、ソース領域１０及びｐ型領域２０の外縁部を
ゲート４の端部により画成するがソース領域１０
の内縁部及び領域１５の外縁及び内縁部は同心マ
スキングパターンの端部により画成する。
１５に対してＤ−MOS型二重拡散中或いは
SIPMOS型二重イオン注入中ゲート４の端部を
既知のようにマスクとして用いて画成する。第２
領域２０はまず初めに多結晶珪素で造つた網目形
状のゲート４により画成された窓から第３領域の
層３０にアクセプタドープ剤をドーピングするこ
とにより形成する。次に同心マスキングパターン
をこれら窓内に設けて領域１０及び１５を形成す
るために用いられるドナードープ剤に対して部分
２２及び２３をマスクし得るようにする。従つ
て、ソース領域１０及びｐ型領域２０の外縁部を
ゲート４の端部により画成するがソース領域１０
の内縁部及び領域１５の外縁及び内縁部は同心マ
スキングパターンの端部により画成する。
この同心マスキングパターンを取り去つた後、
領域２０及び領域１０並びに１５上にある絶縁層
に形成した接点窓を短絡層８及び９を設けてソー
ス領域１０及び中間部分２２間のpn接合とエミ
ツタ領域１５及び他の部分２３間のpn接合とを
短絡し得るようにする。この短絡は、半導体本体
１の主表面に堆積した金属層を、領域１０及び部
分２２と領域１５及び部分２３との適当な区域に
接触させることにより達成することができる。し
かし第２図の例により示した特定の形状において
は短絡導電層８及び９は、領域１０及び部分２２
間のpn接合の端部と領域１５及び部分２３間の
pn接合の端部との適当な区域で半導体本体１の
珪素表面と、適当な金属（例えば白金）とを反応
させて形成する金属珪化物領域とする。この半導
体本体表面に形成したかかる短絡金属珪化物領域
の短絡回路を使用することは、特にソース領域が
絶縁された高いレベルの金属化層としてゲート４
及び短絡導電層８上に延在する環状幾何学的配列
の半導体装置に対しては特に有利である。その理
由は絶縁多レベル接点構体の段階部を減少できる
からである。また同様の金属をゲート４と接触さ
せて堆積し、この金属を多結晶珪素と反応させて
金属珪化物層８及び９を形成するために用いた所
と同じ処理工程で金属珪化物ゲート４を形成する
ことができる。
領域２０及び領域１０並びに１５上にある絶縁層
に形成した接点窓を短絡層８及び９を設けてソー
ス領域１０及び中間部分２２間のpn接合とエミ
ツタ領域１５及び他の部分２３間のpn接合とを
短絡し得るようにする。この短絡は、半導体本体
１の主表面に堆積した金属層を、領域１０及び部
分２２と領域１５及び部分２３との適当な区域に
接触させることにより達成することができる。し
かし第２図の例により示した特定の形状において
は短絡導電層８及び９は、領域１０及び部分２２
間のpn接合の端部と領域１５及び部分２３間の
pn接合の端部との適当な区域で半導体本体１の
珪素表面と、適当な金属（例えば白金）とを反応
させて形成する金属珪化物領域とする。この半導
体本体表面に形成したかかる短絡金属珪化物領域
の短絡回路を使用することは、特にソース領域が
絶縁された高いレベルの金属化層としてゲート４
及び短絡導電層８上に延在する環状幾何学的配列
の半導体装置に対しては特に有利である。その理
由は絶縁多レベル接点構体の段階部を減少できる
からである。また同様の金属をゲート４と接触さ
せて堆積し、この金属を多結晶珪素と反応させて
金属珪化物層８及び９を形成するために用いた所
と同じ処理工程で金属珪化物ゲート４を形成する
ことができる。
本発明は上述した例に限定されるものではな
く、種々に変更することができる。例えば第１図
に示した環状構成配置の代わりに、紙面に対し垂
直な方向に互いに平行に延在する細長エミツタ及
びソース領域１５，１０並びにｐ型領域２０を有
する指合状幾何学的配列によつて第２図の断面の
構造を得ることができる。この場合には、ソース
電極２をゲート４上に延在させる必要はなく、
又、ソース電極２及びゲート４を指合状に構成す
ることができる。
く、種々に変更することができる。例えば第１図
に示した環状構成配置の代わりに、紙面に対し垂
直な方向に互いに平行に延在する細長エミツタ及
びソース領域１５，１０並びにｐ型領域２０を有
する指合状幾何学的配列によつて第２図の断面の
構造を得ることができる。この場合には、ソース
電極２をゲート４上に延在させる必要はなく、
又、ソース電極２及びゲート４を指合状に構成す
ることができる。
またチヤネル部分２１を本体１の上側主表面に
隣接させる代わりに、チヤンネル２１を、ドレイ
ンドリフト領域３０に到達する主表面にエツチン
グにより形成された条溝の側壁に、及び絶縁ゲー
ト構造４，５を形成する側壁に隣接させることが
できる。この条溝は、Ｖ字形状の断面を有してい
るためＶ−MOSトランジスタを形成することが
できる。Ｖ字形状の条溝の底部は平坦にするか或
いはＵ字形状の溝を有するようにしてＶ−
MOST構体を変形することができる。
隣接させる代わりに、チヤンネル２１を、ドレイ
ンドリフト領域３０に到達する主表面にエツチン
グにより形成された条溝の側壁に、及び絶縁ゲー
ト構造４，５を形成する側壁に隣接させることが
できる。この条溝は、Ｖ字形状の断面を有してい
るためＶ−MOSトランジスタを形成することが
できる。Ｖ字形状の条溝の底部は平坦にするか或
いはＵ字形状の溝を有するようにしてＶ−
MOST構体を変形することができる。
金属−珪化物は金属層を用いてソース領域及び
エミツタ領域１０，１５のpn接合を短絡導電層
８及び９で短絡するようにする代わりに、領域１
０と部分２２及び領域１５と部分２３を接続する
ためにpn接合を例えば、これら区域８及び９で
イオン注入により局部的に損傷させることができ
る。さらに短絡導電層８を短絡導電層９とは異な
る処理工程及び異なる手段で形成することがで
き、また短絡導電層９をさらに領域１５及び部分
２３の充分にドープされた表面区域と接触する適
当なソース電極層２により形成することもでき
る。
エミツタ領域１０，１５のpn接合を短絡導電層
８及び９で短絡するようにする代わりに、領域１
０と部分２２及び領域１５と部分２３を接続する
ためにpn接合を例えば、これら区域８及び９で
イオン注入により局部的に損傷させることができ
る。さらに短絡導電層８を短絡導電層９とは異な
る処理工程及び異なる手段で形成することがで
き、また短絡導電層９をさらに領域１５及び部分
２３の充分にドープされた表面区域と接触する適
当なソース電極層２により形成することもでき
る。
縦方向トランジスタ構体の代わりに、横方向ト
ランジスタ構体を、局部ドレイン領域３１と相俟
つて低くドープされた領域３０の同一主表面の領
域１０，１５及び２０に形成することができる。
この場合ゲート４がｎ型ソース領域１０から局部
ｎ型ドレイン領域３１まで横方向に延在すると、
低くドープされる領域３０を僅かにドープしたｐ
型或いはｎ型の何れにすることもできる。
ランジスタ構体を、局部ドレイン領域３１と相俟
つて低くドープされた領域３０の同一主表面の領
域１０，１５及び２０に形成することができる。
この場合ゲート４がｎ型ソース領域１０から局部
ｎ型ドレイン領域３１まで横方向に延在すると、
低くドープされる領域３０を僅かにドープしたｐ
型或いはｎ型の何れにすることもできる。
本例において説明した特定の例はｎチヤンネル
電界効果トランジスタであるが、種々の領域の全
ての導電型を逆にしてｐチヤンネル電界効果トラ
ンジスタを形成することもできる。
電界効果トランジスタであるが、種々の領域の全
ての導電型を逆にしてｐチヤンネル電界効果トラ
ンジスタを形成することもできる。
第１図は本発明絶縁ゲート電界効果パワートラ
ンジスタの半導体本体の表面部分を示す平面図、
第２図は第１図の−線上の断面図である。 １…半導体本体、２…ソース電極層、３…ドレ
イン電極、４…導電層（ゲート）、５…絶縁層、
８…短絡導電層、９…短絡導電層、１０…ソース
領域、１５…エミツタ領域、２０…ｐ型第２領
域、２１…１部分（２０）、２２…中間部分（２
０）、２３…他の部分（２０）、２５…抵抗性電流
通路、３０…ドレインドリフト領域（第３領域）、
３１…ドレイン領域（基板）。
ンジスタの半導体本体の表面部分を示す平面図、
第２図は第１図の−線上の断面図である。 １…半導体本体、２…ソース電極層、３…ドレ
イン電極、４…導電層（ゲート）、５…絶縁層、
８…短絡導電層、９…短絡導電層、１０…ソース
領域、１５…エミツタ領域、２０…ｐ型第２領
域、２１…１部分（２０）、２２…中間部分（２
０）、２３…他の部分（２０）、２５…抵抗性電流
通路、３０…ドレインドリフト領域（第３領域）、
３１…ドレイン領域（基板）。
Claims (1)
- 【特許請求の範囲】 １ 半導体本体を具え、該本体に１導電型の表面
隣接ソース領域と、これを囲む反対導電型の表面
隣接第２領域と、第２領域に隣接し低い導電型決
定ドーピング濃度を有する第３領域と、トランジ
スタのソース領域からドレイン領域に向かう主電
流通路に位置する第２及び第３領域の少くとも１
部分と、少くとも第２領域の前記部分上に位置す
る絶縁層上に設けられトランジスタの絶縁ゲート
を形成し前記部分で前記ソース領域及びドレイン
領域間の主電流通路の導電チヤンネルを容量的に
制御する導電層と、前記第２領域により半導体本
体内で囲まれた１導電型の表面隣接エミツタ領域
とを設け、該エミツタ領域は、前記第２領域のチ
ヤンネル部分から離間したソース領域の側に位置
させると共に第２領域の中間部分によりソース領
域から分離し、前記ソース領域は前記中間部分に
電気的に接続し、ほかに半導体本体に、前記エミ
ツタ領域の下側に位置する第２領域の抵抗性電流
通路を設けた絶縁ゲート電界効果トランジスタに
おいて、前記抵抗性電流通路を、前記エミツタ領
域に電気的に接続された第２領域の他の部分まで
前記中間部分から延在させ、ソース電極を第２領
域の前記他の部分に電気的に接続して前記抵抗性
電流通路を経て前記ソース領域に電気的に接続さ
れるようにし、エミツタ領域は、抵抗性電流通路
に沿つて流れるソース−ドレイン電流が前記第３
領域に対して前記中間部分を順方向にバイアスす
るに充分な値である際に第２領域の前記中間部分
からの電荷キヤリア注入によつて第３領域の導電
率を変調するようにしたことを特徴とする絶縁ゲ
ート電界効果トランジスタ。 ２ 第２領域の他の部分をエミツタ領域によつて
横方向に囲むと共にエミツタ領域を第２領域内で
ソース領域によつて横方向に囲むようにしたこと
を特徴とする特許請求の範囲第１項記載の絶縁ゲ
ート電界効果トランジスタ。 ３ 第２領域の他の部分を、エミツタ領域及び第
２領域の他の部分間のpn接合の縁部の短絡導電
層によつてエミツタ領域に電気的に接続するよう
にしたことを特徴とする特許請求の範囲第１項又
は第２項記載の絶縁ゲート電界効果トランジス
タ。 ４ ソース領域を、該ソース領域及び第２領域の
中間部分間のpn接合の縁部の短絡導電層によつ
て第２領域の中間部分に電気的に接続するように
したことを特徴とする特許請求の範囲第１項乃至
第３項の何れかに記載の絶縁ゲート電界効果トラ
ンジスタ。 ５ 半導体本体を珪素で造り、半導体本体表面に
形成した金属−珪化物領域によつて短絡導電層を
形成するようにしたことを特徴とする特許請求の
範囲第３項又は第４項に記載の絶縁ゲート電界効
果トランジスタ。 ６ トランジスタのゲートを形成する導電層は前
記短絡導電層と同様の金属−珪化物を具えること
を特徴とする特許請求の範囲第５項記載の絶縁ゲ
ート電界効果トランジスタ。 ７ エミツタ領域及びソース領域は、そのドーピ
ング濃度及び厚さをほぼ等しくするようにしたこ
とを特徴とする特許請求の範囲第１項乃至第６項
の何れかに記載の絶縁ゲート電界効果トランジス
タ。 ８ エミツタ領域及びソース領域並びに第２領域
を半導体本体の１方の主表面に隣接させ、第３領
域を１導電型の低ドープ領域とし、第３領域より
も多量にドープされたドレイン領域を第３領域と
半導体本体の他方の主表面との間に位置させるよ
うにしたことを特徴とする特許請求の範囲第１項
乃至第７項の何れかに記載の絶縁ゲート電界効果
トランジスタ。 ９ 絶縁ゲートを半導体本体の１方の主表面の第
２領域の１部分に位置させるようにしたことを特
徴とする特許請求の範囲第８項記載の絶縁ゲート
電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB08227002A GB2128018A (en) | 1982-09-22 | 1982-09-22 | Insulated-gate field-effect transistors |
| GB8227002 | 1982-09-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5976476A JPS5976476A (ja) | 1984-05-01 |
| JPH0362028B2 true JPH0362028B2 (ja) | 1991-09-24 |
Family
ID=10533091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174394A Granted JPS5976476A (ja) | 1982-09-22 | 1983-09-22 | 絶縁ゲ−ト電界効果トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4580154A (ja) |
| EP (1) | EP0103934B1 (ja) |
| JP (1) | JPS5976476A (ja) |
| DE (1) | DE3380243D1 (ja) |
| GB (1) | GB2128018A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4743952A (en) * | 1983-04-04 | 1988-05-10 | General Electric Company | Insulated-gate semiconductor device with low on-resistance |
| DE3689680T2 (de) * | 1985-09-30 | 1994-06-23 | Toshiba Kawasaki Kk | Mittels Steuerelektrode abschaltbarer Thyristor mit unabhängigen Zünd-/Lösch-Kontrolltransistoren. |
| US4760432A (en) * | 1985-11-04 | 1988-07-26 | Siemens Aktiengesellschaft | Thyristor having controllable emitter-base shorts |
| US4641162A (en) * | 1985-12-11 | 1987-02-03 | General Electric Company | Current limited insulated gate device |
| US4912541A (en) * | 1987-05-19 | 1990-03-27 | General Electric Company | Monolithically integrated bidirectional lateral semiconductor device with insulated gate control in both directions and method of fabrication |
| EP0332822A1 (de) * | 1988-02-22 | 1989-09-20 | Asea Brown Boveri Ag | Feldeffektgesteuertes, bipolares Leistungshalbleiter-Bauelement sowie Verfahren zu seiner Herstellung |
| CA1312648C (en) * | 1988-12-22 | 1993-01-12 | Richard F. Buswell | Fuel cell power plant |
| DE69320033T2 (de) * | 1993-06-10 | 1998-12-03 | Cons Ric Microelettronica | Monolitisch integrierte Struktur eines vertikalen Bipolar- und eines vertikalen MOSFET-Transistors |
| JP2004104003A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体素子 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3024015A1 (de) * | 1980-06-26 | 1982-01-07 | Siemens AG, 1000 Berlin und 8000 München | Steuerbarer halbleiterschalter |
| FR2497404A1 (fr) * | 1980-12-29 | 1982-07-02 | Thomson Csf | Transistor mos a fonctionnement bipolaire en saturation |
-
1982
- 1982-09-22 GB GB08227002A patent/GB2128018A/en not_active Withdrawn
-
1983
- 1983-09-19 DE DE8383201338T patent/DE3380243D1/de not_active Expired
- 1983-09-19 US US06/533,339 patent/US4580154A/en not_active Expired - Fee Related
- 1983-09-19 EP EP83201338A patent/EP0103934B1/en not_active Expired
- 1983-09-22 JP JP58174394A patent/JPS5976476A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0103934A3 (en) | 1986-08-20 |
| JPS5976476A (ja) | 1984-05-01 |
| EP0103934A2 (en) | 1984-03-28 |
| DE3380243D1 (en) | 1989-08-24 |
| US4580154A (en) | 1986-04-01 |
| EP0103934B1 (en) | 1989-07-19 |
| GB2128018A (en) | 1984-04-18 |
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