JPS5921070A - 半導体装置 - Google Patents

半導体装置

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JPS5921070A
JPS5921070A JP58119472A JP11947283A JPS5921070A JP S5921070 A JPS5921070 A JP S5921070A JP 58119472 A JP58119472 A JP 58119472A JP 11947283 A JP11947283 A JP 11947283A JP S5921070 A JPS5921070 A JP S5921070A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は第一の導電形の基板、基板の第一の表面に平面
状に内設された少なくとも一つの逆導電形のチャネル領
域およびチャネル領域に平面状に内設された第一の導電
形のソース領域、第一の表面に隣接するドレイン領域、
他の基板表面に接続されたドレイン領域、第一の表面に
配置された絶縁層の上に存在する少なくとも一つのゲー
ト電極、第一の表面に内設され、接触体を介して電圧を
印加可能や少なくとも一つの逆導電形の注入領域を備え
たＩＧＦＥＴを含む半導体装置に関する。
〔従来技術〕
このようなＩＧＦＥＴは、西ドイツ国特許出願番号Ｐ３
１０３４４４．６号によって既に提案されている。高い
逆電圧が加えられる上述の種類の電力用ＩＧＦＥＴは比
較的高いオン抵抗を持つ。オン抵抗は基板に内設され、
外部電源に接続された注入領域によって低減される。こ
の注入領域はゲート電圧の上昇と共に増加するキャリア
をドレイン領域の電流路を形成する部分に注入する。こ
れはあたかもドレイン領域のドーピイグが増加したよう
に作用し、それによってオン抵抗Ｒｏｎが低減される。
〔発明の目的〕
本発明はオン抵抗をさらに低減することを目的とする。
〔発明の要点〕
本発明は、注入領域の中に注入領域より高いドーピング
を持つ第一の導電形のエミッタ領域が内設され、注入領
域の第一の表面に露出する部分とドレイン領域のチャネ
ル領域と注入領域の間で第一の表面に露出する部分とが
ゲート電極によって覆われ、注入領域は少なくともその
表面で、ＩＧＦＥＴを導通するように制御する電圧にお
いてその中にドレイン領域およびエミッタ領域を接続す
るチャネルが形成されるようにドーピングされているこ
とを特徴とする。
〔発明の実施例〕
本発明を第１図ないし、第３図に関連し二つの実施例を
引用して詳細に説明する。
第１図に示すＩＧＦＥＴは基板１上に構成され、その基
板は低ドーピングの領域２と比較的高ドーピングの領域
３を有する。領域２はＩＧＥＦＴに対するドレイン領域
として役立つ。第一の表面４の中に逆導電形（ｐ）のチ
ャネル領域が平面状に内設されている。チヤネル領域６
の中には比較的高ドーピングの第一の導電形（ｎ＋）の
ソース領域７が平面状に内設されている。ソース領域７
およびチャネル領域６はドレイン領域２と共にＩＧＦＥ
Ｔ　Ａを形成する。
ＩＧＦＥＴ　Ａから横に間隔を置いて基板と逆導電形（
ｐ）の注入領域１１が第一の表面４に配されている。注
入領域１１の中に第一の導電形のエミッタ領域１２が平
面状に内設されている。それは高くドーピングされてい
る（ｎ＋）ことが望ましい。さらに第一の表面４の中に
比較的高ドーピングの逆導電形のコンタクト領域１３が
内設されている。
これは注入領域１１から横方向に間隔を置いているが、
しかしそれとじかに並んでいてもよい。
ソース領域７およびチャネル領域６は両領域に共通の電
極８により接触されている。基板１の表面４は絶縁層９
によって覆われ、その上にゲート電極１０が配置されて
いる。ゲート電極１０は一方の側でチャネル領域６の表
面４に露出する部分を、他方の側で注入領域１１の表面
４に露出する部分を覆う。コンタクト領域１３は接触体
１４を備え、それはゲート電源＋ＶＧＳおよびゲート電
極１０あるいは別の電源と接続されている。基板の他の
表面５はオーム接触電極１５によって接続されている。
注入領域１１とコンタクト領域１３の間には、破線で示
された導電接続１６が内設されている。これは、例えば
一つまたは複数の図面の外にあり、コンタクト領域１３
および注入領域１１と同導電形の径路によって形成する
ことができる。
動作状態の説明のためにＩＧＦＥＴが正のドレイン−ソ
ース間電圧＋ＶＤＳに接続されたとする。正のゲート電
圧の印加の際にはゲート電極１０の下に蓄積層２２が、
そしてチャネル領域６の中に表面４に接して反転層が形
成される。それによって負のキャリアがソース領域７か
らドレイン電極１５の方へ流れる。注入領域１１は少な
くとも表面４の浅いところで、例えばチャネル領域６と
同様な高さに充分ドーピングされているならば、注入領
域１１の中の表面４にも反転層が形成される。それによ
ってソース接触体８からエミッタ領域１２への導電接続
が作成される。注入領域１１に接続１６、コンタクト領
域１３および接触体１４を介して正の電位が印加される
から、エミッタ領域１２、注入領域１１およびドレイン
領域２からなる配列はバイポーラトランジスタ（Ｂ）の
ようにふるまい、その場合注入領域１１がベース領域を
形成する。
トランジスタＢは注入領域１１中の正の制御電流によっ
て制御されるから、ドレイン領域２に正のキャリアを放
出する。注入作用はその場合ゲート電圧の上昇と共にバ
イポーラトランジスタＢの電流増幅率のために急しゅん
な経過をとる。注入領域の角がその上正のキャリアをド
レイン領域に注入し、それが負のキャリアの対応する濃
度増加、すなわちドーピングの見かけの増大をもたらす
結果となる。それによってオン抵抗は低下する。
第１図に示す装置においては、ゲート電源にバイポーラ
トランジスタＢの制御電流が負荷となる。
これは多くの目的に対して望ましくない。第２図には、
バイポーラトランジスタＢに対する制御電流がゲート電
源ではなくてドレイン−ソース間電圧源から構成される
装置が示されている。第１図と同一または同じ機能の部
分には同じ符号が付されている。
第１図による装置において用いられた領域に付加して第
２図による装置には、チャネル領域１８（ｐドーピング
）およびソース領域１９（ｎ＋ドーピング）を有する補
助ＦＥＴ　Ｃが集積されている。ソース領域１９および
チャネル領域１８は接触体２０によって電気的に相互に
接続されている。
この接触体は接続されておらず、従って補助ＦＥＴＣの
電位は電位＋ＶＤＳと大地電位の間にドリフトする。補
助ＦＥＴ　Ｃは表面に対して絶縁されたゲート電極１７
を有し、それはチャネル領域１８の表面に露出する部分
を覆う。ゲート電極１７はコンタクト領域１３および注
入領域１１の表面に露出する部分も覆う。しかしこれは
不可欠ではない。
この装置はしかし、チャネル領域６、１８および注入領
域１１ならびにソース領域７、１９およびエミッタ領域
１２が同一工程により例えばイオン注入によって製作さ
れるときに利点を持つ。そのためにはゲート電極１０お
よび１７はｎ形の多結晶シリコンから作成され、上述の
領域に対する注入マスクを形成する。ゲート電極１０お
よび１７は電気的に互に接続されるかあるいは唯一のゲ
ート電極を形成することが有効である。
正のゲート−ソース間電圧を印加した場合、ＩＧＦＥＴ
　Ａはオフになり、負のキャリアがドレイン電極１５に
向けて流れる。同時に第１図に関して述べたようにエミ
ッタ領域１２がソース接触体８と電気的に接続される。
ＩＧＦＥＴ　Ａの導通の同時に、蓄積層２４とチャネル
領域１８の範囲の表面４の対応する反転層の形成のもと
に補助ＦＥＴ　Ｃも導通するように制御される。それは
同様にドレイン電極１５に向けて負のキャリアを放出す
る。
それによってドレイン電極１５と補助ＦＥＴ　Ｃのソー
ス領域９の間のオーム性の接続ができ上がる。
それと共に接触体２０を介してチャネル領域１８は正の
電位にある。チャネル領域１８は、破線で示されたオー
ム性接続２１を介してコンタクト領域１３と接続されて
いる。オーム性接続２１はオーム性接続１６と同様に同
じ導電形の図面の外に存在する経路を通じて形成される
。導電接続１６はそのときバイポーラトランジスタＢも
導通状態に制御し、第１図に関して述べられたように負
のキャリアを放出する。注入領域の角は同時に正のキャ
リアを電流路に注入する。それによりＩＧＦＥＴのオン
抵抗が著しく低減される。
コンタクト領域１３はチャネル領域１８と注入領域１１
の間のオーム性接続に対してそれ自身なくてもすむ。し
かしそれは、補助ＦＥＴ　ＣをＩＧＦＥＴ　Ａから電気
的に減結合するのに役立つ。
なぜならコンタクト領域１３がなければ表面４に通り抜
ける反転層が形成されるからである。それによって補助
ＦＥＴ　ＣはＩＧＦＥＴ　Ａと電気的に並列接続される
ことになる。蓄積層２２および２４の電気的な分離の定
めにコンタクト領票１３をバイポーラトランジスタＢと
補助ＦＥＴ　Ｃの間に配置する。それはゲート電極１７
の下のその表面に反転が起らないほど高くドーピングさ
れていなければならない。コンタクト領域１３の表面で
のドーピングとしては、例えば１０１８〜１０２０原子
／ｃｍに調整されるとよい。それに対しチャネル領域お
よび注入領域は基板の表面で、例えば１０１６〜１０１
７原子／ｃｍのドーピングを持つ。
より高い電流に対しては、第２図に示す素子の多数を持
つ集積装置を構成することがすすめられる。そのような
装置が第３図に示されている。それは複数の網目状に配
置されたＩＧＦＥＴ　Ａ、複数のバイポーラトランジス
タＢおよび例えば補助ＦＥＴ　Ｃを有する。補助ＦＥＴ
をＩＧＦＥＴ素子Ａから電気的に分離するために、コン
タクト領域１３が補助ＦＥＴ　Ｃをすべての側で横方向
の間隔を置いて囲む。第２図に破線で示した電気的接続
１６および２１はこの場合は表面に内設された基板と逆
導電形の径路として図示されている。なおより高い負荷
に対しては、第３図に示された配列をより大きな基板上
にさらにいくつも網目状に配置することか可能である。
〔発明の効果〕
高逆耐圧用の電力用ＭＯＳＦＥＴのオン抵抗Ｒｏｎは比
較的高い。オン抵抗は外部電源に接続可能の注入領域を
基板中に配置することによって低減できる。本発明はさ
らに注入領域中にそれと逆導電形のエミッタ領域を形成
し、エミッタ領域、注入領域およびＦＥＴのドレイン領
域からなるバイポーラトランジスタがＦＥＴのゲート電
極を介してゲート電圧の上昇によりオン状態となり、キ
ャリアを電流路に放出するようにしたものである。それ
によってあたかも基板のドーピングが増大したようにな
ってオン抵抗はさらに低下する。
【図面の簡単な説明】
第１図は本発明の一実施例の要部断面図、第２図は別の
実施例の要部断面図、第３図は第２図に示した実施例に
よるＩＧＦＥＴおよび注入領域を多数網目状に配置した
集積半導体装置の実施例の平面図である。 １・・・半導体基板、２・・・ドレイン領域、４・・・
基板の第一の表面、５・・・基板の第二の表面、６、１
８、１９・・・チャネル領域、７・・・ソース領域、１
０・・・ゲート電極、１１・・・注入領域、１２・・・
エミッタ領域、１３・・・コンタクト領域、１６・・・
電流径路。 １３− ワク

Claims (1)

  1. 【特許請求の範囲】 １）第一の導電形の基板、基板の第一の表面に平面状に
    内設された少なくとも一つの逆導電形のチャネル領域お
    よびチャネル領域に平面状に内設された第一の導電形の
    ソース領域、第一の表面に隣接するドレイン領域、第一
    の表面に配置された絶縁層の上に存在する少なくとも一
    つのゲート電極、第一の表面に内設され、接触体を介し
    て電圧を印加可能の少なくとも一つの逆導電形の注入領
    域を備えたＩＧＦＥＴを含むものにおいて、注入領域中
    に注入領域より高いドーピングを持つ第一の導電形のエ
    ミッタ領域が内設され、注入領域の第一の表面に露出す
    る部分とドレイン領域のチャネル領域と注入領域の間で
    第一の表面に露出する部分とがゲート電極によって覆わ
    れ、注入領域は少なくともその表面で、ＩＧＦＥＴを導
    通するように制御する電圧においてその中にドレイン電
    極およびエミッタ領域を接続するチャネルが形成される
    ようにドーピングされたことを特徴とする半導体装置。 ２）特許請求の範囲第１項記載の装置において、注入領
    域が第一の表面に平面状に内設された逆導電形のコンタ
    クト領域を介して電源に接続可能であることを特徴とす
    る半導体装置。 ３）特許請求の範囲第２項記載の装置において、注入領
    域が第一の表面に内設され、注入領域と同一導電形を持
    つ径路によって電気的に接続されたことを特徴とする半
    導体装置。 ４）特許請求の範囲第３項記載の装置において、コンタ
    クト領域が基板に配置された補助ＦＥＴのチャネル領域
    と電気的に接続され、該補助ＦＥＴのソースおよびチャ
    ネル領域は接触体を通じて相互に接続されたことを特徴
    とする半導体装置。 ５）特許請求の範囲第４項記載の装置において、コンタ
    クト領域が補助ＦＥＴのチャネル領域と、第一の表面に
    内設され、コンタクト領域と同一導電形を持つ径路を通
    じて電気的に接続されたことを特徴とする半導体装置。 ６）特許請求の範囲第４項または第５項に記載の装置に
    おいて、補助ＦＥＴがＩＧＦＥＴと共通のゲート電極を
    有し、コンタクト領域はゲート電極の下に形成される蓄
    積層が注入領域と補助ＦＥＴの間で完全に中断されるよ
    うに補助ＦＥＴと注入領域の間に配置され、かつそのよ
    うに高くドーピングされたことを特徴とする半導体装置
    。 ７）特許請求の範囲第４項ないし第６項のいずれかに記
    載の装置において、ＩＧＦＥＴ、注入領域および補助Ｆ
    ＥＴが基板上に多数網目状に配置され、各補助ＦＥＴは
    注入領域により横方向において囲まれたことを特徴さす
    る半導体装置。
JP58119472A 1982-07-01 1983-06-30 半導体装置 Granted JPS5921070A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19823224642 DE3224642A1 (de) 1982-07-01 1982-07-01 Igfet mit injektorzone
DE3224642.0 1982-07-01

Publications (2)

Publication Number Publication Date
JPS5921070A true JPS5921070A (ja) 1984-02-02
JPH0362027B2 JPH0362027B2 (ja) 1991-09-24

Family

ID=6167372

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58119472A Granted JPS5921070A (ja) 1982-07-01 1983-06-30 半導体装置

Country Status (4)

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US (1) US4543596A (ja)
EP (1) EP0098496A1 (ja)
JP (1) JPS5921070A (ja)
DE (1) DE3224642A1 (ja)

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JPH0362027B2 (ja) 1991-09-24

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