JPH0436471B2 - - Google Patents
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- JPH0436471B2 JPH0436471B2 JP58229987A JP22998783A JPH0436471B2 JP H0436471 B2 JPH0436471 B2 JP H0436471B2 JP 58229987 A JP58229987 A JP 58229987A JP 22998783 A JP22998783 A JP 22998783A JP H0436471 B2 JPH0436471 B2 JP H0436471B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、プレーナ・マルチセル構造を有する
垂直MOS−FET（金属酸化物半導体−電界効果
トランジスタ）形装置であつて半導体結晶に配設
され、簡単な多角形形状の同一基本セルの集合体
を備え、各基本セルの中央に短絡領域を配設し、
各基本セルを配設するに当りまず、前記装置のド
レイン領域を構成する第１導電形式の層に、第２
導電形式の不純物で著しくドープされかつ特に前
記装置の表面において前記ドレイン領域の周縁及
び基本セルの形状を規定する第１の島を拡散によ
り形成し、第１の島への局部的拡散により第２の
島を形成し、第２の島が、第１導電形式の不純物
で著しくドープされ、ソース領域を構成し、表面
に配設されかつ第２の島及び第１導電形式の層を
互に分離するチヤンネル領域を規定し、かつ短絡
領域を規定する垂直MOS−FET形装置に関す
る。
垂直MOS−FET（金属酸化物半導体−電界効果
トランジスタ）形装置であつて半導体結晶に配設
され、簡単な多角形形状の同一基本セルの集合体
を備え、各基本セルの中央に短絡領域を配設し、
各基本セルを配設するに当りまず、前記装置のド
レイン領域を構成する第１導電形式の層に、第２
導電形式の不純物で著しくドープされかつ特に前
記装置の表面において前記ドレイン領域の周縁及
び基本セルの形状を規定する第１の島を拡散によ
り形成し、第１の島への局部的拡散により第２の
島を形成し、第２の島が、第１導電形式の不純物
で著しくドープされ、ソース領域を構成し、表面
に配設されかつ第２の島及び第１導電形式の層を
互に分離するチヤンネル領域を規定し、かつ短絡
領域を規定する垂直MOS−FET形装置に関す
る。
MOS−FET電力装置の製造において現在主に
使用されている方法では、いわゆるプレーナ・マ
ルチセル構造が用いられ、プレーナ・マルチセル
構造は、半導体結晶において並列接続され、互に
隣接配置されかつ簡単な幾何学形状を有する所定
数の基本素子で構成されることは既知である。例
えば、６角形状の基本セル構造、いわゆる
“HEXFET”構造、及び方形基本セルを含む最
近開発されたいわゆる“SIPMOS”構造又は３
角形状基本セルを含むいわゆる“TRIMOS”構
造が既知である。
使用されている方法では、いわゆるプレーナ・マ
ルチセル構造が用いられ、プレーナ・マルチセル
構造は、半導体結晶において並列接続され、互に
隣接配置されかつ簡単な幾何学形状を有する所定
数の基本素子で構成されることは既知である。例
えば、６角形状の基本セル構造、いわゆる
“HEXFET”構造、及び方形基本セルを含む最
近開発されたいわゆる“SIPMOS”構造又は３
角形状基本セルを含むいわゆる“TRIMOS”構
造が既知である。
これらの構造はドレイン領域、ソース領域及び
チヤンネル領域を備え、比 Ｐ／Ｓ＝チヤンネルの周縁／半導体結晶の表面 に対応する充満係数と、導通状態において順方向
におけるその抵抗値RONとによつて特定すること
ができる。所定形態の場合比較的低い電圧で作動
する構造では、抵抗RONは主としてチヤンネルの
横方向抵抗によつて生じ、その値はチヤンネルの
周縁に逆比例し、これが上記充満係数Ｐ／Ｓを改善 するために重要な理由である。
チヤンネル領域を備え、比 Ｐ／Ｓ＝チヤンネルの周縁／半導体結晶の表面 に対応する充満係数と、導通状態において順方向
におけるその抵抗値RONとによつて特定すること
ができる。所定形態の場合比較的低い電圧で作動
する構造では、抵抗RONは主としてチヤンネルの
横方向抵抗によつて生じ、その値はチヤンネルの
周縁に逆比例し、これが上記充満係数Ｐ／Ｓを改善 するために重要な理由である。
この充満係数を考察することにより、すべての
場合において、各基本セル内に配設するソース領
域につき最適寸法があり、比Ｐ／Ｓは最大一定値
でありかつ理論的に１／ｄに等しい（ここではｄ
は２個の隣接するソース領域間の距離をμm単位
で示し、この距離は実際上は基本セルの製造にお
ける許容エツチング誤差によつて決まる）。
場合において、各基本セル内に配設するソース領
域につき最適寸法があり、比Ｐ／Ｓは最大一定値
でありかつ理論的に１／ｄに等しい（ここではｄ
は２個の隣接するソース領域間の距離をμm単位
で示し、この距離は実際上は基本セルの製造にお
ける許容エツチング誤差によつて決まる）。
また種々の形状において充満係数を試験した結
果、Ｐ／Ｓが等しい場合には、３角形状基本セル
で構成した構造において基本セル密度が一層小さ
くなることを確認した。かかる構造では、他の構
造におけると同様に、充満係数は理論的に得られ
る値より依然として小さい。これは特に、半導体
結晶に各基本セルの種々の素子を配設するために
要求されるエツチング許容誤差により、ソース領
域に対し基本セルの表面積が増大されるか又は前
記ソース領域が基本セルのソース領域に対し減少
することに起因する。これは両方の場合におい
て、２個のソース領域間の距離ｄが増大し、かつ
チヤンネルの周縁が減少することを意味してい
る。
果、Ｐ／Ｓが等しい場合には、３角形状基本セル
で構成した構造において基本セル密度が一層小さ
くなることを確認した。かかる構造では、他の構
造におけると同様に、充満係数は理論的に得られ
る値より依然として小さい。これは特に、半導体
結晶に各基本セルの種々の素子を配設するために
要求されるエツチング許容誤差により、ソース領
域に対し基本セルの表面積が増大されるか又は前
記ソース領域が基本セルのソース領域に対し減少
することに起因する。これは両方の場合におい
て、２個のソース領域間の距離ｄが増大し、かつ
チヤンネルの周縁が減少することを意味してい
る。
その理論値に対する充満係数の値のかかる減少
は、現在の構造では、反転領域の電位を規定する
ため各基本セルに、基本セルの形状にほぼ等しい
形状の短絡領域を形成することにも起因してい
る。
は、現在の構造では、反転領域の電位を規定する
ため各基本セルに、基本セルの形状にほぼ等しい
形状の短絡領域を形成することにも起因してい
る。
本発明の目的は、かかる欠点を除去せる垂直
MOS−FET形装置を提供するにある。かかる目
的を達成するため本発明の垂直MOS−FET形装
置は、多数の隣接基本セルの隣接する頂部の間の
空所に、基本セルと同様の構造を有しかつ基本セ
ルの形態に適合する簡単な幾何学形状を有する相
補素子を配設したことを特徴とする。基本セル間
に配設する相補素子を同一結晶表面上に付加する
ことにより、チヤンネルの周縁が拡大され、従つ
てＰ／Ｓ比が改善され、その値は理論値に極めて
近くなる。
MOS−FET形装置を提供するにある。かかる目
的を達成するため本発明の垂直MOS−FET形装
置は、多数の隣接基本セルの隣接する頂部の間の
空所に、基本セルと同様の構造を有しかつ基本セ
ルの形態に適合する簡単な幾何学形状を有する相
補素子を配設したことを特徴とする。基本セル間
に配設する相補素子を同一結晶表面上に付加する
ことにより、チヤンネルの周縁が拡大され、従つ
てＰ／Ｓ比が改善され、その値は理論値に極めて
近くなる。
種々の形状の組合せが可能であり、例えば方形
状基本素子を同じく方形状の相補素子と組合せる
ことができるが、最低又は最小エツチング条件を
満足するためには、基本セルの間の距離が最小値
である約30μmを有し従つてＰ／Ｓ係数が限られ
た範囲でだけ改善される場合だけ、かかる相補素
子を付加できる。
状基本素子を同じく方形状の相補素子と組合せる
ことができるが、最低又は最小エツチング条件を
満足するためには、基本セルの間の距離が最小値
である約30μmを有し従つてＰ／Ｓ係数が限られ
た範囲でだけ改善される場合だけ、かかる相補素
子を付加できる。
本発明の好適な実施例では、基本素子を３角形
状とし、かつ６角形状の相補素子と組合せること
を特徴とする。この場合前記Ｐ／Ｓ係数は、６角
形状相補素子の円接円の直径の値が２個の隣接す
る３角形状基本セルのソース領域間の距離に等し
いという最適状態において、30％以上増大させる
ことができる。
状とし、かつ６角形状の相補素子と組合せること
を特徴とする。この場合前記Ｐ／Ｓ係数は、６角
形状相補素子の円接円の直径の値が２個の隣接す
る３角形状基本セルのソース領域間の距離に等し
いという最適状態において、30％以上増大させる
ことができる。
他の実施例では、相補素子の頂点が基本素子の
頂部に対向配置されるよう相補素子を配設するこ
とを特徴とする。
頂部に対向配置されるよう相補素子を配設するこ
とを特徴とする。
更に他の実施例では、相補素子の側部が基本素
子の頂部に対向配置されるよう相補素子を配設す
ることを特徴とする。
子の頂部に対向配置されるよう相補素子を配設す
ることを特徴とする。
３角形状基本素子と６角形状相補素子との組合
せが特に有利であるこの実施例では、各３角形状
基本素子の頂部に対向して発生する最大電界を減
少できる。
せが特に有利であるこの実施例では、各３角形状
基本素子の頂部に対向して発生する最大電界を減
少できる。
次に、図面につき本発明の実施例を説明する。
第１図は本発明の装置の好適な実施例の要部の
平面図を示し、本例では３角形状基本セルを６角
形状相補素子と組合せてあり、第２図には第１図
の−線上断面図を示してある。
平面図を示し、本例では３角形状基本セルを６角
形状相補素子と組合せてあり、第２図には第１図
の−線上断面図を示してある。
なお図面においては説明を明瞭にするため寸法
を誇大に示してあり、正しい大きさを示していな
いことに注意する必要がある。
を誇大に示してあり、正しい大きさを示していな
いことに注意する必要がある。
また図面を簡明にするため第１図の平面図には
絶縁酸化物層及び接点表面を図示してない。
絶縁酸化物層及び接点表面を図示してない。
第１及び２図において本発明による３角形状基
本セル１はn+領域２を備え、この領域は表面に
配設されかつMOSトランジスタのソース領域を
構成し、このソース領域は内部に短絡領域３及び
チヤンネル領域４を配設するp+形島に形成する。
本セル１はn+領域２を備え、この領域は表面に
配設されかつMOSトランジスタのソース領域を
構成し、このソース領域は内部に短絡領域３及び
チヤンネル領域４を配設するp+形島に形成する。
ｎ形層５に拡散した前記p+形島の形状により
多数の表面細条６が規定され、これらの表面細条
はｎ形層５の残りの部分及び下側基板７と共に前
記MOSトランジスタのドレイン領域を構成する。
多数の表面細条６が規定され、これらの表面細条
はｎ形層５の残りの部分及び下側基板７と共に前
記MOSトランジスタのドレイン領域を構成する。
実際上、この３角形状基本セルは、第１及び２
図に示すように、多数個を配列して再現される。
図に示すように、多数個を配列して再現される。
３角形状基本セルを適切に配設して３角形状基
本セルの間に充分大きいスペースが存在するよう
にし、本発明ではこのスペースに相補素子８を配
設する。相補素子８は基本セル１と同様な構造を
有し、短絡領域１０及びチヤンネル領域１１を限
定するソース領域９を備えている。
本セルの間に充分大きいスペースが存在するよう
にし、本発明ではこのスペースに相補素子８を配
設する。相補素子８は基本セル１と同様な構造を
有し、短絡領域１０及びチヤンネル領域１１を限
定するソース領域９を備えている。
基本セル及び相補素子のこのような組合せ構造
を得るため、例えば、n+形シリコンを可とする
半導体基板７から出発し、その上に、同一導電形
式で一層低い不純物（従つてｎ形）濃度を有する
層５をエピタキシヤル成長させる。
を得るため、例えば、n+形シリコンを可とする
半導体基板７から出発し、その上に、同一導電形
式で一層低い不純物（従つてｎ形）濃度を有する
層５をエピタキシヤル成長させる。
好適な実施例では、ｎ形層５の表面に蔽つてい
る酸化物層を適当な態様でエツチングにより除去
した後、第１導電形式と反対の第２導電形式であ
り、かつ高いドープ不純物従つてp+形の濃度を
有する深い島３及び１０を拡散により形成し、同
じ酸化物層にエツチングにより形成した新たな窓
を介して、島３及び１０より深さの浅いp+形島
１２及び１３を拡散により形成し、次いで、これ
らの島１２及び１３の内部に新たにn+形島２及
び９を拡散により形成する。短絡領域３及び１０
並にチヤンネル領域４及び１１は島１２，１３及
び２，９の横方向拡散によつて限定される。
る酸化物層を適当な態様でエツチングにより除去
した後、第１導電形式と反対の第２導電形式であ
り、かつ高いドープ不純物従つてp+形の濃度を
有する深い島３及び１０を拡散により形成し、同
じ酸化物層にエツチングにより形成した新たな窓
を介して、島３及び１０より深さの浅いp+形島
１２及び１３を拡散により形成し、次いで、これ
らの島１２及び１３の内部に新たにn+形島２及
び９を拡散により形成する。短絡領域３及び１０
並にチヤンネル領域４及び１１は島１２，１３及
び２，９の横方向拡散によつて限定される。
また、島１２，１３，２，９に対するエツチン
グ・マスクの形状によつてもドレイン領域の位置
が規定される。
グ・マスクの形状によつてもドレイン領域の位置
が規定される。
島３，１０を、短絡領域の真下では島１２，１
３より深くなるよう配設した場合には、遷移の曲
率を減少することにより装置の電圧特性が改善さ
れる。
３より深くなるよう配設した場合には、遷移の曲
率を減少することにより装置の電圧特性が改善さ
れる。
これは二重拡散法を使用することによつて達成
することができるが、これに代えて、異なる種類
の不純物を単一のマスクを介して異なる拡散速度
で同時に拡散させることによつて達成することが
でき、その場合これら不純物の各々の拡散は島
３，１０，１２，１３に対応する領域に制限され
る。
することができるが、これに代えて、異なる種類
の不純物を単一のマスクを介して異なる拡散速度
で同時に拡散させることによつて達成することが
でき、その場合これら不純物の各々の拡散は島
３，１０，１２，１３に対応する領域に制限され
る。
製造に際しては既知の方法により既知の装置を
介して次の処理過程を実施し、即ち純酸化物層１
４及びゲート領域を構成する多結晶シリコン層１
５を蒸着し、新たな絶縁層１６を蒸着し、ソース
領域、ゲート領域及びドレイン領域の上に金属接
点層１７，１８及び１９をそれぞれ蒸着する。６
角形状相補素子８に内接する円の直径Ｄは２個の
隣接するソース領域の間に距離ｄに等しくすると
好適であり、この距離ｄは装置全体を通じて一定
に維持する。かかる態様において、理論的に得ら
れる値に極めて近いＰ／Ｓ比が得られる。
介して次の処理過程を実施し、即ち純酸化物層１
４及びゲート領域を構成する多結晶シリコン層１
５を蒸着し、新たな絶縁層１６を蒸着し、ソース
領域、ゲート領域及びドレイン領域の上に金属接
点層１７，１８及び１９をそれぞれ蒸着する。６
角形状相補素子８に内接する円の直径Ｄは２個の
隣接するソース領域の間に距離ｄに等しくすると
好適であり、この距離ｄは装置全体を通じて一定
に維持する。かかる態様において、理論的に得ら
れる値に極めて近いＰ／Ｓ比が得られる。
他の好適な実施例では、種々のｐ形及びｎ形島
を層５に配設する以前に、酸化物層１４及び多結
晶シリコン層１５を蒸着し、上記島の拡散に対す
るマスクとして作用させる。
を層５に配設する以前に、酸化物層１４及び多結
晶シリコン層１５を蒸着し、上記島の拡散に対す
るマスクとして作用させる。
第１図は本発明装置の実施例の要部平面図、第
２図は第１図の−線上断面図である。 １…３角形状基本セル、２…n+形領域、３…
短絡領域、４…チヤンネル領域、５…ｎ形層、６
…表面細条、７…下側基板、８…６角形状相補素
子、９…ソース領域、１０…短絡領域、１１…チ
ヤンネル領域、１２，１３…p+形島、１４…純
酸化物層、１５…多結晶シリコン層、１６…絶縁
層、１７，１８，１９…金属接点層。
２図は第１図の−線上断面図である。 １…３角形状基本セル、２…n+形領域、３…
短絡領域、４…チヤンネル領域、５…ｎ形層、６
…表面細条、７…下側基板、８…６角形状相補素
子、９…ソース領域、１０…短絡領域、１１…チ
ヤンネル領域、１２，１３…p+形島、１４…純
酸化物層、１５…多結晶シリコン層、１６…絶縁
層、１７，１８，１９…金属接点層。
Claims (1)
- 【特許請求の範囲】 １ プレーナ・マルチセル構造を有する垂直
MOS−FET形装置であつて半導体結晶に配設さ
れ、簡単な多角形形状の同一基本セル１の集合体
を備え、各基本セルの中央に短絡領域３を配設
し、各基本セルを配設するに当りまず、前記装置
のドレイン領域を構成する第１導電形式の層５
に、第２導電形式の不純物で著しくドープされか
つ特に前記装置の表面において前記ドレイン領域
の周縁及び基本セル１の形状を規定する第１の島
３，１２を拡散により形成し、第１の島３，１２
への局部的拡散により第２の島２を形成し、第２
の島２が、第１導電形式の不純物で著しくドープ
され、ソース領域を構成し、表面に配設されかつ
第２の島２及び第１導電形式の層５を互に分離す
るチヤンネル領域４を規定し、かつ短絡領域３を
規定する垂直MOS−FET形装置において、多数
の隣接基本セル１の隣接する頂部の間の空所に、
基本セルと同様の構造を有しかつ基本セル１の形
態に適合する簡単な幾何学形状を有する相補素子
８を配設したことを特徴とする垂直MOS−FET
形装置。 ２ 基本セルを方形とし、かつ同様な方形状の相
補素子と組合せる特許請求の範囲第１項記載の垂
直MOS−FET形装置。 ３ 基本素子１を３角形状とし、かつ６角形状の
相補素子８と組合せる特許請求の範囲第１項記載
の垂直MOS−FET形装置。 ４ 相補素子８の頂点が基本素子１の頂部に対向
配置されるよう相補素子を配設する特許請求の範
囲第１乃至３項中のいずれか一項記載の垂直
MOS−FET形装置。 ５ 相補素子８の側部が基本素子１の頂部に対向
配置されるよう相補素子を配設する特許請求の範
囲第１乃至３項中のいずれか一項記載の垂直
MOS−FET形装置。 ６ 相補素子８の内接円の直径Ｄを２個の隣接基
本素子１のソース領域２の間の距離ｄに等しくす
る特許請求の範囲第１乃至５項中いずれか一項記
載の垂直MOS−FET形装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8220554A FR2537780A1 (fr) | 1982-12-08 | 1982-12-08 | Dispositif mos fet de puissance a structure plane multicellulaire |
| FR8220554 | 1982-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59113668A JPS59113668A (ja) | 1984-06-30 |
| JPH0436471B2 true JPH0436471B2 (ja) | 1992-06-16 |
Family
ID=9279890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58229987A Granted JPS59113668A (ja) | 1982-12-08 | 1983-12-07 | 垂直ｍｏｓ−ｆｅｔ形装置 |
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