JPH0579190B2 - - Google Patents
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- JPH0579190B2 JPH0579190B2 JP61072402A JP7240286A JPH0579190B2 JP H0579190 B2 JPH0579190 B2 JP H0579190B2 JP 61072402 A JP61072402 A JP 61072402A JP 7240286 A JP7240286 A JP 7240286A JP H0579190 B2 JPH0579190 B2 JP H0579190B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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Description
【発明の詳細な説明】
本発明は導電率変調を用いた半導体装置、例え
ばバイポーラトランジスタや、DMOS型のラテ
ラル電界効果トランジスタに関するものであり、
特に、しかも排他的でなく、高電圧動作するよう
設計した上述した半導体装置に関するものであ
る。
ばバイポーラトランジスタや、DMOS型のラテ
ラル電界効果トランジスタに関するものであり、
特に、しかも排他的でなく、高電圧動作するよう
設計した上述した半導体装置に関するものであ
る。
欧州特許出願（EP−Ａ）第0115098号明細書に
は、１導電型の本体部分を有する半導体本体と、
少くとも前記の本体部分を経て延在する電流路と
を具える半導体装置が開示されている。前記の電
流路の付近では少数キヤリア注入領域が本体部分
と相俟つて障壁を形成しており、またこの障壁を
順方向にバイアスする電圧を前記の注入領域に印
加し、これにより反対導電型を表わす少数電荷キ
ヤリアを前記の１導電型の本体部分内に注入し、
この本体部分の導電率を変調する為に前記の注入
領域に対する電気接続部が設けられている。
は、１導電型の本体部分を有する半導体本体と、
少くとも前記の本体部分を経て延在する電流路と
を具える半導体装置が開示されている。前記の電
流路の付近では少数キヤリア注入領域が本体部分
と相俟つて障壁を形成しており、またこの障壁を
順方向にバイアスする電圧を前記の注入領域に印
加し、これにより反対導電型を表わす少数電荷キ
ヤリアを前記の１導電型の本体部分内に注入し、
この本体部分の導電率を変調する為に前記の注入
領域に対する電気接続部が設けられている。
この欧州特許出願第0115098号明細書に開示さ
れている半導体装置はラテラルDMOS型の絶縁
ゲート電界効果トランジスタである。また本体部
分は反対導電型の基板上の１導電型のエピタキシ
ヤル層より成る高固有抵抗のドレインドリフト領
域である。前記の１導電型のソース領域は前記の
反対導電型の装置領域内に設けられている。この
装置領域は絶縁ゲートの下方にトランジスタチヤ
ネル領域を与えるものであり、本体部分と相俟つ
て動作中逆バイアスされるｐ−ｎ接合を形成す
る。注入領域は、トランジスタがオン状態にあ
り、従つて前記１導電型を表わす多数キヤリアが
ソース領域から注入されている際にドレインドリ
フト領域内に少数キヤリアを注入し、ドレインド
リフト領域内の電荷の中立性を保つ作用をする。
このようにしてドレインドリフト領域の導電率が
変調され、これにより装置のオン抵抗が可成り減
少する。このようにしない場合には装置のオン抵
抗はドレインドリフト領域の固有抵抗が高い為に
高くなる。このオン抵抗の減少は装置の降服電圧
特性を劣化させることなく達成される。
れている半導体装置はラテラルDMOS型の絶縁
ゲート電界効果トランジスタである。また本体部
分は反対導電型の基板上の１導電型のエピタキシ
ヤル層より成る高固有抵抗のドレインドリフト領
域である。前記の１導電型のソース領域は前記の
反対導電型の装置領域内に設けられている。この
装置領域は絶縁ゲートの下方にトランジスタチヤ
ネル領域を与えるものであり、本体部分と相俟つ
て動作中逆バイアスされるｐ−ｎ接合を形成す
る。注入領域は、トランジスタがオン状態にあ
り、従つて前記１導電型を表わす多数キヤリアが
ソース領域から注入されている際にドレインドリ
フト領域内に少数キヤリアを注入し、ドレインド
リフト領域内の電荷の中立性を保つ作用をする。
このようにしてドレインドリフト領域の導電率が
変調され、これにより装置のオン抵抗が可成り減
少する。このようにしない場合には装置のオン抵
抗はドレインドリフト領域の固有抵抗が高い為に
高くなる。このオン抵抗の減少は装置の降服電圧
特性を劣化させることなく達成される。
しかし、トランジスタはラテラル型である為、
ソースおよびドレイン領域間の電流路はドレイン
ドリフト領域を構成する高固有抵抗のエピタキシ
ヤル層中に可成り長い長さに亘つて延在する。装
置の領域をこのような幾何学的レイアウトにする
ことにより導電率変調を注入領域に近い区域に制
限する。その理由は、注入された少数キヤリアは
エピタキシアル層の上側主表面と下側の基板との
双方によつて除去されてしまう為である。更に能
動装置区域と基板との間を良好に分離する為に
は、エピタキシヤル層中の少数キヤリア拡散長を
エピタキシアル層の厚さに比べて短くする必要が
ある。従つて導電率変調はドレインドリフト領域
中の電流路の一部分に亘つて有効でなくなるとい
う問題が生じるおそれがある。前記の欧州特許出
願第0115098号明細書に開示されたトランジスタ
は、注入領域への電気接続部に対し追加の端子を
設けている為に４端子装置である。
ソースおよびドレイン領域間の電流路はドレイン
ドリフト領域を構成する高固有抵抗のエピタキシ
ヤル層中に可成り長い長さに亘つて延在する。装
置の領域をこのような幾何学的レイアウトにする
ことにより導電率変調を注入領域に近い区域に制
限する。その理由は、注入された少数キヤリアは
エピタキシアル層の上側主表面と下側の基板との
双方によつて除去されてしまう為である。更に能
動装置区域と基板との間を良好に分離する為に
は、エピタキシヤル層中の少数キヤリア拡散長を
エピタキシアル層の厚さに比べて短くする必要が
ある。従つて導電率変調はドレインドリフト領域
中の電流路の一部分に亘つて有効でなくなるとい
う問題が生じるおそれがある。前記の欧州特許出
願第0115098号明細書に開示されたトランジスタ
は、注入領域への電気接続部に対し追加の端子を
設けている為に４端子装置である。
本発明の目的は上述した問題を無くした前述し
た種類の半導体装置を提供せんとするにある。
た種類の半導体装置を提供せんとするにある。
本発明は、１導電型の本体部分を有する半導体
本体と、少くとも前記の本体部分を経て延在する
電流路と、この電流路の付近で前記の本体部分と
相俟つて障壁を形成する少数キヤリア注入領域
と、前記の障壁を順方向バイアスする電圧を前記
の注入領域に印加し、これにより反対導電型を表
わす少数電荷キヤリアを前記の１導電型の本体部
分内に注入して電流路の導電率を変調する為の注
入領域に対する電気接続部とを具える半導体装置
において、前記の反対導電型の少くとも１つの他
の領域を前記の電流路の付近で前記の本体部分の
一部分内に設け、この他の領域は前記の１導電型
の本体部分内の少数電荷キヤリアに対するキヤリ
ア拡散長の多くとも２倍である距離だけ前記の注
入領域から離間され、この他の領域は前記の注入
領域からの少数電荷キヤリアの注入に依存する電
位で浮遊し且つ前記反対導電型を表わす少数電荷
キヤリアを前記の１導電型の本体部分のうち前記
の注入領域から離れた区域に注入する作用をする
ようにしたことを特徴とする。
本体と、少くとも前記の本体部分を経て延在する
電流路と、この電流路の付近で前記の本体部分と
相俟つて障壁を形成する少数キヤリア注入領域
と、前記の障壁を順方向バイアスする電圧を前記
の注入領域に印加し、これにより反対導電型を表
わす少数電荷キヤリアを前記の１導電型の本体部
分内に注入して電流路の導電率を変調する為の注
入領域に対する電気接続部とを具える半導体装置
において、前記の反対導電型の少くとも１つの他
の領域を前記の電流路の付近で前記の本体部分の
一部分内に設け、この他の領域は前記の１導電型
の本体部分内の少数電荷キヤリアに対するキヤリ
ア拡散長の多くとも２倍である距離だけ前記の注
入領域から離間され、この他の領域は前記の注入
領域からの少数電荷キヤリアの注入に依存する電
位で浮遊し且つ前記反対導電型を表わす少数電荷
キヤリアを前記の１導電型の本体部分のうち前記
の注入領域から離れた区域に注入する作用をする
ようにしたことを特徴とする。
上述したように、本発明による装置において電
流路の付近に少くとも１つの他の領域を設けるこ
とにより、少数キヤリアの注入が注入領域の付近
から、この注入領域から離れた本体部分の区域へ
と広がり、従つてこの区域に電流路の導電率変調
を与える。本発明は注入領域から更に離れた本体
部分の区域に導電率変調を与えるのにも用いるこ
とができる。従つて、前記の１つの他の領域は、
前記の電流路の付近で前記の本体部分の一部分内
に位置し且つ前記の１導電型の本体部分内の少数
電荷キヤリアに対するキヤリア拡張長の多くとも
２倍だけ互いに離間されている複数個の前記の反
対導電型の他の領域の１つとし、これら複数個の
他の領域が前記の注入領域からの少数電荷キヤリ
アの注入に依存する電位で浮遊し且つ少数電荷キ
ヤリアを前記の１導電型の本体部分のうち前記の
注入領域から離れた区域に注入する作用をするよ
うにすることができる。これにより、本体部分が
高い降服電圧を得る為に高い固有抵抗を有し、能
動装置区域と基板との間の前述した分離を改善す
るか或いは動作速度を高める為に短い拡散長を有
する場合でも、本体部分中の長い電流路による装
置のオン抵抗を著しく減少させる。
流路の付近に少くとも１つの他の領域を設けるこ
とにより、少数キヤリアの注入が注入領域の付近
から、この注入領域から離れた本体部分の区域へ
と広がり、従つてこの区域に電流路の導電率変調
を与える。本発明は注入領域から更に離れた本体
部分の区域に導電率変調を与えるのにも用いるこ
とができる。従つて、前記の１つの他の領域は、
前記の電流路の付近で前記の本体部分の一部分内
に位置し且つ前記の１導電型の本体部分内の少数
電荷キヤリアに対するキヤリア拡張長の多くとも
２倍だけ互いに離間されている複数個の前記の反
対導電型の他の領域の１つとし、これら複数個の
他の領域が前記の注入領域からの少数電荷キヤリ
アの注入に依存する電位で浮遊し且つ少数電荷キ
ヤリアを前記の１導電型の本体部分のうち前記の
注入領域から離れた区域に注入する作用をするよ
うにすることができる。これにより、本体部分が
高い降服電圧を得る為に高い固有抵抗を有し、能
動装置区域と基板との間の前述した分離を改善す
るか或いは動作速度を高める為に短い拡散長を有
する場合でも、本体部分中の長い電流路による装
置のオン抵抗を著しく減少させる。
本発明は、本体部分が１導電型のこの本体部分
と相俟つてｐ−ｎ接合を形成する前記の反対導電
型の装置領域よりも高い固有抵抗を有し、前記の
ｐ−ｎ接合が半導体装置の少くとも１つの動作モ
ードで逆バイアスされ、前記の１つ以上の他の領
域が、前記のｐ−ｎ接合が前記の少くとも１つの
動作モードで逆バイアスされた際にこのｐ−ｎ接
合から本体部分内に延在する空乏層の広がり範囲
内に位置するようにした当該半導体装置のオン抵
抗を減少させるのに用いるのが可成り有利であ
る。このように前記の１つ以上の他の領域を配置
することにより、これらの他の領域はオン抵抗を
減少させる為に少数キヤリアを注入するばかりで
はなく、高電界を減少させ、したがつて逆バイア
スされたｐ−ｎ接合と関連する降服電圧を増大さ
せる為に、空乏層の広がりを制御する作用をしう
る。
と相俟つてｐ−ｎ接合を形成する前記の反対導電
型の装置領域よりも高い固有抵抗を有し、前記の
ｐ−ｎ接合が半導体装置の少くとも１つの動作モ
ードで逆バイアスされ、前記の１つ以上の他の領
域が、前記のｐ−ｎ接合が前記の少くとも１つの
動作モードで逆バイアスされた際にこのｐ−ｎ接
合から本体部分内に延在する空乏層の広がり範囲
内に位置するようにした当該半導体装置のオン抵
抗を減少させるのに用いるのが可成り有利であ
る。このように前記の１つ以上の他の領域を配置
することにより、これらの他の領域はオン抵抗を
減少させる為に少数キヤリアを注入するばかりで
はなく、高電界を減少させ、したがつて逆バイア
スされたｐ−ｎ接合と関連する降服電圧を増大さ
せる為に、空乏層の広がりを制御する作用をしう
る。
前記の少数キヤリア注入領域、前記の１つ以上
の他の領域および（当てはまる場合には）前記の
反対導電型の前記の装置領域に対し、種々の構成
配置のものを採用しうる為、特定の半導体装置の
所望の構成配置よよび特性に匹敵しうる特定のも
のを採用しうる。特に半導体装置の一方の主表面
における第１および第２の電気接続部（電極接続
部）間に延在する電流路を有するラテラル型の半
導体装置においては、本体部分中に可成り長い電
流路を設け、その固有抵抗を高くして降服電圧を
高くするようにすることができる。この状態で
は、少数キヤリア注入および電界の（いずれか一
方或いは双方の）累進的な空間的広がりを得るの
が特に有利である。この点を達成する為に、前記
の他の領域の少くとも幾つかを注入領域により形
成された障壁から或いは装置領域により形成され
たｐ−ｎ接合から或いはこれらの双方から離れる
方向に延在する列で順次に配置し、この列の順次
の前記他の領域を前記の少数キヤリア拡散長の多
くとも２倍だけ互いに離間させるようにすること
ができる。このような他の領域の列を逆バイアス
されたｐ−ｎ接合からの空乏層の広がり範囲内に
設けて降服電圧を増大させる場合、これら他の領
域を、平面図でみてｐ−ｎ接合を形成する前記の
装置領域を同心的に囲んで配置した環状領域構造
の一部分とすることにより、前記のｐ−ｎ接合を
横方向で囲む特に均一な空乏層の広がりが得られ
る。
の他の領域および（当てはまる場合には）前記の
反対導電型の前記の装置領域に対し、種々の構成
配置のものを採用しうる為、特定の半導体装置の
所望の構成配置よよび特性に匹敵しうる特定のも
のを採用しうる。特に半導体装置の一方の主表面
における第１および第２の電気接続部（電極接続
部）間に延在する電流路を有するラテラル型の半
導体装置においては、本体部分中に可成り長い電
流路を設け、その固有抵抗を高くして降服電圧を
高くするようにすることができる。この状態で
は、少数キヤリア注入および電界の（いずれか一
方或いは双方の）累進的な空間的広がりを得るの
が特に有利である。この点を達成する為に、前記
の他の領域の少くとも幾つかを注入領域により形
成された障壁から或いは装置領域により形成され
たｐ−ｎ接合から或いはこれらの双方から離れる
方向に延在する列で順次に配置し、この列の順次
の前記他の領域を前記の少数キヤリア拡散長の多
くとも２倍だけ互いに離間させるようにすること
ができる。このような他の領域の列を逆バイアス
されたｐ−ｎ接合からの空乏層の広がり範囲内に
設けて降服電圧を増大させる場合、これら他の領
域を、平面図でみてｐ−ｎ接合を形成する前記の
装置領域を同心的に囲んで配置した環状領域構造
の一部分とすることにより、前記のｐ−ｎ接合を
横方向で囲む特に均一な空乏層の広がりが得られ
る。
特定の半導体装置によつては、注入領域を本体
表面における半導体材料と相俟つてシヨツトキバ
リアを形成する金属層とすることができる。しか
し、殆んどの半導体装置においては、少数キヤリ
ア注入領域を本体内の前記の反対導電型の領域を
以つて構成し、前記の１導電型の本体部分と相俟
つてｐ−ｎ接合障壁を形成するようにすることが
できる。注入領域は半導体装置の通常の装置領域
に加えて設けることができる。しかし、本体部分
中への少数キヤリアの注入が通常の装置領域（例
えば飽和電流状態の下で動作するトランジスタの
ベース領域或いはサイリスタの陽極領域）から行
なわれるある半導体装置においては、この装置領
域を用いて注入領域を形成することができる。あ
る場合には、少数キヤリア注入領域を導電率変調
すべき電流路のそばに位置させることができ、他
の場合には、この電流路を少数キヤリア注入領域
を経て延在させることができる。
表面における半導体材料と相俟つてシヨツトキバ
リアを形成する金属層とすることができる。しか
し、殆んどの半導体装置においては、少数キヤリ
ア注入領域を本体内の前記の反対導電型の領域を
以つて構成し、前記の１導電型の本体部分と相俟
つてｐ−ｎ接合障壁を形成するようにすることが
できる。注入領域は半導体装置の通常の装置領域
に加えて設けることができる。しかし、本体部分
中への少数キヤリアの注入が通常の装置領域（例
えば飽和電流状態の下で動作するトランジスタの
ベース領域或いはサイリスタの陽極領域）から行
なわれるある半導体装置においては、この装置領
域を用いて注入領域を形成することができる。あ
る場合には、少数キヤリア注入領域を導電率変調
すべき電流路のそばに位置させることができ、他
の場合には、この電流路を少数キヤリア注入領域
を経て延在させることができる。
本発明は特にラテラルDMOS型のトランジス
タに対しオン抵抗を減少させるのに（また降服電
圧を高くするのに）用いるのが有効である。本発
明による装置は前記の反対導電型の前記のｐ−ｎ
接合形成装置領域内に設けた前記の１導電型のソ
ース領域を有する絶縁ゲート電界効果トランジス
タを具え、前記の１導電型の本体部分がこのトラ
ンジスタのドレインドリフト領域を形成するよう
にすることができる。電極の構成配置を簡単化す
る為には、注入領域に対する電気接続部（電極接
続部）を本体部分にも接続し、これによりトラン
ジスタのドレイン電極接続部を構成するようにす
ることができる。
タに対しオン抵抗を減少させるのに（また降服電
圧を高くするのに）用いるのが有効である。本発
明による装置は前記の反対導電型の前記のｐ−ｎ
接合形成装置領域内に設けた前記の１導電型のソ
ース領域を有する絶縁ゲート電界効果トランジス
タを具え、前記の１導電型の本体部分がこのトラ
ンジスタのドレインドリフト領域を形成するよう
にすることができる。電極の構成配置を簡単化す
る為には、注入領域に対する電気接続部（電極接
続部）を本体部分にも接続し、これによりトラン
ジスタのドレイン電極接続部を構成するようにす
ることができる。
本発明による他の形態のものにおいては、半導
体装置が前記の反対導電型の前記のｐ−ｎ接合形
成装置領域内に設けられた前記の１導電型のエミ
ツタ領域を有するバイポーラトランジスタを具
え、前記の装置領域がこのトランジスタのベース
領域を形成するようにる。この場合、前記の１導
電型の本体部分を以つてバイポーラトランジスタ
のコレクタ領域を構成するか或いは、このトラン
ジスタが一部分を形成しているサイリスタのベー
ス領域を構成することができる。
体装置が前記の反対導電型の前記のｐ−ｎ接合形
成装置領域内に設けられた前記の１導電型のエミ
ツタ領域を有するバイポーラトランジスタを具
え、前記の装置領域がこのトランジスタのベース
領域を形成するようにる。この場合、前記の１導
電型の本体部分を以つてバイポーラトランジスタ
のコレクタ領域を構成するか或いは、このトラン
ジスタが一部分を形成しているサイリスタのベー
ス領域を構成することができる。
図面につき本発明を説明する。
図面はすべて線図的なものであり、実際のもの
に正比例して描いていない。すなわちこれらの図
面の部分の相対寸法（特に幾つかの厚さ）は明瞭
化および図面の便宜上誇張させたり縮少させたり
して示した。また１実施例を用いた参照符号と同
じ符号を他の実施例の対応部分或いは類似部分を
参照する場合にも用いた。
に正比例して描いていない。すなわちこれらの図
面の部分の相対寸法（特に幾つかの厚さ）は明瞭
化および図面の便宜上誇張させたり縮少させたり
して示した。また１実施例を用いた参照符号と同
じ符号を他の実施例の対応部分或いは類似部分を
参照する場合にも用いた。
第１〜３図に示す半導体装置は例えば単結晶珪
素より成る半導体本体１０を具え、この半導体本
体１０は１導電型（本例ではｎ型）の本体部分１
を有する。図面には半導体本体１０の中央区域の
みを示してある。半導体装置の第１電極１１およ
び第２電極１２間には本体部分１を通つて電流路
２０が延在している（第２図参照）。本例ではこ
の電流路２０は装置領域３，４および５をも経て
延在している。半導体装置は更に少数キヤリア注
入領域６を有し、この領域６は本体部分１と相俟
つて電流路２０の付近に障壁７を形成している。
本例では、注入領域６は半導体本体１０内に位置
する反対導電型（ｐ型）の半導体領域であり、ｐ
−ｎ接合障壁７を形成する。注入領域６に対する
電気接続を行ない、この注入領域６に電圧を印加
して障壁７を順方向バイアスし、これにより少数
電荷キヤリア（本例ではｐ型である反対導電型を
表わす正孔）を（矢印１６で示すように）本体部
分１内に注入させ、電流路２０の導電率を変調す
る。本例では装置領域５の電極１２を用いて注入
領域６に対する接続をも行なうことにより電極構
成を簡単化する。
素より成る半導体本体１０を具え、この半導体本
体１０は１導電型（本例ではｎ型）の本体部分１
を有する。図面には半導体本体１０の中央区域の
みを示してある。半導体装置の第１電極１１およ
び第２電極１２間には本体部分１を通つて電流路
２０が延在している（第２図参照）。本例ではこ
の電流路２０は装置領域３，４および５をも経て
延在している。半導体装置は更に少数キヤリア注
入領域６を有し、この領域６は本体部分１と相俟
つて電流路２０の付近に障壁７を形成している。
本例では、注入領域６は半導体本体１０内に位置
する反対導電型（ｐ型）の半導体領域であり、ｐ
−ｎ接合障壁７を形成する。注入領域６に対する
電気接続を行ない、この注入領域６に電圧を印加
して障壁７を順方向バイアスし、これにより少数
電荷キヤリア（本例ではｐ型である反対導電型を
表わす正孔）を（矢印１６で示すように）本体部
分１内に注入させ、電流路２０の導電率を変調す
る。本例では装置領域５の電極１２を用いて注入
領域６に対する接続をも行なうことにより電極構
成を簡単化する。
本発明によれば、前記の反対導電型（本例では
ｐ型）の他の領域８を電流路２０の付近で本体部
分１の一部部内に位置させ、これらの他の領域を
本体部分１内での少数電荷キヤリアに対する拡散
長Ｌの多くとも２倍である距離だけ注入領域６か
ら又は互いに分離させる。本体部分１と相俟つて
ｐ−ｎ接合９を形成するこれらの他の領域８は電
極接続部を有さず、注入領域６からの注入少数キ
ヤリア１６に依存する電位で浮遊する。これらの
他の領域８は少数キヤリアを（第２図に矢印１８
で示すように）注入領域６から離れた本体部分１
の区域に注入する作用をする。このようにして本
体部分１内の電流路２０の全長に亘つて、すなわ
ち注入領域６の付近と注入領域６から離れた部分
との双方において導電率の変調を達成することが
できる。
ｐ型）の他の領域８を電流路２０の付近で本体部
分１の一部部内に位置させ、これらの他の領域を
本体部分１内での少数電荷キヤリアに対する拡散
長Ｌの多くとも２倍である距離だけ注入領域６か
ら又は互いに分離させる。本体部分１と相俟つて
ｐ−ｎ接合９を形成するこれらの他の領域８は電
極接続部を有さず、注入領域６からの注入少数キ
ヤリア１６に依存する電位で浮遊する。これらの
他の領域８は少数キヤリアを（第２図に矢印１８
で示すように）注入領域６から離れた本体部分１
の区域に注入する作用をする。このようにして本
体部分１内の電流路２０の全長に亘つて、すなわ
ち注入領域６の付近と注入領域６から離れた部分
との双方において導電率の変調を達成することが
できる。
本発明によれば更に、前記の反対導電型（本例
ではｐ型）の装置領域３が本体部分１と相俟つて
ｐ−ｎ接合２を形成しており、このｐ−ｎ接合２
は半導体装置の１動作モード、すなわち第３図に
示す電圧遮断モードで逆バイアスされる。このモ
ードでは、電極１１および１２間に印加される高
電圧をｐ−ｎ接合２が遮断し、電圧降下は殆んど
が本体部分１内の空乏層５０の広がりに与えられ
る。本体部分１は領域３よりも可成り高い固有抵
抗を有する為、この本体部分１がこの電圧降下を
受ける。他の領域８はその１つ以上がｐ−ｎ接合
２から本体部分１内のこの空乏層５０の広がり内
に位置する為、ここに位置する他の領域８は空乏
層５０内の高電界を弱め、これによりｐ−ｎ接合
２の降服電圧を増大させる作用をする。
ではｐ型）の装置領域３が本体部分１と相俟つて
ｐ−ｎ接合２を形成しており、このｐ−ｎ接合２
は半導体装置の１動作モード、すなわち第３図に
示す電圧遮断モードで逆バイアスされる。このモ
ードでは、電極１１および１２間に印加される高
電圧をｐ−ｎ接合２が遮断し、電圧降下は殆んど
が本体部分１内の空乏層５０の広がりに与えられ
る。本体部分１は領域３よりも可成り高い固有抵
抗を有する為、この本体部分１がこの電圧降下を
受ける。他の領域８はその１つ以上がｐ−ｎ接合
２から本体部分１内のこの空乏層５０の広がり内
に位置する為、ここに位置する他の領域８は空乏
層５０内の高電界を弱め、これによりｐ−ｎ接合
２の降服電圧を増大させる作用をする。
第１〜３図の半導体装置はDMOS型の絶縁ゲ
ート電界効果トランジスタである。本体部分１は
ｐ型基板２１上にエピタキシアル層として存在す
る低ドープドレインドリフト領域（第１〜３図に
Ｎ−で示す）を構成する。基板２１の裏面には電
極２２があり、この電極２２はソース電極１１と
同じ電位点に接続しうる。領域３，５，６および
８は導電型決定不純物を用いた既知の方法で層１
に局部的なドーピングを行なうことにより形成す
る。領域５はトランジスタの高ドープドレイン領
域（第１〜３図にＮ＋で示す）である。ｐ型の装
置領域３内には高ドープｎ型ソース領域４を設け
る。層１の表面には、電極１１および１２に対す
る接点窓を有する絶縁性の表面安定化層１５を設
ける。また、ソースドレイン電流路２０のうち領
域３を経て延在する部分の上方で絶縁層１５の薄
肉部分上にゲート電極１３を設ける。この電極１
３を第１図に破線で示してある。ゲート電極１３
に供給する信号が無い場合には、トランジスタは
第３図に示すようにソース電極１１およびドレイ
ン電極１２間に印加する電圧を遮断する。符号５
０は逆バイアスされたｐ−ｎ接合２から延在する
空乏層を有し、符号５１は層１と基板２１との間
の逆バイアスｐ−ｎ接合からの空乏層を示す。ゲ
ート電極１３にしきい値電圧よりも高い信号が供
給されると、トランジスタがターン・オンし、多
数キヤリア（電子）がソース領域４から本体部分
１内に流れる。これに伴なつて、少数キヤリア１
６および１８が注入され、これにより層部分１に
おける電流路２０の長さ方向に沿う固有抵抗を減
少させ、これにより装置のオン抵抗を減少させ
る。電極１１，１２，１３および２２へ電気接続
ラインを第２および３図にＳ，Ｄ，ＧおよびSS
として示してある。
ート電界効果トランジスタである。本体部分１は
ｐ型基板２１上にエピタキシアル層として存在す
る低ドープドレインドリフト領域（第１〜３図に
Ｎ−で示す）を構成する。基板２１の裏面には電
極２２があり、この電極２２はソース電極１１と
同じ電位点に接続しうる。領域３，５，６および
８は導電型決定不純物を用いた既知の方法で層１
に局部的なドーピングを行なうことにより形成す
る。領域５はトランジスタの高ドープドレイン領
域（第１〜３図にＮ＋で示す）である。ｐ型の装
置領域３内には高ドープｎ型ソース領域４を設け
る。層１の表面には、電極１１および１２に対す
る接点窓を有する絶縁性の表面安定化層１５を設
ける。また、ソースドレイン電流路２０のうち領
域３を経て延在する部分の上方で絶縁層１５の薄
肉部分上にゲート電極１３を設ける。この電極１
３を第１図に破線で示してある。ゲート電極１３
に供給する信号が無い場合には、トランジスタは
第３図に示すようにソース電極１１およびドレイ
ン電極１２間に印加する電圧を遮断する。符号５
０は逆バイアスされたｐ−ｎ接合２から延在する
空乏層を有し、符号５１は層１と基板２１との間
の逆バイアスｐ−ｎ接合からの空乏層を示す。ゲ
ート電極１３にしきい値電圧よりも高い信号が供
給されると、トランジスタがターン・オンし、多
数キヤリア（電子）がソース領域４から本体部分
１内に流れる。これに伴なつて、少数キヤリア１
６および１８が注入され、これにより層部分１に
おける電流路２０の長さ方向に沿う固有抵抗を減
少させ、これにより装置のオン抵抗を減少させ
る。電極１１，１２，１３および２２へ電気接続
ラインを第２および３図にＳ，Ｄ，ＧおよびSS
として示してある。
第１〜３図には一例として４つの浮遊領域８を
示してある。これら４つの領域８は少数キヤリア
注入領域６により形成された障壁７から離れる一
方向および装置領域３により形成されたｐ−ｎ接
合２から離れる反対方向に延在する列で順次に配
置する（第１図参照）。この列の順次の領域８は
多くとも2L（層部分１における少数キヤリア拡散
長Ｌの２倍）だけ互いに離間している。第１図に
示す簡単な一側のトランジスタ構造の場合、第１
図の平面図に示すように浮遊領域８を単にまつす
ぐな平行細条とすることができる。第１〜３図の
トランジスタの特定例では、ｎ型層部分が40Ω−
cmの固有抵抗と10μｍの少数キヤリア拡散長とを
有するようにすることができ、これらは例えば陽
子衝撃により得ることができる。領域３，６およ
び８は10μｍの深さとすることができる。装置の
分離を改善する為に、エピタキシヤル層１を拡散
長の数倍の厚さで、例えば50μｍの厚さとするこ
とができる。装置領域３は90μｍの長さ、60μｍ
の幅に、浮遊領域８の各々は100μｍの長さ、15μ
ｍの幅に、注入領域６は100μｍの長さ、25μｍの
幅にすることができ、領域８は、15μｍの幅すな
わち拡散長Ｌの1.5倍の幅を有するｎ型層部分１
の区域により互いに且つ領域３および６から離間
させることができる。ゲート電極１３の下の区域
を除く絶縁表面安定化層１５は、例えば二酸化珪
素上に、酸素をドーピングした半絶縁多結晶珪素
を設けたものを有するようにすることができる。
示してある。これら４つの領域８は少数キヤリア
注入領域６により形成された障壁７から離れる一
方向および装置領域３により形成されたｐ−ｎ接
合２から離れる反対方向に延在する列で順次に配
置する（第１図参照）。この列の順次の領域８は
多くとも2L（層部分１における少数キヤリア拡散
長Ｌの２倍）だけ互いに離間している。第１図に
示す簡単な一側のトランジスタ構造の場合、第１
図の平面図に示すように浮遊領域８を単にまつす
ぐな平行細条とすることができる。第１〜３図の
トランジスタの特定例では、ｎ型層部分が40Ω−
cmの固有抵抗と10μｍの少数キヤリア拡散長とを
有するようにすることができ、これらは例えば陽
子衝撃により得ることができる。領域３，６およ
び８は10μｍの深さとすることができる。装置の
分離を改善する為に、エピタキシヤル層１を拡散
長の数倍の厚さで、例えば50μｍの厚さとするこ
とができる。装置領域３は90μｍの長さ、60μｍ
の幅に、浮遊領域８の各々は100μｍの長さ、15μ
ｍの幅に、注入領域６は100μｍの長さ、25μｍの
幅にすることができ、領域８は、15μｍの幅すな
わち拡散長Ｌの1.5倍の幅を有するｎ型層部分１
の区域により互いに且つ領域３および６から離間
させることができる。ゲート電極１３の下の区域
を除く絶縁表面安定化層１５は、例えば二酸化珪
素上に、酸素をドーピングした半絶縁多結晶珪素
を設けたものを有するようにすることができる。
上述したのとは異なる寸法を用いたり、多くの
変形を施したりしうること勿論である。例えば、
領域８および６の間隔を例えばキヤリア拡散長Ｌ
に或いはそれ以下に減少させることにより少数キ
ヤリア１８の注入効率を高めたり、異なる領域８
の間隔を異なる区域で変え、これら区域における
少数キヤリア１８の注入が電流路２０に沿う最適
パターンに応じて制御されるようにすることがで
きる。しかし、間隔はあまりにも大きく（すなわ
ち２・Ｌよりも大きく）してはならない。すなわ
ち、間隔をあまり大きくすると、領域８による少
数キヤリアの収集効率および再注入効率が悪くな
り、前記の区域における導電率変調効果が無視し
うる程度に小さくなつてしまう。
変形を施したりしうること勿論である。例えば、
領域８および６の間隔を例えばキヤリア拡散長Ｌ
に或いはそれ以下に減少させることにより少数キ
ヤリア１８の注入効率を高めたり、異なる領域８
の間隔を異なる区域で変え、これら区域における
少数キヤリア１８の注入が電流路２０に沿う最適
パターンに応じて制御されるようにすることがで
きる。しかし、間隔はあまりにも大きく（すなわ
ち２・Ｌよりも大きく）してはならない。すなわ
ち、間隔をあまり大きくすると、領域８による少
数キヤリアの収集効率および再注入効率が悪くな
り、前記の区域における導電率変調効果が無視し
うる程度に小さくなつてしまう。
少数キヤリア注入領域６は１つの領域６よりも
多い領域に分け、これらのすべてを電極１２に接
触させるようにすることができる。更に、列中の
順次の浮遊領域８の各々を１つの連続細条とする
代りに、各細条をその長さ方向で分け、装置領域
３と注入領域６との間で浮遊領域８の２次元のア
レイが形成されるようにすることができる。列中
の浮遊領域８の個数は多くとも少くもすることが
でき、ある装置では適切な形状の浮遊領域８をた
だ１個設ければ充分である場合もある。
多い領域に分け、これらのすべてを電極１２に接
触させるようにすることができる。更に、列中の
順次の浮遊領域８の各々を１つの連続細条とする
代りに、各細条をその長さ方向で分け、装置領域
３と注入領域６との間で浮遊領域８の２次元のア
レイが形成されるようにすることができる。列中
の浮遊領域８の個数は多くとも少くもすることが
でき、ある装置では適切な形状の浮遊領域８をた
だ１個設ければ充分である場合もある。
第４図は、列中の浮遊領域８を、装置領域３を
同心的に囲むように配置した環状構造８，８ａの
一部分とした本発明半導体装置の変形例を示す。
本例では２つのリングを示してあり、その各々は
その長さ方向で分割され、装置領域３と注入領域
との間の各リングの部分８がこのリングの残り８
ａと不連続となるようになつている。この不連続
により、注入される少数キヤリア１８の殆んどお
よびこれによる導電率の変調が領域３と注入領域
との間の能動装置区域に生じるようにしたり、環
状領域８および８ａが電圧遮断状態でｐ−ｎ接合
２を横方向で囲む空乏層の均一な広がりを助長す
ることによりｐ−ｎ接合２の降服電圧を高めるよ
うにしたりする。また浮遊領域８（存在するなら
ば８ａも）の正味のドーピング濃度をこれら浮遊
領域が空乏層により可成り空乏化されるようなレ
ベルまだ減少させることにより逆バイアスｐ−ｎ
接合２の遮断特性を高めることもできる。これに
より各領域８の大部分を空乏化しうる。更に、単
結晶半導体基板２１上に単結晶エピタキシアル層
１を設ける代りに、本発明による半導体装置の半
導体本体部分１を（例えば多結晶或いは無定形半
導体材料を以つて）半導体層として、少くともこ
の半導体層１に隣接する電気絶縁材料より成る基
板２１上により一層廉価に形成しうる。このよう
な半導体装置１の少数キヤリア拡散長は短くなる
おそれがあるも、本発明を用いることにより依然
として導電率の変調を全電流路２０に沿つて達成
せしめることができる。
同心的に囲むように配置した環状構造８，８ａの
一部分とした本発明半導体装置の変形例を示す。
本例では２つのリングを示してあり、その各々は
その長さ方向で分割され、装置領域３と注入領域
との間の各リングの部分８がこのリングの残り８
ａと不連続となるようになつている。この不連続
により、注入される少数キヤリア１８の殆んどお
よびこれによる導電率の変調が領域３と注入領域
との間の能動装置区域に生じるようにしたり、環
状領域８および８ａが電圧遮断状態でｐ−ｎ接合
２を横方向で囲む空乏層の均一な広がりを助長す
ることによりｐ−ｎ接合２の降服電圧を高めるよ
うにしたりする。また浮遊領域８（存在するなら
ば８ａも）の正味のドーピング濃度をこれら浮遊
領域が空乏層により可成り空乏化されるようなレ
ベルまだ減少させることにより逆バイアスｐ−ｎ
接合２の遮断特性を高めることもできる。これに
より各領域８の大部分を空乏化しうる。更に、単
結晶半導体基板２１上に単結晶エピタキシアル層
１を設ける代りに、本発明による半導体装置の半
導体本体部分１を（例えば多結晶或いは無定形半
導体材料を以つて）半導体層として、少くともこ
の半導体層１に隣接する電気絶縁材料より成る基
板２１上により一層廉価に形成しうる。このよう
な半導体装置１の少数キヤリア拡散長は短くなる
おそれがあるも、本発明を用いることにより依然
として導電率の変調を全電流路２０に沿つて達成
せしめることができる。
これらの変形のいずれもラテラル電界効果トラ
ンジスタ、たとえば第１および第２図のラテラル
DMOSトランジスタに対して用いることができ
る。
ンジスタ、たとえば第１および第２図のラテラル
DMOSトランジスタに対して用いることができ
る。
第４および５図に示すように、本発明はラテラ
ル電界効果トランジスタ以外の他の型の半導体装
置にも導入しうる。第４および５図は絶縁基板２
１上の半導体層１内に形成したバイポーラトラン
ジスタを示す。このトランジスタはｐ型ベース領
域３内にｎ型エミツタ領域４を有する。ベース領
域３およびエミツタ領域４は、層表面における絶
縁表面安定化層１５にあけた別々の接点窓内に設
けた個々のベース電極３３およびエミツタ電極３
４に接続した別々の接続ラインＢおよびＥを有す
る。電流路２０はエミツタ電極３４と、層１内の
領域３０に接触し第５図にＸで示す接続ラインを
有する電極３２との間に延在する。領域３０の特
性はこのバイポーラトランジスタより成る装置の
種類に依存する。
ル電界効果トランジスタ以外の他の型の半導体装
置にも導入しうる。第４および５図は絶縁基板２
１上の半導体層１内に形成したバイポーラトラン
ジスタを示す。このトランジスタはｐ型ベース領
域３内にｎ型エミツタ領域４を有する。ベース領
域３およびエミツタ領域４は、層表面における絶
縁表面安定化層１５にあけた別々の接点窓内に設
けた個々のベース電極３３およびエミツタ電極３
４に接続した別々の接続ラインＢおよびＥを有す
る。電流路２０はエミツタ電極３４と、層１内の
領域３０に接触し第５図にＸで示す接続ラインを
有する電極３２との間に延在する。領域３０の特
性はこのバイポーラトランジスタより成る装置の
種類に依存する。
第４および５図のｎ型層部分１は一形態ではト
ランジスタのコレクタ領域の低ドープ部分であ
る。この場合、領域３０は高ドープｎ型コレクタ
接点領域とすることができ、従つて電極３２およ
び接続ラインＸはトランジスタのコレクタ電極接
続部を構成する。このトランジスタがベース電極
３３における信号によりターン・オンされ、エミ
ツタおよびコレクタ電極間が電流飽和の状態で動
作する場合には、ベース−コレクタ接合２は既知
のように順方向バイアスされ、従つてベース領域
３が第５図に矢印３３′で示すようにｎ型層部分
１中の電流路内に少数キヤリア（正孔）を注入し
始める。ｐ−ｎ接合２に最も近くに位置する浮遊
領域８はこのｐ−ｎ接合２から少数キヤリア拡散
長の２倍以内に位置する為、この浮遊領域は注入
されたこれらキヤリアのうちの幾つかを集め、次
にこの浮遊領域自体が第５図に矢印１８で示すよ
うに正孔をｐ−ｎ接合２から離れた区域に注入す
る。注入されたこれらの正孔は同様に２番目の浮
遊領域８により集められ、注入される。このよう
にして、層部分１内の電流路２０の長手方向に沿
うオン抵抗が導電率の変調により減少する。従つ
てこの場合、（電極３３および接続ラインＢを有
する）ベース領域３は第１図の領域６に相当する
少数キヤリア注入領域としても作用し、ベース−
コレクタ接合２は第１図の障壁７に相当する注入
障壁として作用する。
ランジスタのコレクタ領域の低ドープ部分であ
る。この場合、領域３０は高ドープｎ型コレクタ
接点領域とすることができ、従つて電極３２およ
び接続ラインＸはトランジスタのコレクタ電極接
続部を構成する。このトランジスタがベース電極
３３における信号によりターン・オンされ、エミ
ツタおよびコレクタ電極間が電流飽和の状態で動
作する場合には、ベース−コレクタ接合２は既知
のように順方向バイアスされ、従つてベース領域
３が第５図に矢印３３′で示すようにｎ型層部分
１中の電流路内に少数キヤリア（正孔）を注入し
始める。ｐ−ｎ接合２に最も近くに位置する浮遊
領域８はこのｐ−ｎ接合２から少数キヤリア拡散
長の２倍以内に位置する為、この浮遊領域は注入
されたこれらキヤリアのうちの幾つかを集め、次
にこの浮遊領域自体が第５図に矢印１８で示すよ
うに正孔をｐ−ｎ接合２から離れた区域に注入す
る。注入されたこれらの正孔は同様に２番目の浮
遊領域８により集められ、注入される。このよう
にして、層部分１内の電流路２０の長手方向に沿
うオン抵抗が導電率の変調により減少する。従つ
てこの場合、（電極３３および接続ラインＢを有
する）ベース領域３は第１図の領域６に相当する
少数キヤリア注入領域としても作用し、ベース−
コレクタ接合２は第１図の障壁７に相当する注入
障壁として作用する。
第４および５図に示す装置の他の形態では、ｎ
型層部分１は、バイポーラトランジスタが一部分
を成しているサイリスタの低ドープｎ型ベース領
域を構成する。この場合、領域３０はサイリスタ
の高ドープｐ型陽極領域とすることができ、この
領域が層部分１と相俟つてｐ−ｎ接合３１を形成
する。この場合、電極３２および接続ラインＸが
サイリスタの陽極電極接続部を構成する。このサ
イリスタをベース電極３３における信号によりタ
ーン・オンさせ、陰極領域４および陽極領域３０
間が電流飽和状態で動作させる場合には、ｐ−ｎ
接合２および３１の双方が既知のように順方向バ
イアスされる。従つてこの場合、ｐ型領域３およ
び３０の双方が少数キヤリア注入領域６として作
用し、ｐ−ｎ接合２および３１が少数キヤリア注
入障壁７として作用する。浮遊領域８は領域３お
よび３０から少数キヤリア拡散長の２倍以内に位
置する為、層部分１内の電流路２０に沿う少数キ
ヤリア注入の分布に関して前述し場合と同様に機
能する。
型層部分１は、バイポーラトランジスタが一部分
を成しているサイリスタの低ドープｎ型ベース領
域を構成する。この場合、領域３０はサイリスタ
の高ドープｐ型陽極領域とすることができ、この
領域が層部分１と相俟つてｐ−ｎ接合３１を形成
する。この場合、電極３２および接続ラインＸが
サイリスタの陽極電極接続部を構成する。このサ
イリスタをベース電極３３における信号によりタ
ーン・オンさせ、陰極領域４および陽極領域３０
間が電流飽和状態で動作させる場合には、ｐ−ｎ
接合２および３１の双方が既知のように順方向バ
イアスされる。従つてこの場合、ｐ型領域３およ
び３０の双方が少数キヤリア注入領域６として作
用し、ｐ−ｎ接合２および３１が少数キヤリア注
入障壁７として作用する。浮遊領域８は領域３お
よび３０から少数キヤリア拡散長の２倍以内に位
置する為、層部分１内の電流路２０に沿う少数キ
ヤリア注入の分布に関して前述し場合と同様に機
能する。
第４および５図のトランジスタ或いはサイリス
タがその遮断状態にある場合、空乏層はエミツタ
−コレクタ電圧或いは陰極−陽極電圧により逆バ
イアスされたｐ−ｎ接合２から広がる。第３図の
場合と同様に、この空乏層の広がり範囲内に位置
する浮遊領域８はｐ−ｎ接合２の遮断特性を高め
る。浮遊領域８のドーピング濃度は低くし、この
状態で空乏化がほぼ完全に達成されるようにする
のが好ましい。サイリスタの場合には、浮遊領域
８は逆極性の陰極−陽極電圧を印加した場合にｐ
−ｎ接合３１の遮断特性を同様に高めうる。
タがその遮断状態にある場合、空乏層はエミツタ
−コレクタ電圧或いは陰極−陽極電圧により逆バ
イアスされたｐ−ｎ接合２から広がる。第３図の
場合と同様に、この空乏層の広がり範囲内に位置
する浮遊領域８はｐ−ｎ接合２の遮断特性を高め
る。浮遊領域８のドーピング濃度は低くし、この
状態で空乏化がほぼ完全に達成されるようにする
のが好ましい。サイリスタの場合には、浮遊領域
８は逆極性の陰極−陽極電圧を印加した場合にｐ
−ｎ接合３１の遮断特性を同様に高めうる。
本発明を同様に導入しうる他の種類の装置は
PINダイオードである。このダイオードは例えば
第４および５図の構造に類似する構造にすること
ができるも、ｎ型領域４と電極３４と接続ライン
Ｅとは省略する。このダイオードでは電流路２０
はｐ型陽極領域３０から、極めてわずかにドーピ
ングされた、すなわちほぼ真性な本体部分１を経
てｎ型陰極領域３まで延在し、このダイオードは
陽極電極３２およびその接続ラインＸと陰極電極
３３およびその接続ラインＢとを有する。この
PINダイオードにおける浮遊領域８は前述した場
合と同様に本体部分１における電流路２０に沿う
少数キヤリア注入を分布させる機能をする。
PINダイオードである。このダイオードは例えば
第４および５図の構造に類似する構造にすること
ができるも、ｎ型領域４と電極３４と接続ライン
Ｅとは省略する。このダイオードでは電流路２０
はｐ型陽極領域３０から、極めてわずかにドーピ
ングされた、すなわちほぼ真性な本体部分１を経
てｎ型陰極領域３まで延在し、このダイオードは
陽極電極３２およびその接続ラインＸと陰極電極
３３およびその接続ラインＢとを有する。この
PINダイオードにおける浮遊領域８は前述した場
合と同様に本体部分１における電流路２０に沿う
少数キヤリア注入を分布させる機能をする。
第１図は、本発明による絶縁ゲート電界効果ト
ランジスタの一部を示す平面図、第２図は、第１
図の−線上を断面とし、第１図のトランジス
タをオン状態にした場合の少数キヤリアの注入状
態を示している第１図のトランジスタの断面図、
第３図は、第１図のトランジスタを遮断状態にし
た場合の空乏層の広がりを示す第２図と同様な断
面図、第４図は、本発明によるバイポーラトラン
ジスタを有する装置の一部を示す平面図、第５図
は、第４図の−線上を断面とし矢の方向に見
た断面図である。 １……半導体本体部分、２，３１……ｐ−ｎ接
合、３，４，５……装置領域、６……少数キヤリ
ア注入領域、７……障壁、８……他の領域、１０
……半導体本体、１１，１２，２２，３２……電
極、１３……ゲート電極、１５……絶縁表面安定
化層、１６，１８，３３……少数キヤリア、２０
……電流路、２１……基板、３３……ベース電
極、３４……エミツタ電極、５０，５１……空乏
層。
ランジスタの一部を示す平面図、第２図は、第１
図の−線上を断面とし、第１図のトランジス
タをオン状態にした場合の少数キヤリアの注入状
態を示している第１図のトランジスタの断面図、
第３図は、第１図のトランジスタを遮断状態にし
た場合の空乏層の広がりを示す第２図と同様な断
面図、第４図は、本発明によるバイポーラトラン
ジスタを有する装置の一部を示す平面図、第５図
は、第４図の−線上を断面とし矢の方向に見
た断面図である。 １……半導体本体部分、２，３１……ｐ−ｎ接
合、３，４，５……装置領域、６……少数キヤリ
ア注入領域、７……障壁、８……他の領域、１０
……半導体本体、１１，１２，２２，３２……電
極、１３……ゲート電極、１５……絶縁表面安定
化層、１６，１８，３３……少数キヤリア、２０
……電流路、２１……基板、３３……ベース電
極、３４……エミツタ電極、５０，５１……空乏
層。
Claims (1)
- 【特許請求の範囲】 １ １導電型の本体部分を有する半導体本体と、
少くとも前記の本体部分を経て延在する電流路
と、この電流路の付近で前記の本体部分と相俟つ
て障壁を形成する少数キヤリア注入領域と、前記
の障壁を順方向バイアスする電圧を前記の注入領
域に印加し、これにより反対導電型を表わす少数
電荷キヤリアを前記の１導電型の本体部分内に注
入して電流路の導電率を変調する為の注入領域に
対する電気接続部とを具える半導体装置におい
て、前記の反対導電型の少くとも１つの他の領域
を前記の電流路の付近で前記の本体部分の一部分
内に設け、この他の領域は前記の１導電型の本体
部分内の少数電荷キヤリアに対するキヤリア拡散
長の多くとも２倍である距離だけ前記の注入領域
から離間され、この他の領域は前記の注入領域か
らの少数電荷キヤリアの注入に依存する電位で浮
遊し且つ前記反対導電型を表わす少数電荷キヤリ
アを前記の１導電型の本体部分のうち前記の注入
領域から離れた区域に注入する作用をするように
したことを特徴とする半導体装置。 ２ 特許請求の範囲第１項に記載の半導体装置に
おいて、前記の１つの他の領域は、前記の電流路
の付近で前記の本体部分の一部分内に位置し且つ
前記の１導電型の本体部分内の少数電荷キヤリア
に対するキヤリア拡散長の多くとも２倍だけ互い
に離間されている複数個の前記の反対導電型の他
の領域の１つであり、これら複数個の他の領域は
前記の注入領域からの少数電荷キヤリアの注入に
依存する電位で浮遊し且つ少数電荷キヤリアを前
記の１導電型の本体部分のうち前記の注入領域か
ら離れた区域に注入する作用をするようになつて
いることを特徴とする半導体装置。 ３ 特許請求の範囲第２項に記載の半導体装置に
おいて、前記の他の領域のうち少くとも幾つかは
前記の注入領域より成る障壁から離れる方向に延
在する列で順次に配置されており、この列の順次
の他の領域は前記の少数電荷キヤリアのキヤリア
拡散長の多くとも２倍だけ互いに離間しているこ
とを特徴とする半導体装置。 ４ 特許請求の範囲第１〜３項のいずれか１項に
記載の半導体装置において、前記の反対導電型の
装置領域が前記の１導電型の前記の本体部分と相
俟つてｐ−ｎ接合を形成し、前記の本体部分は前
記の装置領域よりも高い固有抵抗を有しており、
前記のｐ−ｎ接合は半導体装置の少くとも１つの
動作モードで逆バイアスされ、前記の１つ以上の
他の領域は、前記のｐ−ｎ接合が前記の少くとも
１つの動作モードで逆バイアスされた際にこのｐ
−ｎ接合から前記の本体部分内に延在する空乏層
の広がり内に位置するようになつていることを特
徴とする半導体装置。 ５ 特許請求の範囲第４項に記載の半導体装置に
おいて、前記の他の領域の少くとも幾つかは前記
の装置領域から離れる方向に延在する列で順次に
配置され、この列の順次の他の領域は前記の少数
電荷キヤリアのキヤリア拡散長の多くとも２倍だ
け互いに離間していることを特徴とする半導体装
置。 ６ 特許請求の範囲第５項に記載の半導体装置に
おいて、前記の他の領域の平面図でみて、前記の
反対導電型の前記の装置領域の周りに同心的に配
置した環状領域構造の一部分であることを特徴と
する半導体装置。 ７ 特許請求の範囲第４〜６項のいずれか１項に
記載の半導体装置において、前記の反対導電型の
前記の装置領域内に設けた前記の１導電型のソー
ス領域を有する絶縁ゲート電界効果トランジスタ
を具え、前記の１導電型の本体部分が前記のトラ
ンジスタのドレインドリフト領域を形成している
ことを特徴とする半導体装置。 ８ 特許請求の範囲第７項に記載の半導体装置に
おいて、前記の注入領域に対する電気接続部を前
記の本体部分にも接続し、この電気接続部が前記
のトランジスタのドレイン電極接続部をも構成し
ていることを特徴とする半導体装置。 ９ 特許請求の範囲第４〜６項のいずれか１項に
記載の半導体装置において、前記の反対導電型の
前記の装置領域内に設けた前記の１導電型のエミ
ツタ領域を有するバイポーラトランジスタを具
え、前記の装置領域がこのバイポーラトランジス
タのベース領域を構成していることを特徴とする
半導体装置。 １０ 特許請求の範囲第９項に記載の半導体装置
において、前記の１導電型の本体部分が前記のバ
イポーラトランジスタのコレクタ領域を構成し、
前記の反対導電型の前記の装置領域は前記のトラ
ンジスタがその飽和オン動作モードで動作した際
に注入領域として作用するようになつていること
を特徴とする半導体装置。 １１ 特許請求の範囲第９項に記載の半導体装置
において、前記のトランジスタが前記の１導電型
のベース領域を構成する前記の本体部分に隣接す
る前記の反対導電型の陽極或いは陰極領域を有す
るサイリスタの一部分を構成し、前記の注入領域
は少くとも部分的に前記の陽極或いは陰極領域を
以つて構成されていることを特徴とする半導体装
置。 １２ 特許請求の範囲第１〜１１項のいずれか１
項に記載の半導体装置において、前記の１導電型
の前記の本体部分は基板上の半導体層であること
を特徴とする半導体装置。 １３ 特許請求の範囲第１２項に記載の半導体装
置において、前記の基板は少くとも前記の半導体
層に隣接する電気絶縁材料より成つていることを
特徴とする半導体装置。 １４ 特許請求の範囲第１３項に記載の半導体装
置において、前記の半導体層は多結晶或いは無定
形の半導体材料を有していることを特徴とする半
導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8508203 | 1985-03-29 | ||
| GB08508203A GB2173037A (en) | 1985-03-29 | 1985-03-29 | Semiconductor devices employing conductivity modulation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61230375A JPS61230375A (ja) | 1986-10-14 |
| JPH0579190B2 true JPH0579190B2 (ja) | 1993-11-01 |
Family
ID=10576875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61072402A Granted JPS61230375A (ja) | 1985-03-29 | 1986-03-29 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4831423A (ja) |
| EP (1) | EP0201945B1 (ja) |
| JP (1) | JPS61230375A (ja) |
| CA (1) | CA1251578A (ja) |
| DE (1) | DE3688518T2 (ja) |
| GB (1) | GB2173037A (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1985-03-29 GB GB08508203A patent/GB2173037A/en not_active Withdrawn
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- 1986-03-29 JP JP61072402A patent/JPS61230375A/ja active Granted
-
1987
- 1987-11-06 US US07/119,304 patent/US4831423A/en not_active Expired - Fee Related
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