JP2001313393A - 電力用半導体装置及びその駆動方法 - Google Patents
電力用半導体装置及びその駆動方法Info
- Publication number
- JP2001313393A JP2001313393A JP2000130648A JP2000130648A JP2001313393A JP 2001313393 A JP2001313393 A JP 2001313393A JP 2000130648 A JP2000130648 A JP 2000130648A JP 2000130648 A JP2000130648 A JP 2000130648A JP 2001313393 A JP2001313393 A JP 2001313393A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- type
- semiconductor
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 261
- 238000000034 method Methods 0.000 title claims description 14
- 239000012535 impurity Substances 0.000 claims description 30
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000002347 injection Methods 0.000 abstract description 32
- 239000007924 injection Substances 0.000 abstract description 32
- 239000000243 solution Substances 0.000 abstract 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 17
- 229910052698 phosphorus Inorganic materials 0.000 description 17
- 239000011574 phosphorus Substances 0.000 description 17
- 238000005468 ion implantation Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 高耐圧で、且つターンオン時間が短く、高速
動作が可能で、スイチング損失が小さい電力用半導体装
置を提供する。 【解決手段】 ｎ−型ドリフト層１中にｐ＋型埋込み層
９を有するパワーＭＯＳＦＥＴにおいて、ｐ型ベース層
４の側方に第２のゲート電極１１に接続されたｐ＋型キ
ャリア注入層１０を設け、ターンオン動作時にｐ＋型キ
ャリア注入層１０からホール（正孔）をｎ−型ドリフト
層１中に注入する。このｐ＋型キャリア注入層１０から
ホールの注入により、ｐ＋型埋込み層９の空乏化を速や
かに解消することにより、ターンオン時間を短縮し、高
速動作を可能ににすると共に、スイッチング損失を小さ
くする。
動作が可能で、スイチング損失が小さい電力用半導体装
置を提供する。 【解決手段】 ｎ−型ドリフト層１中にｐ＋型埋込み層
９を有するパワーＭＯＳＦＥＴにおいて、ｐ型ベース層
４の側方に第２のゲート電極１１に接続されたｐ＋型キ
ャリア注入層１０を設け、ターンオン動作時にｐ＋型キ
ャリア注入層１０からホール（正孔）をｎ−型ドリフト
層１中に注入する。このｐ＋型キャリア注入層１０から
ホールの注入により、ｐ＋型埋込み層９の空乏化を速や
かに解消することにより、ターンオン時間を短縮し、高
速動作を可能ににすると共に、スイッチング損失を小さ
くする。
Description
【０００１】
【発明の属する技術分野】本発明は、大電力の制御に用
いられる電力用半導体装置及びその素子の駆動方式に関
し、特にパワーＭＯＳＦＥＴ及びその駆動方式に関す
る。
いられる電力用半導体装置及びその素子の駆動方式に関
し、特にパワーＭＯＳＦＥＴ及びその駆動方式に関す
る。
【０００２】
【従来の技術】最近、電力制御用の電力用半導体装置と
してユニポーラ動作のパワーＭＯＳＦＥＴが広く用いら
れているが、ＭＯＳＦＥＴは、高速動作が期待できる
が、バイポーラ動作のＩＧＢＴに比べて耐圧が高くなる
にしたがって、オン状態でので電圧降下が高くなり、通
電損失が大きくなる問題がある。この問題を解決するＭ
ＯＳＦＥＴの一例として、例えば特開平９−１９１１０
９号公報に開示されたものが知られている。
してユニポーラ動作のパワーＭＯＳＦＥＴが広く用いら
れているが、ＭＯＳＦＥＴは、高速動作が期待できる
が、バイポーラ動作のＩＧＢＴに比べて耐圧が高くなる
にしたがって、オン状態でので電圧降下が高くなり、通
電損失が大きくなる問題がある。この問題を解決するＭ
ＯＳＦＥＴの一例として、例えば特開平９−１９１１０
９号公報に開示されたものが知られている。
【０００３】図１０は、この種のＭＯＳＦＥＴの構成を
模式的に示す断面図である。
模式的に示す断面図である。
【０００４】このＭＯＳＦＥＴは、ｎ−型ドリフト層１
１１の一方の表面にｎ＋型ドレイン層１１２が形成さ
れ、このｎ＋型ドレイン層１１２上にはドレイン電極１
１３が形成されている。またそのｎ−型ドリフト層１１
１の他方の表面には複数のｐ型ベース層１１４が選択的
に形成され、この各ｐ型ベース層１１４表面にはｎ＋型
ソース層１１５が選択的に形成されている。また前記ｐ
型ベース層１１４及び前記ｎ＋型ソース層１１５から前
記ｎ−型ドリフト層１１１を介して他方の前記ｐ型ベー
ス層１１４及び前記ｎ＋型ソース層１１５に至る領域上
には、ゲート絶縁膜１１６を介してゲート電極１１７が
形成されている。またこのゲート電極１１７を挟むよう
に、一方の前記ｐ型ベース層１１４及びｎ＋型ソース層
１１５上と、他方の前記ｐ型ベース層１１４及びｎ＋型
ソース層１１５上には、各々ソース電極１１８が形成さ
れている。そして、前記ｐ型ベース層１１４と前記ドレ
イン電極１１２との間の前記ｎ−型ドリフト層１１１中
には、３層のｐ＋型埋込み層１１９ａ，１１９ｂ，１１
９ｃが、互いに間隔をおいて選択的に埋込み形成されて
いる。またこのｐ＋型埋込み層１１９ａ，１１９ｂ，１
１９ｃは、いずれも電気的に浮遊状態にされている。
１１の一方の表面にｎ＋型ドレイン層１１２が形成さ
れ、このｎ＋型ドレイン層１１２上にはドレイン電極１
１３が形成されている。またそのｎ−型ドリフト層１１
１の他方の表面には複数のｐ型ベース層１１４が選択的
に形成され、この各ｐ型ベース層１１４表面にはｎ＋型
ソース層１１５が選択的に形成されている。また前記ｐ
型ベース層１１４及び前記ｎ＋型ソース層１１５から前
記ｎ−型ドリフト層１１１を介して他方の前記ｐ型ベー
ス層１１４及び前記ｎ＋型ソース層１１５に至る領域上
には、ゲート絶縁膜１１６を介してゲート電極１１７が
形成されている。またこのゲート電極１１７を挟むよう
に、一方の前記ｐ型ベース層１１４及びｎ＋型ソース層
１１５上と、他方の前記ｐ型ベース層１１４及びｎ＋型
ソース層１１５上には、各々ソース電極１１８が形成さ
れている。そして、前記ｐ型ベース層１１４と前記ドレ
イン電極１１２との間の前記ｎ−型ドリフト層１１１中
には、３層のｐ＋型埋込み層１１９ａ，１１９ｂ，１１
９ｃが、互いに間隔をおいて選択的に埋込み形成されて
いる。またこのｐ＋型埋込み層１１９ａ，１１９ｂ，１
１９ｃは、いずれも電気的に浮遊状態にされている。
【０００５】
【発明が解決しようとする課題】このようなＭＯＳＦＥ
Ｔでは、オフ状態の際には、ｎ−型ドリフト層１１１内
の電界を、ｐ＋型埋込み層１１９ａ，１１９ｂ，１１９
ｃにより分割されたｎ−型ドリフト層１１１の分割数に
応じて分割することができる。例えば、ｐ＋型埋込み層
１１９ａ，１１９ｂ，１１９ｃが３層の場合には、ｎ−
型ドリフト層１１１の電界は４分割され、耐圧６００Ｖ
の素子と仮定すると、ｐ＋型埋込み層１１９ａ，１１９
ｂ，１１９ｃ間に必要な耐圧は１５０Ｖとなる。このよ
うに耐圧が低くなったことにより、ｎ−型ドリフト層１
１１の不純物濃度は、ｐ＋型埋込み層１１９ａ，１１９
ｂ，１１９ｃがない場合に比べて４倍にでき、ｎ−型ド
リフト層１１１中の電気抵抗を低減することが可能とな
り、そのため素子のオン抵抗を１／４程度まで低減させ
ることが可能となる。
Ｔでは、オフ状態の際には、ｎ−型ドリフト層１１１内
の電界を、ｐ＋型埋込み層１１９ａ，１１９ｂ，１１９
ｃにより分割されたｎ−型ドリフト層１１１の分割数に
応じて分割することができる。例えば、ｐ＋型埋込み層
１１９ａ，１１９ｂ，１１９ｃが３層の場合には、ｎ−
型ドリフト層１１１の電界は４分割され、耐圧６００Ｖ
の素子と仮定すると、ｐ＋型埋込み層１１９ａ，１１９
ｂ，１１９ｃ間に必要な耐圧は１５０Ｖとなる。このよ
うに耐圧が低くなったことにより、ｎ−型ドリフト層１
１１の不純物濃度は、ｐ＋型埋込み層１１９ａ，１１９
ｂ，１１９ｃがない場合に比べて４倍にでき、ｎ−型ド
リフト層１１１中の電気抵抗を低減することが可能とな
り、そのため素子のオン抵抗を１／４程度まで低減させ
ることが可能となる。
【０００６】しかし、このような構造のＭＯＳＦＥＴで
は、オフ状態においてｐ＋型埋込み層が一旦空乏化する
と、ターンオン時にｐ＋型埋込み層の空乏化が解消され
るまで正常なオン状態にならなず、ターンオン時間が約
１００μｓ以上と時間が長い。
は、オフ状態においてｐ＋型埋込み層が一旦空乏化する
と、ターンオン時にｐ＋型埋込み層の空乏化が解消され
るまで正常なオン状態にならなず、ターンオン時間が約
１００μｓ以上と時間が長い。
【０００７】また、ターンオン直後、ｐ＋型埋込み層か
ら周辺に空乏層が延び、実効的にキャリアが伝導する面
積が減るため、素子自体は高抵抗となってスイッチング
損失が大きくなる。
ら周辺に空乏層が延び、実効的にキャリアが伝導する面
積が減るため、素子自体は高抵抗となってスイッチング
損失が大きくなる。
【０００８】本発明は、このような課題に鑑みなされた
もので、ターンオン時間を短縮し高速動作が可能で、ス
イッチング損失の少ない大電力用半導体素子及びその素
子の駆動方法を提供することを目的とする。
もので、ターンオン時間を短縮し高速動作が可能で、ス
イッチング損失の少ない大電力用半導体素子及びその素
子の駆動方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に対応する発明の電力用半導体装置は、第
1導電型の第1の半導体層と、前記第１の半導体層の一方
の表面に電気的に接続された第１の主電極と、前記第1
の半導体層の他方の表面に選択的に形成された第2導電
型の第2の半導体層と、前記第２の半導体層の表面に選
択的に形成された第1導電型の第3の半導体層と、前記第
２の半導体層と前記第３の半導体層とに電気的に接続さ
れた第2の主電極と前記第１の半導体層と前記第２の半
導体層と前記第３の半導体層の表面上に絶縁膜を介して
形成された第1の制御電極と、前記第1の半導体層中であ
って、前記第２の半導体層と前記第１の主電極との間に
選択的に埋込まれた少なくとも１つ以上の電位の浮いた
第2導電型埋め込層と、前記第１の半導体層の表面に前
記第2の半導体層と離間して選択的に形成された第２導
電型の第４の半導体層と、前記第４の半導体層と電気的
に接続された第２の制御電極とを有することを特徴とし
ている。
に、請求項１に対応する発明の電力用半導体装置は、第
1導電型の第1の半導体層と、前記第１の半導体層の一方
の表面に電気的に接続された第１の主電極と、前記第1
の半導体層の他方の表面に選択的に形成された第2導電
型の第2の半導体層と、前記第２の半導体層の表面に選
択的に形成された第1導電型の第3の半導体層と、前記第
２の半導体層と前記第３の半導体層とに電気的に接続さ
れた第2の主電極と前記第１の半導体層と前記第２の半
導体層と前記第３の半導体層の表面上に絶縁膜を介して
形成された第1の制御電極と、前記第1の半導体層中であ
って、前記第２の半導体層と前記第１の主電極との間に
選択的に埋込まれた少なくとも１つ以上の電位の浮いた
第2導電型埋め込層と、前記第１の半導体層の表面に前
記第2の半導体層と離間して選択的に形成された第２導
電型の第４の半導体層と、前記第４の半導体層と電気的
に接続された第２の制御電極とを有することを特徴とし
ている。
【００１０】また、請求項２に対応する発明の電力用半
導体装置は、第１導電型の第１の半導体層と、前記第１
の半導体層に一方の表面に電気的に接続された第１の主
電極と、前記第１の半導体層の他方の表面に選択的に形
成された第２導電型の第２の半導体層と、前記第２の半
導体層の表面に選択的に形成された第１導電型の第３の
半導体層と、前記第２の半導体層と前記第３の半導体層
とに電気的に接続された第２の主電極と、前記第１の半
導体層と前記第２の半導体層と前記第３の半導体層の表
面上に絶縁膜を介して形成された第１の制御電極と、前
記第１の半導体層中であって、前記第２の半導体層と前
記第１の主電極との間に選択的に埋込まれた少なくとも
１つ以上の電位の浮いた第２導電型埋込み層と、前記第
１の半導体層の他方の表面に選択的に形成された第２導
電型の第５の半導体層と、前記第５の半導体層に電気的
に接続された第２の制御電極とを有することを特徴とし
ている。
導体装置は、第１導電型の第１の半導体層と、前記第１
の半導体層に一方の表面に電気的に接続された第１の主
電極と、前記第１の半導体層の他方の表面に選択的に形
成された第２導電型の第２の半導体層と、前記第２の半
導体層の表面に選択的に形成された第１導電型の第３の
半導体層と、前記第２の半導体層と前記第３の半導体層
とに電気的に接続された第２の主電極と、前記第１の半
導体層と前記第２の半導体層と前記第３の半導体層の表
面上に絶縁膜を介して形成された第１の制御電極と、前
記第１の半導体層中であって、前記第２の半導体層と前
記第１の主電極との間に選択的に埋込まれた少なくとも
１つ以上の電位の浮いた第２導電型埋込み層と、前記第
１の半導体層の他方の表面に選択的に形成された第２導
電型の第５の半導体層と、前記第５の半導体層に電気的
に接続された第２の制御電極とを有することを特徴とし
ている。
【００１１】さらに、請求項３に対応する発明の電力用
半導体装置は、前記第１の半導体層の一方の表面と前記
第１の主電極との間に、前記第１の半導体層よりも高不
純物濃度をもつ第１導電型の高濃度半導体層が形成さ
れ、前記第５の半導体層は、前記高濃度半導体層に選択
的に形成され、且つ前記第１の主電極側の一端が前記高
濃度半導体層と同一平面をなし、他端が前記高濃度半導
体層を貫通して前記第１の半導体層中に達する形状に形
成されてなることを特徴としている。
半導体装置は、前記第１の半導体層の一方の表面と前記
第１の主電極との間に、前記第１の半導体層よりも高不
純物濃度をもつ第１導電型の高濃度半導体層が形成さ
れ、前記第５の半導体層は、前記高濃度半導体層に選択
的に形成され、且つ前記第１の主電極側の一端が前記高
濃度半導体層と同一平面をなし、他端が前記高濃度半導
体層を貫通して前記第１の半導体層中に達する形状に形
成されてなることを特徴としている。
【００１２】さらにまた、請求項４に対応する発明の電
力用半導体装置は、前記第１の半導体層の一方の表面と
前記第１の主電極との間に、前記第１の半導体層よりも
高不純物濃度をもつ第１導電型の高濃度半導体層が形成
され、前記第５の半導体層は、前記高濃度半導体層に選
択的に、且つ同一層厚に形成され、第１の主電極側の一
端が前記高濃度半導体層と同一平面をなし、他端が前記
第１の半導体層の一方の表面と接触した形状に形成され
たことを特徴としている。
力用半導体装置は、前記第１の半導体層の一方の表面と
前記第１の主電極との間に、前記第１の半導体層よりも
高不純物濃度をもつ第１導電型の高濃度半導体層が形成
され、前記第５の半導体層は、前記高濃度半導体層に選
択的に、且つ同一層厚に形成され、第１の主電極側の一
端が前記高濃度半導体層と同一平面をなし、他端が前記
第１の半導体層の一方の表面と接触した形状に形成され
たことを特徴としている。
【００１３】さらにまた、請求項５に対応する発明の電
力用半導体装置は、前記第１の主電極と前記第２の制御
電極とが電気的に共通接続されてなることを特徴として
いる。
力用半導体装置は、前記第１の主電極と前記第２の制御
電極とが電気的に共通接続されてなることを特徴として
いる。
【００１４】さらにまた、請求項６に対応する発明の電
力用半導体装置は、前記第１の主電極と前記第２の制御
電極とが電気的に独立に形成されてなることを特徴とし
ている。
力用半導体装置は、前記第１の主電極と前記第２の制御
電極とが電気的に独立に形成されてなることを特徴とし
ている。
【００１５】さらにまた、請求項７に対応する発明の電
力用半導体装置は、前記第５の半導体層は、前記第１の
半導体層の一方の表面、または前記第１の主電極側の前
記高濃度半導体層表面において、前記第５の半導体層の
表面積とこの層に隣接する前記１の半導体層部分部、ま
たは隣接する前記高濃度半導体層部分の表面積とが同一
面積であることを特徴としている。
力用半導体装置は、前記第５の半導体層は、前記第１の
半導体層の一方の表面、または前記第１の主電極側の前
記高濃度半導体層表面において、前記第５の半導体層の
表面積とこの層に隣接する前記１の半導体層部分部、ま
たは隣接する前記高濃度半導体層部分の表面積とが同一
面積であることを特徴としている。
【００１６】さらにまた、請求項８に対応する発明の電
力用半導体装置は、前記第５の半導体層は、前記第１の
半導体層の一方の表面、または前記第１の主電極側の前
記高濃度半導体層表面において、前記第５の半導体層の
表面積がこの層に隣接する前記１の半導体層部分部、ま
たは隣接する前記高濃度半導体層部分の表面積より広面
積であることを特徴としている。
力用半導体装置は、前記第５の半導体層は、前記第１の
半導体層の一方の表面、または前記第１の主電極側の前
記高濃度半導体層表面において、前記第５の半導体層の
表面積がこの層に隣接する前記１の半導体層部分部、ま
たは隣接する前記高濃度半導体層部分の表面積より広面
積であることを特徴としている。
【００１７】さらにまた、請求項９に対応する発明の電
力用半導体装置は、第1導電型の第1の半導体層と、前記
第１の半導体層の一方の表面に電気的に接続された第１
の主電極と、前記第1の半導体層の他方の表面に選択的
に形成された第２導電型の第２の半導体層と、前記第２
の半導体表面に選択的に形成された第1導電型の第3の半
導体層と、前記第２の半導体層と前記第３の半導体層の
表面に電気的に接続された第２の主電極と、前記第１の
半導体層と前記第2の半導体層と前記３の半導体層上に
絶縁膜を介して形成された第1の制御電極と、前記第1の
半導体層の他方の表面に前記第2の半導体層と離間して
選択的に形成された第2導電型の第６の半導体層と、前
記第６の半導体層の表面に選択的に形成された第1導電
型の第７の半導体層と、前記第６の半導体層と前記第７
の半導体層とに電気的に接続された電位の浮遊したフロ
ーティング電極と、前記第1の半導体層と前記第６の半
導体層と前記第７の半導体層上に絶縁膜を介して形成さ
れた第2の制御電極と、前記第1の半導体層中に選択的に
埋込み形成された少なくとも１つ以上の電位の浮いた第
2導電型埋め込層とを有することを特徴としている。
力用半導体装置は、第1導電型の第1の半導体層と、前記
第１の半導体層の一方の表面に電気的に接続された第１
の主電極と、前記第1の半導体層の他方の表面に選択的
に形成された第２導電型の第２の半導体層と、前記第２
の半導体表面に選択的に形成された第1導電型の第3の半
導体層と、前記第２の半導体層と前記第３の半導体層の
表面に電気的に接続された第２の主電極と、前記第１の
半導体層と前記第2の半導体層と前記３の半導体層上に
絶縁膜を介して形成された第1の制御電極と、前記第1の
半導体層の他方の表面に前記第2の半導体層と離間して
選択的に形成された第2導電型の第６の半導体層と、前
記第６の半導体層の表面に選択的に形成された第1導電
型の第７の半導体層と、前記第６の半導体層と前記第７
の半導体層とに電気的に接続された電位の浮遊したフロ
ーティング電極と、前記第1の半導体層と前記第６の半
導体層と前記第７の半導体層上に絶縁膜を介して形成さ
れた第2の制御電極と、前記第1の半導体層中に選択的に
埋込み形成された少なくとも１つ以上の電位の浮いた第
2導電型埋め込層とを有することを特徴としている。
【００１８】さらにまた、請求項１０に対応する発明の
電力用半導体装置は、第1導電型の第1の半導体層と、前
記第１の半導体層の一方の表面に電気的に接続された第
１の主電極と、前記第1の半導体層の他方の表面に選択
的に形成された第2導電型の第2の半導体層と、前記第２
の半導体層の表面に選択的に形成された第1導電型の第3
の半導体層と、前記第２の半導体層と前記第３の半導体
層とに電気的に接続された第2の主電極と、前記第１の
半導体層と前記第２の半導体層と前記第３の半導体層の
表面上に絶縁膜を介して形成された制御電極と、前記第
1の半導体層中であって、前記第２の半導体層と前記第
１の主電極との間に選択的に埋込まれた少なくとも１つ
以上の電位の浮いた第２導電型埋め込層と、前記第２導
電型埋込み層より低不純物濃度に形成され、且つ前記第
２の半導体層と前記第２導電型埋込み層とを接続する接
続層とを有することを特徴としている。
電力用半導体装置は、第1導電型の第1の半導体層と、前
記第１の半導体層の一方の表面に電気的に接続された第
１の主電極と、前記第1の半導体層の他方の表面に選択
的に形成された第2導電型の第2の半導体層と、前記第２
の半導体層の表面に選択的に形成された第1導電型の第3
の半導体層と、前記第２の半導体層と前記第３の半導体
層とに電気的に接続された第2の主電極と、前記第１の
半導体層と前記第２の半導体層と前記第３の半導体層の
表面上に絶縁膜を介して形成された制御電極と、前記第
1の半導体層中であって、前記第２の半導体層と前記第
１の主電極との間に選択的に埋込まれた少なくとも１つ
以上の電位の浮いた第２導電型埋め込層と、前記第２導
電型埋込み層より低不純物濃度に形成され、且つ前記第
２の半導体層と前記第２導電型埋込み層とを接続する接
続層とを有することを特徴としている。
【００１９】さらにまた、請求項１１に対応する発明の
電力用半導体装置は、前記第１の半導体層の素子形成領
域の周辺部における不純物濃度が、素子形成領域の不純
物濃度より低濃度に形成れていることを特徴としてい
る。
電力用半導体装置は、前記第１の半導体層の素子形成領
域の周辺部における不純物濃度が、素子形成領域の不純
物濃度より低濃度に形成れていることを特徴としてい
る。
【００２０】さらにまた、請求項１２に対応する発明の
駆動方式は、電力用半導体半導体装置を駆動する駆動方
法であって、前記第２の制御電極に流す電流を、ターン
オン時のみ定常時より大きくすることを特徴としてい
る。
駆動方式は、電力用半導体半導体装置を駆動する駆動方
法であって、前記第２の制御電極に流す電流を、ターン
オン時のみ定常時より大きくすることを特徴としてい
る。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、以下の実施形態
では第1導電型をｎ型、第2導電型をｐ型としている。ま
た、図面中の同一部分には同一番号を付している。
て図面を参照しながら説明する。なお、以下の実施形態
では第1導電型をｎ型、第2導電型をｐ型としている。ま
た、図面中の同一部分には同一番号を付している。
【００２２】（第１の実施形態）図1は本発明の第1の実
施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に
示す断面図である。
施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に
示す断面図である。
【００２３】このＭＯＳＦＥＴは、第１の半導体層とし
てのｎ−型ドリフト層１の一方の表面に高濃度半導体
層、例えばｎ＋型ドレイン層２が形成され、このｎ＋型
ドレイン層２上には、第１の主電極としてのドレイン電
極３が形成されている。このｎ−型ドリフト層１は、一
例として、約１×１０15ｃｍ-3の不純物濃度で、約６０
μｍの厚さに形成され、ｎ＋型ドレイン層２は、一例と
して、約６×１０18ｃｍ-3の不純物濃度で、約１８０μ
ｍの厚さに形成されている。なお、前記ｎ＋型ドレイン
層２は、必要に応じて形成すれば良い。
てのｎ−型ドリフト層１の一方の表面に高濃度半導体
層、例えばｎ＋型ドレイン層２が形成され、このｎ＋型
ドレイン層２上には、第１の主電極としてのドレイン電
極３が形成されている。このｎ−型ドリフト層１は、一
例として、約１×１０15ｃｍ-3の不純物濃度で、約６０
μｍの厚さに形成され、ｎ＋型ドレイン層２は、一例と
して、約６×１０18ｃｍ-3の不純物濃度で、約１８０μ
ｍの厚さに形成されている。なお、前記ｎ＋型ドレイン
層２は、必要に応じて形成すれば良い。
【００２４】また前記ｎ−型ドリフト層１の他方の表面
には、第２の半導体層としての複数の第１のｐ型ベース
層４が、互いに間隔をおいて選択的に、且つストライプ
形状に拡散形成され、この各第１のｐ型ベース層４表面
には、第３の半導体層としてのｎ＋型ソース層５が、各
々選択的に、且つストライプ形状に拡散形成されてい
る。この第１のｐ型ベース層４は、一例として、約３×
１０17ｃｍ-3の不純物濃度で、約２．０μｍの深さに形
成され、また前記ｎ＋型ソース層５は、一例として、約
1×１０20cm-3の不純物濃度で、約０．２μｍの深さに
形成されている。
には、第２の半導体層としての複数の第１のｐ型ベース
層４が、互いに間隔をおいて選択的に、且つストライプ
形状に拡散形成され、この各第１のｐ型ベース層４表面
には、第３の半導体層としてのｎ＋型ソース層５が、各
々選択的に、且つストライプ形状に拡散形成されてい
る。この第１のｐ型ベース層４は、一例として、約３×
１０17ｃｍ-3の不純物濃度で、約２．０μｍの深さに形
成され、また前記ｎ＋型ソース層５は、一例として、約
1×１０20cm-3の不純物濃度で、約０．２μｍの深さに
形成されている。
【００２５】また前記第１のｐ型ベース層４及び前記ｎ
＋型ソース層５から前記ｎ−型ドリフト層１を介して他
方の前記第１のｐ型ベース層４及び前記ｎ＋型ソース層
５に至る領域上には、膜厚約０．１μｍのゲート絶縁
膜、例えばＳｉ酸化膜６を介して第１の制御電極として
の第１のゲート電極７がストライプ形状に形成されてい
る。この第１のゲート電極７を挟むように、一方の前記
第１のｐ型ベース層４及びｎ＋型ソース層５上と、他方
の前記第１のｐ型ベース層４及びｎ＋型ソース層５上に
は、第２の主電極としてのソース電極８がストライプ形
状に形成されている。そして、前記ドレイン電極３と前
記ｐ型ベース層４との間の前記ｎ−型ドリフト層１中に
は、ストライプ形状をもつ例えば３層のｐ＋型埋込み層
９ａ，９ｂ，９ｃが、選択的に埋込み形成されている。
このｐ＋型埋込み層９ａ，９ｂ，９ｃは、例えば、横方
向に長軸をもつ楕円形状に形成され、一例として、約1
×１０18ｃｍ-3のピーク濃度で、約３．０μｍの長軸、
約２．５μｍの短軸を持つ楕円形に形成され、縦方向の
間隔を１５．５μｍ、横方向の間隔を約６．０μｍに形
成されている。
＋型ソース層５から前記ｎ−型ドリフト層１を介して他
方の前記第１のｐ型ベース層４及び前記ｎ＋型ソース層
５に至る領域上には、膜厚約０．１μｍのゲート絶縁
膜、例えばＳｉ酸化膜６を介して第１の制御電極として
の第１のゲート電極７がストライプ形状に形成されてい
る。この第１のゲート電極７を挟むように、一方の前記
第１のｐ型ベース層４及びｎ＋型ソース層５上と、他方
の前記第１のｐ型ベース層４及びｎ＋型ソース層５上に
は、第２の主電極としてのソース電極８がストライプ形
状に形成されている。そして、前記ドレイン電極３と前
記ｐ型ベース層４との間の前記ｎ−型ドリフト層１中に
は、ストライプ形状をもつ例えば３層のｐ＋型埋込み層
９ａ，９ｂ，９ｃが、選択的に埋込み形成されている。
このｐ＋型埋込み層９ａ，９ｂ，９ｃは、例えば、横方
向に長軸をもつ楕円形状に形成され、一例として、約1
×１０18ｃｍ-3のピーク濃度で、約３．０μｍの長軸、
約２．５μｍの短軸を持つ楕円形に形成され、縦方向の
間隔を１５．５μｍ、横方向の間隔を約６．０μｍに形
成されている。
【００２６】またこのｐ＋型埋込み層９ａ，９ｂ，９ｃ
は、いずれも電気的に浮遊状態にされている。
は、いずれも電気的に浮遊状態にされている。
【００２７】そして、この実施形態に係わるＭＯＳＦＥ
Ｔでは、さらに、前記第１のｐ型ベース層周辺部の前記
ｎ−型ドリフト層１表面には、ストライプ形状をもつ第
６の半導体層として第２のｐ＋型ベース層１０（ｐ＋型
キャリア注入層）が形成され、このｐ＋型キャリア注入
層１０上には、第２の制御電極、例えば第２のゲート電
極１１が形成されている。このｐ＋型キャリア注入層１
０は、一例として、深さが約２．０μｍ、不純物濃度の
ピーク値が３×１０19ｃｍ-3に形成されている。
Ｔでは、さらに、前記第１のｐ型ベース層周辺部の前記
ｎ−型ドリフト層１表面には、ストライプ形状をもつ第
６の半導体層として第２のｐ＋型ベース層１０（ｐ＋型
キャリア注入層）が形成され、このｐ＋型キャリア注入
層１０上には、第２の制御電極、例えば第２のゲート電
極１１が形成されている。このｐ＋型キャリア注入層１
０は、一例として、深さが約２．０μｍ、不純物濃度の
ピーク値が３×１０19ｃｍ-3に形成されている。
【００２８】上記第１の実施形態のＭＯＳＦＥＴでは、
第１のｐ型ベース層４周辺部のｎ−型ドリフト層１中に
ｐ＋型キャリア注入層１０を形成し、このｐ＋型キャリ
ア注入層１０上に第２のゲート電極１１を設けて制御電
圧を印加できるようにしている。このため、ターンオン
時に、この第２のゲート電極１１に正バイアス電圧を加
えることにより、ｐ＋型キャリア注入層１０とｎ−型ド
リフト層１が形成するダイオードがオンとなり、ｐ＋型
キャリア注入層１０からホールがｎ−型ドリフト層１中
に注入される。このホール注入により、ｐ＋型埋込み層
９ａ，９ｂ，９ｃの空乏化が速やかに解消され、直ちに
ＭＯＳＦＥＴはオン状態となる。そのためターンオン時
間は約５０ｎｓと短く、高速動作が可能となり、しかも
スイッチング損失は極めて小さい。
第１のｐ型ベース層４周辺部のｎ−型ドリフト層１中に
ｐ＋型キャリア注入層１０を形成し、このｐ＋型キャリ
ア注入層１０上に第２のゲート電極１１を設けて制御電
圧を印加できるようにしている。このため、ターンオン
時に、この第２のゲート電極１１に正バイアス電圧を加
えることにより、ｐ＋型キャリア注入層１０とｎ−型ド
リフト層１が形成するダイオードがオンとなり、ｐ＋型
キャリア注入層１０からホールがｎ−型ドリフト層１中
に注入される。このホール注入により、ｐ＋型埋込み層
９ａ，９ｂ，９ｃの空乏化が速やかに解消され、直ちに
ＭＯＳＦＥＴはオン状態となる。そのためターンオン時
間は約５０ｎｓと短く、高速動作が可能となり、しかも
スイッチング損失は極めて小さい。
【００２９】（第2の実施形態）次に、本発明の第２の
実施の形態に係わるパワーＭＯＳＦＥＴについて説明す
る。
実施の形態に係わるパワーＭＯＳＦＥＴについて説明す
る。
【００３０】図２は、このパワーＭＯＳＦＥＴの構成を
模式的に示す断面図であり、図１と同一部分には同一番
号を付してその詳しい説明は省略し、ここでは異なる部
分についてのみ説明する。
模式的に示す断面図であり、図１と同一部分には同一番
号を付してその詳しい説明は省略し、ここでは異なる部
分についてのみ説明する。
【００３１】この実施形態では、ドレイン電極側のｎ−
型ドリフト層表面にｐ＋型キャリア注入層を設け、ドレ
イン電極側よりホールの注入をおこなうようにしたもの
である。すなわち、このＭＯＳＦＥＴは、ｎ−型ドリフ
ト層１の一方の表面にｎ＋型ドレイン層２が形成され、
このｎ＋型ドレイン層２上には、ドレイン電極３が形成
され、また前記ｎ−型ドリフト層１の他方の表面には、
複数のｐ型ベース層４が選択的に形成され、この各ｐ型
ベース層４表面には、ｎ＋型ソース層５が選択的に形成
されている。
型ドリフト層表面にｐ＋型キャリア注入層を設け、ドレ
イン電極側よりホールの注入をおこなうようにしたもの
である。すなわち、このＭＯＳＦＥＴは、ｎ−型ドリフ
ト層１の一方の表面にｎ＋型ドレイン層２が形成され、
このｎ＋型ドレイン層２上には、ドレイン電極３が形成
され、また前記ｎ−型ドリフト層１の他方の表面には、
複数のｐ型ベース層４が選択的に形成され、この各ｐ型
ベース層４表面には、ｎ＋型ソース層５が選択的に形成
されている。
【００３２】また前記ｐ型ベース層４及び前記ｎ＋型ソ
ース層５から前記ｎ−型ドリフト層１を介して他方の前
記ｐ型ベース層４及び前記ｎ＋型ソース層５に至る領域
上には、ゲート絶縁膜６を介してゲート電極７が形成さ
れ、このゲート電極７を挟むように、一方の前記ｐ型ベ
ース層４及びｎ＋型ソース層５上と他方の前記ｐ型ベー
ス層４及びｎ＋型ソース層５上とには、ソース電極８が
形成されている。
ース層５から前記ｎ−型ドリフト層１を介して他方の前
記ｐ型ベース層４及び前記ｎ＋型ソース層５に至る領域
上には、ゲート絶縁膜６を介してゲート電極７が形成さ
れ、このゲート電極７を挟むように、一方の前記ｐ型ベ
ース層４及びｎ＋型ソース層５上と他方の前記ｐ型ベー
ス層４及びｎ＋型ソース層５上とには、ソース電極８が
形成されている。
【００３３】また前記ドレイン電極３と前記ｐ型ベース
層４との間の前記ｎ−型ドリフト層１中には、３層のｐ
＋型埋込み層９ａ，９ｂ，９ｃが、選択的に埋込み形成
され、且ついずれも電気的に浮遊状態にされている。
層４との間の前記ｎ−型ドリフト層１中には、３層のｐ
＋型埋込み層９ａ，９ｂ，９ｃが、選択的に埋込み形成
され、且ついずれも電気的に浮遊状態にされている。
【００３４】そして、この実施形態に係わるＭＯＳＦＥ
Ｔでは、さらに、第５の半導体層としてのストライプ状
のｐ＋型キャリア注入層２０が、前記ｎ＋型ドレイン層
２中に選択的に形成されている。このｐ＋型キャリア注
入層２０は、最下層のｐ＋型埋込み層９ｃとドレイン電
極３との間に設けられ、且つこのｐ＋型キャリア注入層
２０は、一端が前記ドレイン電極３に接続され、他端が
ｎ＋型ドレイン層２を貫通して前記ｎ−型ドリフト層１
中に達するように形成されている。
Ｔでは、さらに、第５の半導体層としてのストライプ状
のｐ＋型キャリア注入層２０が、前記ｎ＋型ドレイン層
２中に選択的に形成されている。このｐ＋型キャリア注
入層２０は、最下層のｐ＋型埋込み層９ｃとドレイン電
極３との間に設けられ、且つこのｐ＋型キャリア注入層
２０は、一端が前記ドレイン電極３に接続され、他端が
ｎ＋型ドレイン層２を貫通して前記ｎ−型ドリフト層１
中に達するように形成されている。
【００３５】このｐ＋型キャリア注入層２０は、一例と
して、前記ｎ−型ドリフト層１中に約５．０μｍくいこ
むように約１８５μｍの深さで、約1×１０19ｃｍ-3の
不純物濃度に形成されている。また、このｐ＋型キャリ
ア注入層２０と隣接するｎ＋型ドレイン層２部分とは、
いずれも約３．０μｍの幅で、表面積が同一に形成され
ている。
して、前記ｎ−型ドリフト層１中に約５．０μｍくいこ
むように約１８５μｍの深さで、約1×１０19ｃｍ-3の
不純物濃度に形成されている。また、このｐ＋型キャリ
ア注入層２０と隣接するｎ＋型ドレイン層２部分とは、
いずれも約３．０μｍの幅で、表面積が同一に形成され
ている。
【００３６】上記第２の実施形態のＭＯＳＦＥＴでは、
ドレイン電流が流れることにより、前記ｎ−型ドリフト
層１と前記ｐ＋型キャリア注入層２０とで形成するｐｎ
接合に電圧が加わり前記ｐ＋型キャリア注入層２０から
前記ｎ−型ドリフト層１にホールが注入される。このホ
ール注入により、ｐ＋型埋込み層９ａ，９ｂ，９ｃの空
乏化が速やかに解消され、直ちにＭＯＳＦＥＴはオン状
態となる。しかも前記ｐ＋型キャリア注入層２０をｐ＋
型埋込み層の直下で、且つ近接させて配置しているた
め、ターンオン時間が約７０ｎｓと短く、高速動作が可
能となり、しかもスイッチング損失は極めて小さい。ま
た、前記ｐ＋型キャリア注入層２０を第１のｐ型ベース
層の下方に形成されるので、第１の実施形態のＭＯＳＦ
ＥＴに比べて、装置を小型化できる。
ドレイン電流が流れることにより、前記ｎ−型ドリフト
層１と前記ｐ＋型キャリア注入層２０とで形成するｐｎ
接合に電圧が加わり前記ｐ＋型キャリア注入層２０から
前記ｎ−型ドリフト層１にホールが注入される。このホ
ール注入により、ｐ＋型埋込み層９ａ，９ｂ，９ｃの空
乏化が速やかに解消され、直ちにＭＯＳＦＥＴはオン状
態となる。しかも前記ｐ＋型キャリア注入層２０をｐ＋
型埋込み層の直下で、且つ近接させて配置しているた
め、ターンオン時間が約７０ｎｓと短く、高速動作が可
能となり、しかもスイッチング損失は極めて小さい。ま
た、前記ｐ＋型キャリア注入層２０を第１のｐ型ベース
層の下方に形成されるので、第１の実施形態のＭＯＳＦ
ＥＴに比べて、装置を小型化できる。
【００３７】（第3の実施形態）次に、本発明の第３の
実施の形態に係わるパワーＭＯＳＦＥＴについて説明す
る。
実施の形態に係わるパワーＭＯＳＦＥＴについて説明す
る。
【００３８】図３は、このパワーＭＯＳＦＥＴの構成を
模式的に示す断面図であり、図２と同一部分には同一番
号を付してその詳しい説明は省略し、ここでは異なる部
分についてのみ説明する。
模式的に示す断面図であり、図２と同一部分には同一番
号を付してその詳しい説明は省略し、ここでは異なる部
分についてのみ説明する。
【００３９】すなわち、このパワーＭＯＳＦＥＴは、本
発明の第２の実施形態の変形構成であり、図3に示すよ
うに、第５の半導体層としてのストライプ状のｐ＋型キ
ャリア注入層３０は、最下層のｐ＋型埋込み層９ｃとド
レイン電極３との間に位置する前記ｎ＋型ドレイン層２
部分に選択的に、且つ前記ｎ＋型ドレイン層２と同じ層
厚に設けられ、一端が前記ドレイン電極側のｎ＋型ドレ
イン層２表面と同一平面をなし、且つ他端が前記ｎ−型
ドリフト層１に接触するように形成された構成となって
いる。しかもこのｐ＋型キャリア注入層３０及びこれに
隣接するｎ＋型ドレイン層２部分は、一例として、それ
ぞれ幅約５．０μｍ及び幅約１．０μｍに形成され、前
記ｎ＋型ドレイン層２表面におけるｐ＋型キャリア注入
層３０の表面積が隣接するｎ＋型ドレイン層２部分より
広面積に形成されている。
発明の第２の実施形態の変形構成であり、図3に示すよ
うに、第５の半導体層としてのストライプ状のｐ＋型キ
ャリア注入層３０は、最下層のｐ＋型埋込み層９ｃとド
レイン電極３との間に位置する前記ｎ＋型ドレイン層２
部分に選択的に、且つ前記ｎ＋型ドレイン層２と同じ層
厚に設けられ、一端が前記ドレイン電極側のｎ＋型ドレ
イン層２表面と同一平面をなし、且つ他端が前記ｎ−型
ドリフト層１に接触するように形成された構成となって
いる。しかもこのｐ＋型キャリア注入層３０及びこれに
隣接するｎ＋型ドレイン層２部分は、一例として、それ
ぞれ幅約５．０μｍ及び幅約１．０μｍに形成され、前
記ｎ＋型ドレイン層２表面におけるｐ＋型キャリア注入
層３０の表面積が隣接するｎ＋型ドレイン層２部分より
広面積に形成されている。
【００４０】上記第3の実施形態のＭＯＳＦＥＴでは、
ｐ＋型キャリア注入層３０の表面積が広く形成されてお
り、そのためｐ＋型キャリア注入層３０と前記ｎ−型ド
リフト層１とで形成するｐｎ接合に印加される電圧が大
きくなり、ｐ＋型キャリア注入層３０から前記ｎ−型ド
リフト層１へのホール注入が促進され、上記第２の実施
形態と同様に、高速動作が可能となり、またスイッチン
グ損失も小さい。
ｐ＋型キャリア注入層３０の表面積が広く形成されてお
り、そのためｐ＋型キャリア注入層３０と前記ｎ−型ド
リフト層１とで形成するｐｎ接合に印加される電圧が大
きくなり、ｐ＋型キャリア注入層３０から前記ｎ−型ド
リフト層１へのホール注入が促進され、上記第２の実施
形態と同様に、高速動作が可能となり、またスイッチン
グ損失も小さい。
【００４１】（第4の実施形態）次に、本発明の第４の
実施の形態に係わるパワーＭＯＳＦＥＴについて説明す
る。
実施の形態に係わるパワーＭＯＳＦＥＴについて説明す
る。
【００４２】図４はこのパワーＭＯＳＦＥＴの構成を模
式的に示す断面図である。
式的に示す断面図である。
【００４３】このＭＯＳＦＥＴは、第１の半導体層とし
てのｎ−型ドリフト層１の一方の表面に高濃度半導体
層、例えばｎ＋型ドレイン層２が形成され、このｎ＋型
ドレイン層２上には、第１の主電極としてのドレイン電
極３が形成されている。
てのｎ−型ドリフト層１の一方の表面に高濃度半導体
層、例えばｎ＋型ドレイン層２が形成され、このｎ＋型
ドレイン層２上には、第１の主電極としてのドレイン電
極３が形成されている。
【００４４】また前記ｎ−型ドリフト層１の他方の表面
には、第２の半導体層としての第１のｐ型ベース層４が
選択的に形成され、この第１のｐ型ベース層４表面に
は、第３の半導体層としてのｎ＋型ソース層５が選択的
に形成されている。
には、第２の半導体層としての第１のｐ型ベース層４が
選択的に形成され、この第１のｐ型ベース層４表面に
は、第３の半導体層としてのｎ＋型ソース層５が選択的
に形成されている。
【００４５】また前記ｎ−型ドリフト層１、前記第１の
ｐ型ベース層４及び前記ｎ＋型ソース層５上には、ゲー
ト絶縁膜、例えばＳｉ酸化膜６を介して第１の制御電極
としての第１のゲート電極７が形成され、この第１のゲ
ート電極７の外側で、前記第１のｐ型ベース層４及びｎ
＋型ソース層５に第２の主電極としてのソース電極８が
形成されている。
ｐ型ベース層４及び前記ｎ＋型ソース層５上には、ゲー
ト絶縁膜、例えばＳｉ酸化膜６を介して第１の制御電極
としての第１のゲート電極７が形成され、この第１のゲ
ート電極７の外側で、前記第１のｐ型ベース層４及びｎ
＋型ソース層５に第２の主電極としてのソース電極８が
形成されている。
【００４６】さらに前記ｎ−型ドリフト層１の他方の表
面には、前記第６の半導体層としての第２のｐ型ベース
層４４が、前記第１のｐ型ベース層４と離間して選択的
に拡散形成され、この第２のｐ型ベース層４４表面に
は、第７の半導体層としての第２のｎ＋型ソース層４５
が選択的に形成されている。
面には、前記第６の半導体層としての第２のｐ型ベース
層４４が、前記第１のｐ型ベース層４と離間して選択的
に拡散形成され、この第２のｐ型ベース層４４表面に
は、第７の半導体層としての第２のｎ＋型ソース層４５
が選択的に形成されている。
【００４７】また前記ｎ−型ドリフト層１、前記第２の
ｐ型ベース層４４及び前記第２のｎ＋型ソース層４５上
には、ゲート絶縁膜、例えばＳｉ酸化膜４６を介して第
２の制御電極としての第２のゲート電極４７が形成さ
れ、この第２ゲートｄ電極４７は、ここでは、前記第１
のゲート電極７と電気的に接続されている。またこの第
２のゲート電極４７の内側、即ち前記第１のゲート電極
７側で、前記第２のｐ型ベース層４４及び第２のｎ＋型
ソース層４５上に電位の浮遊したフローティング電極と
してのソース電極４８が形成されている。
ｐ型ベース層４４及び前記第２のｎ＋型ソース層４５上
には、ゲート絶縁膜、例えばＳｉ酸化膜４６を介して第
２の制御電極としての第２のゲート電極４７が形成さ
れ、この第２ゲートｄ電極４７は、ここでは、前記第１
のゲート電極７と電気的に接続されている。またこの第
２のゲート電極４７の内側、即ち前記第１のゲート電極
７側で、前記第２のｐ型ベース層４４及び第２のｎ＋型
ソース層４５上に電位の浮遊したフローティング電極と
してのソース電極４８が形成されている。
【００４８】そして、また前記ドレイン電極３と前記ｐ
型ベース層４、４４との間の前記ｎ−型ドリフト層１中
には、例えば３層のｐ＋型埋込み層９ａ，９ｂ，９ｃ
が、選択的に埋込み形成されている。またこのｐ＋型埋
込み層９ａ，９ｂ，９ｃは、いずれも電気的に浮遊状態
にされている。
型ベース層４、４４との間の前記ｎ−型ドリフト層１中
には、例えば３層のｐ＋型埋込み層９ａ，９ｂ，９ｃ
が、選択的に埋込み形成されている。またこのｐ＋型埋
込み層９ａ，９ｂ，９ｃは、いずれも電気的に浮遊状態
にされている。
【００４９】上記第４の実施形態のＭＯＳＦＥＴでは、
フローティング電極は、第２のゲート電極に閾値電圧以
上の電圧が印加されると、第２のゲート電極下にチャン
ネルができ、第２のｎ＋型ソース層４５から前記ｎ−型
ドリフト層１中に電子が注入される。このため、フロー
ティング電極の電位が上昇し、フローティング電極に接
続された前記第２のｐ型ベース層４４と前記ｎ−型ドリ
フト層１とにより形成されるｐｎ接合に正バイアス電圧
が加わり、前記第２のｐ型ベース層４４から前記ｎ−型
ドリフト層１にホールが注入される。その結果、ｐ＋型
埋込み層９ａ，９ｂ，９ｃの空乏化が速やかに解消さ
れ、直ちにＭＯＳＦＥＴがオン状態となる。そのため高
速動作が可能となり、しかもスイッチング損失も小さく
なる。
フローティング電極は、第２のゲート電極に閾値電圧以
上の電圧が印加されると、第２のゲート電極下にチャン
ネルができ、第２のｎ＋型ソース層４５から前記ｎ−型
ドリフト層１中に電子が注入される。このため、フロー
ティング電極の電位が上昇し、フローティング電極に接
続された前記第２のｐ型ベース層４４と前記ｎ−型ドリ
フト層１とにより形成されるｐｎ接合に正バイアス電圧
が加わり、前記第２のｐ型ベース層４４から前記ｎ−型
ドリフト層１にホールが注入される。その結果、ｐ＋型
埋込み層９ａ，９ｂ，９ｃの空乏化が速やかに解消さ
れ、直ちにＭＯＳＦＥＴがオン状態となる。そのため高
速動作が可能となり、しかもスイッチング損失も小さく
なる。
【００５０】また第１及び第２のｐ型ベース層４及び４
４、第１及び第２のソース層５及び４５、ゲート絶縁膜
６，４６、第１及び第２のゲート電極７及び４７、並び
にソース電極７及びフローティング電極４７は、それぞ
れ同一工程で形成できるため、ＭＯＳＦＥＴの製造が容
易である。
４、第１及び第２のソース層５及び４５、ゲート絶縁膜
６，４６、第１及び第２のゲート電極７及び４７、並び
にソース電極７及びフローティング電極４７は、それぞ
れ同一工程で形成できるため、ＭＯＳＦＥＴの製造が容
易である。
【００５１】（第5の実施形態）次に、本発明の第５の
実施の形態に係わるパワーＭＯＳＦＥＴについて説明す
る。
実施の形態に係わるパワーＭＯＳＦＥＴについて説明す
る。
【００５２】図５は、このパワーＭＯＳＦＥＴの構成を
模式的に示す断面図であり、図１と同一部分には同一番
号を付してその詳しい説明は省略し、ここでは異なる部
分についてのみ説明する。
模式的に示す断面図であり、図１と同一部分には同一番
号を付してその詳しい説明は省略し、ここでは異なる部
分についてのみ説明する。
【００５３】すなわち、このパワーＭＯＳＦＥＴは、本
発明に係わる第１の実施形態の変形構成であり、図５に
示すように、ｐ型ベース層４と最上層の前記ｐ＋型埋め
込み層９ａ間、この最上層のｐ＋型埋め込み層９ａと中
間層の前記ｐ＋型埋め込み層９ｂ間、この中間層のｐ＋
型埋め込み層９ｂと最下層の前記ｐ＋型埋め込み層９ｃ
間をｐ−型の接続層５０ａ、５０ｂ、５０ｃによって順
次接続した構成となっている。このｐ−型の接続層５０
ａ、５０ｂ、５０ｃは、いずれも、一例として、約１×
１０15ｃｍ-3の不純物濃度で、約２．０μｍの幅に形成
されている。またｎ−型ドリフト層１の不純物濃度は約
２×１０15ｃｍ-3 である。
発明に係わる第１の実施形態の変形構成であり、図５に
示すように、ｐ型ベース層４と最上層の前記ｐ＋型埋め
込み層９ａ間、この最上層のｐ＋型埋め込み層９ａと中
間層の前記ｐ＋型埋め込み層９ｂ間、この中間層のｐ＋
型埋め込み層９ｂと最下層の前記ｐ＋型埋め込み層９ｃ
間をｐ−型の接続層５０ａ、５０ｂ、５０ｃによって順
次接続した構成となっている。このｐ−型の接続層５０
ａ、５０ｂ、５０ｃは、いずれも、一例として、約１×
１０15ｃｍ-3の不純物濃度で、約２．０μｍの幅に形成
されている。またｎ−型ドリフト層１の不純物濃度は約
２×１０15ｃｍ-3 である。
【００５４】この第５の実施形態のＭＯＳＦＥＴでは、
前記ｐ−型の接続層５０ａ、５０ｂ、５０ｃは、高電圧
が印加されると完全に空乏化し、前記ｎ−型ドリフト層
１内の電界は、ｐ＋型埋め込み層９ａ、９ｂ、９ｃが接
続されていない場合と同様に各ｐ＋型埋め込み層毎に分
割されるので、第１の実施形態と同様な耐圧が保持され
る。それに加え、ターンオン時には前記ｐ−型の接続層
５０ａ、５０ｂ、５０ｃを通じて直接ｐ＋型埋め込み層
９ａ，９ｂ，９ｃにソース電極よりキャリアが効率よ
く、しかも即座に供給されて各ｐ＋型埋め込み層は充電
される。その結果、上記各実施形態のＭＯＳＦＥＴに比
べて、ｐ＋型埋め込み層９ａ、９ｂ、９ｃの空乏化の解
消が速く、ＭＯＦＥＴのオン状態も早く、そのためター
ンオン時間は約４００ｎｓと極めて短く、より高速動作
が可能となる。
前記ｐ−型の接続層５０ａ、５０ｂ、５０ｃは、高電圧
が印加されると完全に空乏化し、前記ｎ−型ドリフト層
１内の電界は、ｐ＋型埋め込み層９ａ、９ｂ、９ｃが接
続されていない場合と同様に各ｐ＋型埋め込み層毎に分
割されるので、第１の実施形態と同様な耐圧が保持され
る。それに加え、ターンオン時には前記ｐ−型の接続層
５０ａ、５０ｂ、５０ｃを通じて直接ｐ＋型埋め込み層
９ａ，９ｂ，９ｃにソース電極よりキャリアが効率よ
く、しかも即座に供給されて各ｐ＋型埋め込み層は充電
される。その結果、上記各実施形態のＭＯＳＦＥＴに比
べて、ｐ＋型埋め込み層９ａ、９ｂ、９ｃの空乏化の解
消が速く、ＭＯＦＥＴのオン状態も早く、そのためター
ンオン時間は約４００ｎｓと極めて短く、より高速動作
が可能となる。
【００５５】（第６の実施形態）次に、本発明の第５の
実施の形態に係わるパワーＭＯＳＦＥＴの製造方法につ
いて説明する。
実施の形態に係わるパワーＭＯＳＦＥＴの製造方法につ
いて説明する。
【００５６】図６は、このＭＯＳＦＥＴの製造工程を示
す模式的な工程図である。
す模式的な工程図である。
【００５７】まず、図６（ａ）に示すように、ドレイン
層としてのｎ＋型基板２上に第１の半導体層としてのｎ
−型ドリフト層１をエピタキシャル成長させる。
層としてのｎ＋型基板２上に第１の半導体層としてのｎ
−型ドリフト層１をエピタキシャル成長させる。
【００５８】続いて図６（ｂ）に示すように、前記ｎ−
型ドリフト層１上にマスクを介してｐ型不純物としての
ボロン並びにｎ型不純物としてのリンを順次イオン注入
する。
型ドリフト層１上にマスクを介してｐ型不純物としての
ボロン並びにｎ型不純物としてのリンを順次イオン注入
する。
【００５９】イオン注入後、図６（ｃ）に示すように、
イオン注入されたｎ−型ドリフト層１上に最終的にｐ−
型接続層となるｐ−型層５０をエピタキシャル成長させ
る。このエピタキシャル成長工程において、ボロン及び
リンが再拡散され最下層のｐ＋型埋め込み層９ｃが形成
されると同時に、このｐ＋型埋め込み層９ｃ、９ｃ間に
所定濃度のｎ−型ドリフト層１部分が形成される。
イオン注入されたｎ−型ドリフト層１上に最終的にｐ−
型接続層となるｐ−型層５０をエピタキシャル成長させ
る。このエピタキシャル成長工程において、ボロン及び
リンが再拡散され最下層のｐ＋型埋め込み層９ｃが形成
されると同時に、このｐ＋型埋め込み層９ｃ、９ｃ間に
所定濃度のｎ−型ドリフト層１部分が形成される。
【００６０】次に図６（ｄ）に示すように、このｐ＋型
埋め込み層９ｃ、９ｃ間上に位置するｐ−型層５０部分
の表面にリンをイオン注入する。
埋め込み層９ｃ、９ｃ間上に位置するｐ−型層５０部分
の表面にリンをイオン注入する。
【００６１】イオン注入後、図６（ｅ）に示すように、
イオン注入されたｐ−型層５０上に、更にｐ−型層５０
をエピタキシャル成長させる。このエピタキシャル成長
工程において、リンが再拡散されて最初のｐ−型層５０
が分断され、最下層のｐ＋型埋め込み層９ｃ上に延在す
るｐ−型接続層５０ｃが形成される。
イオン注入されたｐ−型層５０上に、更にｐ−型層５０
をエピタキシャル成長させる。このエピタキシャル成長
工程において、リンが再拡散されて最初のｐ−型層５０
が分断され、最下層のｐ＋型埋め込み層９ｃ上に延在す
るｐ−型接続層５０ｃが形成される。
【００６２】続いて図６（ｆ）に示すように、ｐ＋型埋
め込み層９ｃ及びｎ−型ドリフト層１部分に対応する前
記ｐ−型層５０部分表面に、それぞれマスクを介してボ
ロン並びにリンを順次イオン注入する。
め込み層９ｃ及びｎ−型ドリフト層１部分に対応する前
記ｐ−型層５０部分表面に、それぞれマスクを介してボ
ロン並びにリンを順次イオン注入する。
【００６３】イオン注入後、図６（ｇ）に示すように、
イオン注入されたｐ−型層５０上に、更にｐ−型層５０
をエピタキシャル成長させる。このエピタキシャル成長
工程において、ボロン及びリンが再拡散され、ｐ−型接
続層５０ｃ上に中間層のｐ＋型埋め込み層９ｂが形成さ
れると同時に、このｐ＋型埋め込み層９ｂ、９ｂ間に所
定濃度のｎ−型ドリフト層１部分が形成され、また最下
層のｐ＋型埋め込み層９ｃと中間層のｐ＋型埋め込み層
９ｂとの間に両層を接続するｐ−型接続層５０ｃが形成
される。
イオン注入されたｐ−型層５０上に、更にｐ−型層５０
をエピタキシャル成長させる。このエピタキシャル成長
工程において、ボロン及びリンが再拡散され、ｐ−型接
続層５０ｃ上に中間層のｐ＋型埋め込み層９ｂが形成さ
れると同時に、このｐ＋型埋め込み層９ｂ、９ｂ間に所
定濃度のｎ−型ドリフト層１部分が形成され、また最下
層のｐ＋型埋め込み層９ｃと中間層のｐ＋型埋め込み層
９ｂとの間に両層を接続するｐ−型接続層５０ｃが形成
される。
【００６４】以下同様に、図６（ｄ）乃至図６（ｇ）工
程を繰り返すことにより、図６（ｈ）に示すような、ｐ
−型接続層５０ｂ上に最上層のｐ＋型埋め込み層９ａが
形成され、このｐ＋型埋め込み層９ａ、９ａ間に所定濃
度のｎ−型ドリフト層１部分が形成され、また最上層の
ｐ＋型埋め込み層９ａ及びｎ−型ドリフト層１部分上に
エピタキシャル成長されたｐ−型層５０を有する構造が
形成される。
程を繰り返すことにより、図６（ｈ）に示すような、ｐ
−型接続層５０ｂ上に最上層のｐ＋型埋め込み層９ａが
形成され、このｐ＋型埋め込み層９ａ、９ａ間に所定濃
度のｎ−型ドリフト層１部分が形成され、また最上層の
ｐ＋型埋め込み層９ａ及びｎ−型ドリフト層１部分上に
エピタキシャル成長されたｐ−型層５０を有する構造が
形成される。
【００６５】次に図６（ｉ）に示すように、このｐ＋型
埋め込み層９ａ、９ａ間上に位置するｐ−型層５０部分
の表面にリンをイオン注入する。
埋め込み層９ａ、９ａ間上に位置するｐ−型層５０部分
の表面にリンをイオン注入する。
【００６６】次に、図６（ｊ）に示すように、このｐ−
型の接続層５０ａとｎ−型ドリフト層１との表面上に、
さらにｎ−型ドリフト層１をエピタキシャル成長させ
る。このｎ−型ドリフト層１のエピタキシャル成長工程
において、リンが再拡散され、ｐ＋型埋め込み層９ａ、
９ｂ、９ｃがｐ−型の接続層５０ａ、５０ｂにより接続
され、且つ最上層のｐ＋型埋め込み層９ａ上にｐ−型の
接続層５０ａが縦方向に延在し、縦方向にｎ−型ドリフ
ト層１が伸びる構造が形成される。
型の接続層５０ａとｎ−型ドリフト層１との表面上に、
さらにｎ−型ドリフト層１をエピタキシャル成長させ
る。このｎ−型ドリフト層１のエピタキシャル成長工程
において、リンが再拡散され、ｐ＋型埋め込み層９ａ、
９ｂ、９ｃがｐ−型の接続層５０ａ、５０ｂにより接続
され、且つ最上層のｐ＋型埋め込み層９ａ上にｐ−型の
接続層５０ａが縦方向に延在し、縦方向にｎ−型ドリフ
ト層１が伸びる構造が形成される。
【００６７】その後、図５に示すように、このｎ−型ド
リフト層１表面に選択的に、ｐ型ベース層４を拡散形成
し、続いてこのｐ型ベース層４表面に、ｎ＋型ソース層
５を選択的に形成する。
リフト層１表面に選択的に、ｐ型ベース層４を拡散形成
し、続いてこのｐ型ベース層４表面に、ｎ＋型ソース層
５を選択的に形成する。
【００６８】最後に、ゲート絶縁膜６を形成した後、ゲ
ート電極７、ソース電極８、ドレイン電極２をそれぞれ
形成することにより、ＭＯＳＦＥＴが完成される。
ート電極７、ソース電極８、ドレイン電極２をそれぞれ
形成することにより、ＭＯＳＦＥＴが完成される。
【００６９】（第７の実施形態）次に本発明の第7の実
施形態に係わるパワーＭＯＳＦＥＴについて説明する。
施形態に係わるパワーＭＯＳＦＥＴについて説明する。
【００７０】図7はこのパワ−ＭＯＳＦＥＴの構成を模
式的に示す断面図であり、図1と同一部分には同一番号
を付してその詳しい説明は省略し、ここでは異なる部分
についてのみ説明する。
式的に示す断面図であり、図1と同一部分には同一番号
を付してその詳しい説明は省略し、ここでは異なる部分
についてのみ説明する。
【００７１】すなわち、このＭＯＳＦＥＴは、各実施形
態の変形構成であり、素子終端部での耐圧劣化の阻止を
図るものであって、具体的には図7に示すように、素子
形成領域周辺部のドリフト層１’は、素子形成領域部分
のｎ型ドリフト層１より低不純物濃度を有するｎ−型に
形成された構成となっている。この実施形態のＭＯＳＦ
ＥＴでは、耐圧６００Ｖと仮定して、素子形成領域部分
のｎ型ドリフト層１は、一例として１×１０15ｃｍ-3の
不純物濃度に形成し、且つ素子形成領域周辺部のドリフ
ト層１’は、一例として、ｐ＋型埋め込み層を有しない
構造のＭＯＳＦＥＴにおけるドリフト層の不純物濃度と
同様の２×１０14ｃｍ-3の不純物濃度に形成している。
態の変形構成であり、素子終端部での耐圧劣化の阻止を
図るものであって、具体的には図7に示すように、素子
形成領域周辺部のドリフト層１’は、素子形成領域部分
のｎ型ドリフト層１より低不純物濃度を有するｎ−型に
形成された構成となっている。この実施形態のＭＯＳＦ
ＥＴでは、耐圧６００Ｖと仮定して、素子形成領域部分
のｎ型ドリフト層１は、一例として１×１０15ｃｍ-3の
不純物濃度に形成し、且つ素子形成領域周辺部のドリフ
ト層１’は、一例として、ｐ＋型埋め込み層を有しない
構造のＭＯＳＦＥＴにおけるドリフト層の不純物濃度と
同様の２×１０14ｃｍ-3の不純物濃度に形成している。
【００７２】従って、上記第７の実施形態のＭＯＳＦＥ
Ｔでは、素子形成領域周辺部のドリフト層が低不純物濃
度に形成されているため、この部分における電界分布
は、通常のｐ＋型埋め込み層を有しない構造のＭＯＳＦ
ＥＴと同様となり、この通常のＭＯＳＦＥＴによる耐圧
と同様の素子周辺部の耐圧が得られる。
Ｔでは、素子形成領域周辺部のドリフト層が低不純物濃
度に形成されているため、この部分における電界分布
は、通常のｐ＋型埋め込み層を有しない構造のＭＯＳＦ
ＥＴと同様となり、この通常のＭＯＳＦＥＴによる耐圧
と同様の素子周辺部の耐圧が得られる。
【００７３】（第８の実施形態）次に、本発明の第７の
実施の形態に係わるパワーＭＯＳＦＥＴの製造方法につ
いて説明する。
実施の形態に係わるパワーＭＯＳＦＥＴの製造方法につ
いて説明する。
【００７４】図８は、このＭＯＳＦＥＴの製造工程を示
す模式的な工程図である。
す模式的な工程図である。
【００７５】まず、図８（ａ）に示すように、ドレイン
層としてのｎ＋型基板２上にｎ−型ドリフト層１’をエ
ピタキシャル成長させる。
層としてのｎ＋型基板２上にｎ−型ドリフト層１’をエ
ピタキシャル成長させる。
【００７６】続いて図８（ｂ）に示すように、前記ｎ−
型ドリフト層１’上にマスクを介して素子形成領域部分
にｎ型不純物としてのリンをイオン注入する。
型ドリフト層１’上にマスクを介して素子形成領域部分
にｎ型不純物としてのリンをイオン注入する。
【００７７】イオン注入後、図８（ｃ）に示すように、
イオン注入されたｎ−型ドリフト層１’上に、更にｎ−
型ドリフト層１’をエピタキシャル成長させる。このエ
ピタキシャル成長工程において、リンが再拡散され素子
形成領域上のｎ−型ドリフト層１’部分が所定不純物濃
度のｎ型ドリフト層１に変換される。
イオン注入されたｎ−型ドリフト層１’上に、更にｎ−
型ドリフト層１’をエピタキシャル成長させる。このエ
ピタキシャル成長工程において、リンが再拡散され素子
形成領域上のｎ−型ドリフト層１’部分が所定不純物濃
度のｎ型ドリフト層１に変換される。
【００７８】続いて図８（ｄ）に示すように、前記ｎ−
型ドリフト層１’上にマスクを介して素子形成領域部分
にｐ型不純物としてのボロン並びにｎ型不純物としての
リンを順次イオン注入する。
型ドリフト層１’上にマスクを介して素子形成領域部分
にｐ型不純物としてのボロン並びにｎ型不純物としての
リンを順次イオン注入する。
【００７９】イオン注入後、図８（ｅ）に示すように、
イオン注入されたｎ−型ドリフト層１’上に、更にｎ−
型ドリフト層１’をエピタキシャル成長させる。このエ
ピタキシャル成長工程において、ボロン並びにリンが再
拡散され、最下層のｐ＋型埋め込み層９ｃが形成され、
このｐ＋型埋め込み層９ｃ，９ｃ間のｎ−型ドリフト層
１部分はｎ型ドリフト層１に変換される。
イオン注入されたｎ−型ドリフト層１’上に、更にｎ−
型ドリフト層１’をエピタキシャル成長させる。このエ
ピタキシャル成長工程において、ボロン並びにリンが再
拡散され、最下層のｐ＋型埋め込み層９ｃが形成され、
このｐ＋型埋め込み層９ｃ，９ｃ間のｎ−型ドリフト層
１部分はｎ型ドリフト層１に変換される。
【００８０】次に図８（ｆ）に示すように、ｎ−型ドリ
フト層１’の素子形成領域部分上にリンをイオン注入す
る。
フト層１’の素子形成領域部分上にリンをイオン注入す
る。
【００８１】続いて図８（ｇ）に示すように、イオン注
入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフ
ト層１をエピタキシャル成長させる。このエピタキシャ
ル成長工程において、リンが再拡散され、ｐ＋型埋め込
み層９ｃ及びｎ型ドリフト層１部分上のｎ−型ドリフト
層１’部分がｎ型ドリフト層１に変換される。
入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフ
ト層１をエピタキシャル成長させる。このエピタキシャ
ル成長工程において、リンが再拡散され、ｐ＋型埋め込
み層９ｃ及びｎ型ドリフト層１部分上のｎ−型ドリフト
層１’部分がｎ型ドリフト層１に変換される。
【００８２】次に図８（ｈ）に示すように、前記ｎ−型
ドリフト層１’上にマスクを介して素子形成領域部分に
ボロン並びにリンを順次イオン注入する。
ドリフト層１’上にマスクを介して素子形成領域部分に
ボロン並びにリンを順次イオン注入する。
【００８３】イオン注入後、図８（ｉ）に示すように、
イオン注入されたｎ−型ドリフト層１’上に、更にｎ−
型ドリフト層１’をエピタキシャル成長させると共に、
中間層のｐ＋型埋め込み層９ｂ及びこの埋め込み層９ｂ
間にｎ型ドリフト層１を形成する。
イオン注入されたｎ−型ドリフト層１’上に、更にｎ−
型ドリフト層１’をエピタキシャル成長させると共に、
中間層のｐ＋型埋め込み層９ｂ及びこの埋め込み層９ｂ
間にｎ型ドリフト層１を形成する。
【００８４】以下同様に、図８（ｆ）乃至図８（ｉ）工
程を繰り返すことにより、図８（ｊ）に示すように、素
子形成領域部分において、３層のｐ＋型埋め込み層９
ａ、９ｂ、９ｃ及び各層間にｎ型ドリフト層１が、また
最上層がエピタキシャル成長されたｎ−型ドリフト層
１’からなる構造が形成される。
程を繰り返すことにより、図８（ｊ）に示すように、素
子形成領域部分において、３層のｐ＋型埋め込み層９
ａ、９ｂ、９ｃ及び各層間にｎ型ドリフト層１が、また
最上層がエピタキシャル成長されたｎ−型ドリフト層
１’からなる構造が形成される。
【００８５】次に図８（ｋ）に示すように、前記ｎ−型
ドリフト層１’上の素子形成領域部分にリンをイオン注
入する。
ドリフト層１’上の素子形成領域部分にリンをイオン注
入する。
【００８６】イオン注入後、図８（Ｌ）に示すように、
イオン注入されたｎ−型ドリフト層１’上に、更にｎ−
型ドリフト層１’をエピタキシャル成長させる。このエ
ピタキシャル成長工程において、リンを再拡散させて素
子形成領域部分における前記ｎ−型ドリフト層１’部分
をｎ型ドリフト層１に変換する。
イオン注入されたｎ−型ドリフト層１’上に、更にｎ−
型ドリフト層１’をエピタキシャル成長させる。このエ
ピタキシャル成長工程において、リンを再拡散させて素
子形成領域部分における前記ｎ−型ドリフト層１’部分
をｎ型ドリフト層１に変換する。
【００８７】その後、図７に示すように、素子形成領域
部分のｎ型ドリフト層１表面に選択的に、ｐ型ベース層
４を拡散形成し、続いてこのｐ型ベース層４表面に、ｎ
＋型ソース層５を選択的に形成する。
部分のｎ型ドリフト層１表面に選択的に、ｐ型ベース層
４を拡散形成し、続いてこのｐ型ベース層４表面に、ｎ
＋型ソース層５を選択的に形成する。
【００８８】最後に、ゲート酸化膜６を形成した後、ゲ
ート電極７、ソース電極８、ドレイン電極２をそれぞれ
形成することにより、ＭＯＳＦＥＴが完成される。
ート電極７、ソース電極８、ドレイン電極２をそれぞれ
形成することにより、ＭＯＳＦＥＴが完成される。
【００８９】（第９の実施形態）次に、パワーＭＯＳＦ
ＥＴにおいて、ターンオン時のｐ型埋込み層の充電に関
する例を、第９の実施形態として説明する。
ＥＴにおいて、ターンオン時のｐ型埋込み層の充電に関
する例を、第９の実施形態として説明する。
【００９０】図９（ａ）は本発明の第９の実施の形態に
係わるパワーＭＯＳＦＥＴの駆動方法を説明するための
回路図、図９（ｂ）はゲート電流と時間との関係を示す
図である。この実施形態におけるパワーＭＯＳＦＥＴ
は、例えば、図１に示す第１実施形態のパワーＭＯＳＦ
ＥＴである。
係わるパワーＭＯＳＦＥＴの駆動方法を説明するための
回路図、図９（ｂ）はゲート電流と時間との関係を示す
図である。この実施形態におけるパワーＭＯＳＦＥＴ
は、例えば、図１に示す第１実施形態のパワーＭＯＳＦ
ＥＴである。
【００９１】図９（ａ）に示すように、第９の実施形態
に係わるＭＯＳＦＥＴの駆動回路は、ＭＯＳＦＥＴの第
１のゲート電極Ｇ１が、入力信号Ｖｉｎ１が印可される
第１の入力端子９１に直接接続されている。また、第２
のゲート電極Ｇ２が、キャパシタＣと抵抗ｒｇ２とを並
列接続したゲート入力回路９５とこのゲート入力回路９
５に直接接続された抵抗ｒｇ１を介して入力信号Ｖｉｎ
２が印可される第２の入力端子９２に接続されている。
そしてドレイン電極ＤがＶｄｄ電源端子９３に負荷抵抗
ＲＬを介して接続され、且つソース電極Ｓが接地（Ｖｇ
ｎｄ）電源端子９４にそれぞれ接続されている。
に係わるＭＯＳＦＥＴの駆動回路は、ＭＯＳＦＥＴの第
１のゲート電極Ｇ１が、入力信号Ｖｉｎ１が印可される
第１の入力端子９１に直接接続されている。また、第２
のゲート電極Ｇ２が、キャパシタＣと抵抗ｒｇ２とを並
列接続したゲート入力回路９５とこのゲート入力回路９
５に直接接続された抵抗ｒｇ１を介して入力信号Ｖｉｎ
２が印可される第２の入力端子９２に接続されている。
そしてドレイン電極ＤがＶｄｄ電源端子９３に負荷抵抗
ＲＬを介して接続され、且つソース電極Ｓが接地（Ｖｇ
ｎｄ）電源端子９４にそれぞれ接続されている。
【００９２】次にこの駆動回路によるターンオン動作を
説明する。
説明する。
【００９３】まず、図９（ｂ）に示すように、第１の入
力端子９１に振幅１５Ｖの入力信号Ｖｉｎ１を印加し、
第２の入力端子９２に振幅５Ｖの入力信号Ｖｉｎ２を印
加すると、第１のゲート電極７直下のｐ型ベース層４に
チャンネルができ、ｎ＋型ソース層５よりｎ−型ドリフ
ト層１中に電子が注入され、ｎ−型ドリフト層１中の空
乏化が解消される。これと同時に、第２の入力端子９２
に入力信号Ｖｉｎ２が入力された瞬間に、キャパシタＣ
を通じて変位電流が流れるため、第２のゲート電極Ｇ２
に、より大きなゲート電流Ｉｇ２が流れ、ｐ＋型埋込み
層９ａ、９ｂ、９ｃにホールがより多く供給されて、ｐ
＋型埋込み層９ａ、９ｂ、９ｃの空乏化が速やかに解消
される。この結果、速やかにターンオンさせることがで
きる。そして上記第２のゲート電極Ｇ２に流れるゲート
電流Ｉｇ２は、キャパシタＣが充電された後は、極めて
小さい値を示す。
力端子９１に振幅１５Ｖの入力信号Ｖｉｎ１を印加し、
第２の入力端子９２に振幅５Ｖの入力信号Ｖｉｎ２を印
加すると、第１のゲート電極７直下のｐ型ベース層４に
チャンネルができ、ｎ＋型ソース層５よりｎ−型ドリフ
ト層１中に電子が注入され、ｎ−型ドリフト層１中の空
乏化が解消される。これと同時に、第２の入力端子９２
に入力信号Ｖｉｎ２が入力された瞬間に、キャパシタＣ
を通じて変位電流が流れるため、第２のゲート電極Ｇ２
に、より大きなゲート電流Ｉｇ２が流れ、ｐ＋型埋込み
層９ａ、９ｂ、９ｃにホールがより多く供給されて、ｐ
＋型埋込み層９ａ、９ｂ、９ｃの空乏化が速やかに解消
される。この結果、速やかにターンオンさせることがで
きる。そして上記第２のゲート電極Ｇ２に流れるゲート
電流Ｉｇ２は、キャパシタＣが充電された後は、極めて
小さい値を示す。
【００９４】上記の駆動回路によれば、純粋にユニポー
ラモードで動作するＭＯＳＦＥＴでは、ｐ＋型埋込み層
にホールが供給することが無く、ｐ＋型埋込み層が空乏
化は解消できなく、ターンオン時間が長くなってしまう
が、本発明の実施形態に係わるＭＯＳＦＥＴでは、ター
ンオン時にゲート電流を大きく流して、バイポーラモー
ドで動作させることが可能であり、ｐ＋型埋込み層にホ
ールを供給することができる。そのため、より高速なタ
ーンオンが実現できる。
ラモードで動作するＭＯＳＦＥＴでは、ｐ＋型埋込み層
にホールが供給することが無く、ｐ＋型埋込み層が空乏
化は解消できなく、ターンオン時間が長くなってしまう
が、本発明の実施形態に係わるＭＯＳＦＥＴでは、ター
ンオン時にゲート電流を大きく流して、バイポーラモー
ドで動作させることが可能であり、ｐ＋型埋込み層にホ
ールを供給することができる。そのため、より高速なタ
ーンオンが実現できる。
【００９５】以上、本発明を第１乃至第９の実施形態に
より説明したが、この発明は、第１乃至第９の実施形態
に限定されるものではない。
より説明したが、この発明は、第１乃至第９の実施形態
に限定されるものではない。
【００９６】例えば、第１乃至第８の実施形態では、ｐ
＋型埋込み層を三層として説明を行ったが、ｐ＋型埋込
み層は一層以上有する構造であれば、同様の効果を得る
ことができる。
＋型埋込み層を三層として説明を行ったが、ｐ＋型埋込
み層は一層以上有する構造であれば、同様の効果を得る
ことができる。
【００９７】また各層の複数のｐ＋型埋込み層は、それ
ぞれ、独立したストライプ状に形成したが、ストライプ
の終端で互いに接続した構造にしてもよい。
ぞれ、独立したストライプ状に形成したが、ストライプ
の終端で互いに接続した構造にしてもよい。
【００９８】また各層のｐ＋型埋込み層は、ストライプ
状に限らず、メッシュ状、またはドット状に形成しても
よい。
状に限らず、メッシュ状、またはドット状に形成しても
よい。
【００９９】またｐ型ベース層及びｎ＋型ソース層は、
ストライプ状に形成したが、ドット状に形成してもよ
い。
ストライプ状に形成したが、ドット状に形成してもよ
い。
【０１００】また半導体としてシリコン（Ｓｉ）を用い
たＭＯＳＦＥＴを説明したが、半導体としとは、例えば
シリコンカーバイト（ＳｉＣ）等の化合物半導体を用い
ることができる。
たＭＯＳＦＥＴを説明したが、半導体としとは、例えば
シリコンカーバイト（ＳｉＣ）等の化合物半導体を用い
ることができる。
【０１０１】また第１の実施形態では、ｐ＋型キャリア
層を複数のｐ型ベース層のうち、片側のｐ＋型キャリア
層の側方にみ配置したが、両方のｐ＋型キャリア層の側
方にそれぞれ配置してもよく、複数のｐ型ベース層を取
り囲むように環状構造に形成してよい。
層を複数のｐ型ベース層のうち、片側のｐ＋型キャリア
層の側方にみ配置したが、両方のｐ＋型キャリア層の側
方にそれぞれ配置してもよく、複数のｐ型ベース層を取
り囲むように環状構造に形成してよい。
【０１０２】また第２及び第３の実施形態では、ｐ＋型
キャリア層をストライプ状に形成したが、環状、格子
状、またはドット状に形成してもよい。
キャリア層をストライプ状に形成したが、環状、格子
状、またはドット状に形成してもよい。
【０１０３】また第２及び第３の実施形態では、ｐ＋型
キャリア層は、ドレイン電極に接続されているが、ドレ
イン電極と電気的に分離し、ドレイン電極と独立した電
位を印可するようにしてもよい。
キャリア層は、ドレイン電極に接続されているが、ドレ
イン電極と電気的に分離し、ドレイン電極と独立した電
位を印可するようにしてもよい。
【０１０４】また第２の実施形態では、ｐ＋型キャリア
層とこれと隣接するｎ＋型ドレイン層を同一表面積を有
するように形成したが、ｐ＋型キャリア層の表面積が広
面積に形成してもよい。
層とこれと隣接するｎ＋型ドレイン層を同一表面積を有
するように形成したが、ｐ＋型キャリア層の表面積が広
面積に形成してもよい。
【０１０５】また第３の実施形態では、ｐ＋型キャリア
層の表面積を、これと隣接するｎ＋型ドレイン層の表面
積より広く形成したが、ｐ＋型キャリア層とｎ＋型ドレ
イン層の表面積を同一面積に形成してもよい。
層の表面積を、これと隣接するｎ＋型ドレイン層の表面
積より広く形成したが、ｐ＋型キャリア層とｎ＋型ドレ
イン層の表面積を同一面積に形成してもよい。
【０１０６】また第９の実施形態では、第１及び第２の
入力端子を別個に設けたが、第１及び第２の入力端子を
共通にし、同一の入力信号を印加するようにすれば、駆
動回路が簡単にできる。
入力端子を別個に設けたが、第１及び第２の入力端子を
共通にし、同一の入力信号を印加するようにすれば、駆
動回路が簡単にできる。
【０１０７】また第１乃至第９の実施形態では、プレナ
ー型のパワーＭＯＳＦＥＴを例示したが、本発明は、ト
レンチ構造のパワーＭＯＳＦＥＴにも適用可能である。
ー型のパワーＭＯＳＦＥＴを例示したが、本発明は、ト
レンチ構造のパワーＭＯＳＦＥＴにも適用可能である。
【０１０８】更には電位が浮遊した埋込層を有するＭＯ
ＳＦＥＴのみで説明したが、本発明の構造及び駆動方法
は、電位が浮遊した層を有する素子であれば、適用可能
である。
ＳＦＥＴのみで説明したが、本発明の構造及び駆動方法
は、電位が浮遊した層を有する素子であれば、適用可能
である。
【０１０９】
【発明の効果】以上説明したように、本発明によれば、
高耐圧を維持しつつ、ターンオン時間が短く、高速動作
が可能で、しかもスイッチング損失が少ない電力用半導
体装置と、この電力用半導体装置のターンオン時間の短
縮に有効な駆動方法とを提供することができる。
高耐圧を維持しつつ、ターンオン時間が短く、高速動作
が可能で、しかもスイッチング損失が少ない電力用半導
体装置と、この電力用半導体装置のターンオン時間の短
縮に有効な駆動方法とを提供することができる。
【図１】本発明の第１の実施形態に係るパワ-ＭＯＳＦ
ＥＴの構成を模式的に示す断面図。
ＥＴの構成を模式的に示す断面図。
【図２】本発明の第２の実施形態に係るパワ-ＭＯＳＦ
ＥＴの構成を模式的に示す断面図。
ＥＴの構成を模式的に示す断面図。
【図３】本発明の第３の実施形態に係るパワ-ＭＯＳＦ
ＥＴの構成を模式的に示す断面図。
ＥＴの構成を模式的に示す断面図。
【図４】本発明の第４の実施形態に係るパワ-ＭＯＳＦ
ＥＴの構成を模式的に示す断面図。
ＥＴの構成を模式的に示す断面図。
【図５】本発明の第５の実施形態に係るパワ-ＭＯＳＦ
ＥＴの構成を模式的に示す断面図。
ＥＴの構成を模式的に示す断面図。
【図６】本発明の第６の実施形態に係るパワ-ＭＯＳＦ
ＥＴの製造工程を示す模式的な工程図。
ＥＴの製造工程を示す模式的な工程図。
【図７】本発明の第７の実施形態に係るパワ-ＭＯＳＦ
ＥＴの構成を模式的に示す断面図。
ＥＴの構成を模式的に示す断面図。
【図８】本発明の第８の実施形態に係るパワ-ＭＯＳＦ
ＥＴの製造工程を示す模式的な工程図。
ＥＴの製造工程を示す模式的な工程図。
【図９】図９（ａ）は本発明の第９の実施形態に係るパ
ワーＭＯＳＦＥＴの駆動回路を示す回路図、図９（ｂ）
は入力電流と時間の関係を示す図。
ワーＭＯＳＦＥＴの駆動回路を示す回路図、図９（ｂ）
は入力電流と時間の関係を示す図。
【図１０】従来のパワ-ＭＯＳＦＥＴの構成を模式的に
示す断面図。
示す断面図。
１、１１１…ｎ−型ドリフト層（第１の半導体層）、 ２、１１２…ｎ＋型ドレイン層（高濃度半導体層）、 ３、１１３…ドレイン電極Ｄ（第１の主電極）、 ４、１１４…第１のｐ型ベース層（第２の半導体層）、 ５、１１５…ｎ＋型ソース層（第３の半導体層）、 ６，１１６…Ｓｉ酸化膜（ゲート絶縁膜）、 ７、１１７…第１のゲート電極Ｇ１（第１の制御電
極）、 ８，１１８…ソース電極Ｓ（第２の主電極）、 ９ａ、９ｂ、９ｃ、１１９ａ、１１９ｂ、１１９ｃ…ｐ
＋埋込み層、 １０…ｐ＋型 キャリア注入層（第４の半導体層）、 １１…第２のゲート電極（第２の制御電極） ２０，３０…ｐ＋型 キャリア注入層（第５の半導体
層）、 ４４…第２のｐ型ベース層（第６の半導体層）、 ４５…ｎ＋型ソース層（第７の半導体層）、 ４６…Ｓｉ酸化膜（ゲート絶縁膜）、 ４７…ソース電極（フローティング電極）、 ５０ａ、５０ｂ、５０ｃ…ｐ−型接続層、 ９１…第１の入力端子、 ９２…第２の入力端子、 ９３…Ｖｄｄ電源端子、 ９４…接地（Ｖｇｎｄ）電源端子、 ９５…ゲート入力回路、 ｒｇ１，ｒｇ２…抵抗、 ＲＬ…負荷抵抗、 Ｃ…キャパシタ
極）、 ８，１１８…ソース電極Ｓ（第２の主電極）、 ９ａ、９ｂ、９ｃ、１１９ａ、１１９ｂ、１１９ｃ…ｐ
＋埋込み層、 １０…ｐ＋型 キャリア注入層（第４の半導体層）、 １１…第２のゲート電極（第２の制御電極） ２０，３０…ｐ＋型 キャリア注入層（第５の半導体
層）、 ４４…第２のｐ型ベース層（第６の半導体層）、 ４５…ｎ＋型ソース層（第７の半導体層）、 ４６…Ｓｉ酸化膜（ゲート絶縁膜）、 ４７…ソース電極（フローティング電極）、 ５０ａ、５０ｂ、５０ｃ…ｐ−型接続層、 ９１…第１の入力端子、 ９２…第２の入力端子、 ９３…Ｖｄｄ電源端子、 ９４…接地（Ｖｇｎｄ）電源端子、 ９５…ゲート入力回路、 ｒｇ１，ｒｇ２…抵抗、 ＲＬ…負荷抵抗、 Ｃ…キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小倉 常雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 大橋 弘通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 都鹿野 健一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 斉藤 芳彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内
Claims (12)
- 【請求項１】第1導電型の第1の半導体層と、 前記第１の半導体層の一方の表面に電気的に接続された
第１の主電極と、 前記第1の半導体層の他方の表面に選択的に形成された
第2導電型の第2の半導体層と、 前記第２の半導体層の表面に選択的に形成された第1導
電型の第3の半導体層と、 前記第２の半導体層と前記第３の半導体層とに電気的に
接続された第2の主電極と、 前記第１の半導体層と前記第２の半導体層と前記第３の
半導体層の表面上に絶縁膜を介して形成された第1の制
御電極と、 前記第1の半導体層中であって、前記第２の半導体層と
前記第１の主電極との間に選択的に埋込まれた少なくと
も１つ以上の電位の浮いた第2導電型埋め込層と、 前記第１の半導体層の表面に前記第2の半導体層と離間
して選択的に形成された第２導電型の第４の半導体層
と、 前記第４の半導体層と電気的に接続された第２の制御電
極とを有することを特徴とする電力用半導体装置。 - 【請求項２】 第１導電型の第１の半導体層と、 前記第１の半導体層に一方の表面に電気的に接続された
第１の主電極と、 前記第１の半導体層の他方の表面に選択的に形成された
第２導電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成された第１導
電型の第３の半導体層と、 前記第２の半導体層と前記第３の半導体層とに電気的に
接続された第２の主電極と、 前記第１の半導体層と前記第２の半導体層と前記第３の
半導体層の表面上に絶縁膜を介して形成された第１の制
御電極と、 前記第１の半導体層中であって、前記第２の半導体層と
前記第１の主電極との間に選択的に埋込まれた少なくと
も１つ以上の電位の浮いた第２導電型埋込み層と、 前記第１の半導体層の他方の表面に選択的に形成された
第２導電型の第５の半導体層と、 前記第５の半導体層に電気的に接続された第２の制御電
極とを有することを特徴とする電力用半導体装置。 - 【請求項３】 前記第１の半導体層の一方の表面と前記
第１の主電極との間に、前記第１の半導体層よりも高不
純物濃度をもつ第１導電型の高濃度半導体層が形成さ
れ、前記第５の半導体層は、前記高濃度半導体層に選択
的に形成され、且つ前記第１の主電極側の一端が前記高
濃度半導体層と同一平面をなし、他端が前記高濃度半導
体層を貫通して前記第１の半導体層中に達する形状に形
成されてなることを特徴とする請求項２に記載の電力用
半導体装置。 - 【請求項４】 前記第１の半導体層の一方の表面と前記
第１の主電極との間に、前記第１の半導体層よりも高不
純物濃度をもつ第１導電型の高濃度半導体層が形成さ
れ、前記第５の半導体層は、前記高濃度半導体層に選択
的に、且つ同一層厚に形成され、第１の主電極側の一端
が前記高濃度半導体層と同一平面をなし、他端が前記第
１の半導体層の一方の表面と接触した形状に形成された
ことを特徴とする請求項２に記載の電力用半導体装置。 - 【請求項５】 前記第１の主電極と前記第２の制御電極
とが電気的に共通接続されてなることを特徴とする請求
項２乃至請求項４のいずれか１項に記載の電力用半導体
装置。 - 【請求項６】 前記第１の主電極と前記第２の制御電極
とが電気的に独立に形成されてなることを特徴とする請
求項２乃至請求項４のいずれか１項に記載の電力用半導
体装置。 - 【請求項７】 前記第５の半導体層は、前記第１の半導
体層の一方の表面、または前記第１の主電極側の前記高
濃度半導体層表面において、前記第５の半導体層の表面
積とこの層に隣接する前記１の半導体層部分部、または
隣接する前記高濃度半導体層部分の表面積とが同一面積
であることを特徴とする請求項２乃至請求項４のいずれ
か１項に記載の電力用半導体装置。 - 【請求項８】 前記第５の半導体層は、前記第１の半導
体層の一方の表面、または前記第１の主電極側の前記高
濃度半導体層表面において、前記第５の半導体層の表面
積がこの層に隣接する前記１の半導体層部分部、または
隣接する前記高濃度半導体層部分の表面積より広面積で
あることを特徴とする請求項２乃至請求項４のいずれか
１項に記載の電力用半導体装置。 - 【請求項９】 第1導電型の第1の半導体層と、 前記第１の半導体層の一方の表面に電気的に接続された
第１の主電極と、 前記第1の半導体層の他方の表面に選択的に形成された
第２導電型の第２の半導体層と、 前記第２の半導体表面に選択的に形成された第1導電型
の第3の半導体層と、 前記第２の半導体層と前記第３の半導体層の表面に電気
的に接続された第２の主電極と、 前記第１の半導体層と前記第2の半導体層と前記３の半
導体層上に絶縁膜を介して形成された第1の制御電極
と、 前記第1の半導体層の他方の表面に前記第2の半導体層と
離間して選択的に形成された第２導電型の第６の半導体
層と、 前記第６の半導体層の表面に選択的に形成された第1導
電型の第７の半導体層と、 前記第６の半導体層と前記第７の半導体層とに電気的に
接続された電位の浮遊したフローティング電極と、 前記第1の半導体層と前記第６の半導体層と前記第７の
半導体層上に絶縁膜を介して形成された第２の制御電極
と、 前記第1の半導体層中に選択的に埋込み形成された少な
くとも１つ以上の電位の浮いた第2導電型埋め込層とを
有することを特徴とする電力用半導体装置。 - 【請求項１０】 第1導電型の第1の半導体層と、 前記第１の半導体層の一方の表面に電気的に接続された
第１の主電極と、 前記第1の半導体層の他方の表面に選択的に形成された
第２導電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成された第１導
電型の第３の半導体層と、 前記第２の半導体層と前記第３の半導体層とに電気的に
接続された第２の主電極と前記第１の半導体層と前記第
２の半導体層と前記第３の半導体層の表面上に絶縁膜を
介して形成された制御電極と、 前記第1の半導体層中であって、前記第２の半導体層と
前記第１の主電極との間に選択的に埋込まれた少なくと
も１つ以上の電位の浮いた第２導電型埋め込層と、 前記第２導電型埋込み層より低不純物濃度に形成され、
且つ前記第２の半導体層と前記第２導電型埋込み層とを
接続する接続層とを有することを特徴とする電力用半導
体装置。 - 【請求項１１】 前記第１の半導体層の素子形成領域の
周辺部における不純物濃度が、素子形成領域の不純物濃
度より低濃度に形成れていることを特徴とする請求項
１、２、９または請求項１０に記載の電力用半導体装
置。 - 【請求項１２】 請求項１の電力用半導体半導体装置を
駆動する駆動方法であって、前記第２の制御電極に流す
電流を、ターンオン時のみ定常時より大きくすることを
特徴とする駆動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000130648A JP4746169B2 (ja) | 2000-04-28 | 2000-04-28 | 電力用半導体装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000130648A JP4746169B2 (ja) | 2000-04-28 | 2000-04-28 | 電力用半導体装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001313393A true JP2001313393A (ja) | 2001-11-09 |
| JP4746169B2 JP4746169B2 (ja) | 2011-08-10 |
Family
ID=18639700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000130648A Expired - Fee Related JP4746169B2 (ja) | 2000-04-28 | 2000-04-28 | 電力用半導体装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4746169B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332199A (ja) * | 2005-05-24 | 2006-12-07 | Shindengen Electric Mfg Co Ltd | ＳｉＣ半導体装置 |
| US8049270B2 (en) | 2006-10-26 | 2011-11-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2013211447A (ja) * | 2012-03-30 | 2013-10-10 | National Institute Of Advanced Industrial & Technology | 炭化ケイ素縦型ｍｏｓｆｅｔ及びその製造方法 |
| CN103390545A (zh) * | 2012-05-08 | 2013-11-13 | 上海华虹Nec电子有限公司 | 改善沟槽型nmos漏源击穿电压的方法及其结构 |
| KR101437275B1 (ko) | 2013-03-25 | 2014-10-27 | 고려대학교 산학협력단 | 다수의 ｆｌｉ 구조를 갖는 반도체 소자 |
| CN106024863A (zh) * | 2016-06-27 | 2016-10-12 | 电子科技大学 | 一种高压功率器件终端结构 |
| WO2017165123A1 (en) * | 2016-03-22 | 2017-09-28 | General Electric Company | Superjunction power semiconductor devices with fast switching capability |
| CN108735731A (zh) * | 2017-04-20 | 2018-11-02 | 聚积科技股份有限公司 | 具有分段式浓度的功率半导体装置 |
| US10468510B2 (en) | 2015-07-16 | 2019-11-05 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US10529848B2 (en) | 2017-12-13 | 2020-01-07 | Fuji Electric Co., Ltd. | Insulated-gate semiconductor device and method of manufacturing the same |
| JP2022502863A (ja) * | 2018-09-28 | 2022-01-11 | ゼネラル・エレクトリック・カンパニイ | 荷電平衡（ｃｂ）トレンチ−金属酸化物半導体−電界効果トランジスタ（ｍｏｓｆｅｔ）デバイスの製作技法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9236458B2 (en) * | 2013-07-11 | 2016-01-12 | Infineon Technologies Ag | Bipolar transistor and a method for manufacturing a bipolar transistor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267766A (ja) * | 1988-09-01 | 1990-03-07 | Mitsubishi Electric Corp | バイポーラ型半導体スイッチング装置 |
| JPH0414263A (ja) * | 1990-05-07 | 1992-01-20 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JPH09191109A (ja) * | 1995-11-06 | 1997-07-22 | Toshiba Corp | 半導体装置 |
| JPH10256550A (ja) * | 1997-01-09 | 1998-09-25 | Toshiba Corp | 半導体装置 |
| JP2000101082A (ja) * | 1998-09-02 | 2000-04-07 | Siemens Ag | 半導体構成素子用の縁構造及びドリフト領域体及び半導体構成素子用の縁構造及びドリフト領域体の製造方法 |
-
2000
- 2000-04-28 JP JP2000130648A patent/JP4746169B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267766A (ja) * | 1988-09-01 | 1990-03-07 | Mitsubishi Electric Corp | バイポーラ型半導体スイッチング装置 |
| JPH0414263A (ja) * | 1990-05-07 | 1992-01-20 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JPH09191109A (ja) * | 1995-11-06 | 1997-07-22 | Toshiba Corp | 半導体装置 |
| JPH10256550A (ja) * | 1997-01-09 | 1998-09-25 | Toshiba Corp | 半導体装置 |
| JP2000101082A (ja) * | 1998-09-02 | 2000-04-07 | Siemens Ag | 半導体構成素子用の縁構造及びドリフト領域体及び半導体構成素子用の縁構造及びドリフト領域体の製造方法 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332199A (ja) * | 2005-05-24 | 2006-12-07 | Shindengen Electric Mfg Co Ltd | ＳｉＣ半導体装置 |
| US8049270B2 (en) | 2006-10-26 | 2011-11-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2013211447A (ja) * | 2012-03-30 | 2013-10-10 | National Institute Of Advanced Industrial & Technology | 炭化ケイ素縦型ｍｏｓｆｅｔ及びその製造方法 |
| CN103390545A (zh) * | 2012-05-08 | 2013-11-13 | 上海华虹Nec电子有限公司 | 改善沟槽型nmos漏源击穿电压的方法及其结构 |
| KR101437275B1 (ko) | 2013-03-25 | 2014-10-27 | 고려대학교 산학협력단 | 다수의 ｆｌｉ 구조를 갖는 반도체 소자 |
| US10468510B2 (en) | 2015-07-16 | 2019-11-05 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US10243039B2 (en) | 2016-03-22 | 2019-03-26 | General Electric Company | Super-junction semiconductor power devices with fast switching capability |
| WO2017165123A1 (en) * | 2016-03-22 | 2017-09-28 | General Electric Company | Superjunction power semiconductor devices with fast switching capability |
| JP2019510376A (ja) * | 2016-03-22 | 2019-04-11 | ゼネラル・エレクトリック・カンパニイ | 高速スイッチング機能を有する超接合パワー半導体デバイス |
| JP7046823B2 (ja) | 2016-03-22 | 2022-04-04 | ゼネラル・エレクトリック・カンパニイ | 高速スイッチング機能を有する超接合パワー半導体デバイス |
| CN106024863A (zh) * | 2016-06-27 | 2016-10-12 | 电子科技大学 | 一种高压功率器件终端结构 |
| CN108735731A (zh) * | 2017-04-20 | 2018-11-02 | 聚积科技股份有限公司 | 具有分段式浓度的功率半导体装置 |
| US10381474B2 (en) | 2017-04-20 | 2019-08-13 | Macroblock, Inc. | Power semiconductor device |
| TWI699887B (zh) * | 2017-04-20 | 2020-07-21 | 聚積科技股份有限公司 | 具有分段式濃度的功率半導體裝置 |
| US10529848B2 (en) | 2017-12-13 | 2020-01-07 | Fuji Electric Co., Ltd. | Insulated-gate semiconductor device and method of manufacturing the same |
| JP2022502863A (ja) * | 2018-09-28 | 2022-01-11 | ゼネラル・エレクトリック・カンパニイ | 荷電平衡（ｃｂ）トレンチ−金属酸化物半導体−電界効果トランジスタ（ｍｏｓｆｅｔ）デバイスの製作技法 |
| JP7257507B2 (ja) | 2018-09-28 | 2023-04-13 | ゼネラル・エレクトリック・カンパニイ | 荷電平衡（ｃｂ）トレンチ－金属酸化物半導体－電界効果トランジスタ（ｍｏｓｆｅｔ）デバイスの製作技法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4746169B2 (ja) | 2011-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5592498B2 (ja) | 選択的ドープｊｆｅｔ領域を有するパワー半導体デバイス及びそのようなデバイスを形成する関連方法 | |
| US9159819B2 (en) | Semiconductor device and RC-IGBT with zones directly adjoining a rear side electrode | |
| US7417282B2 (en) | Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode | |
| KR100895057B1 (ko) | 반도체 장치 | |
| JP2003298053A (ja) | 半導体装置およびその製造方法 | |
| JPH10209432A (ja) | 半導体デバイスの改良 | |
| JP2008311301A (ja) | 絶縁ゲートバイポーラトランジスタ | |
| US20150187877A1 (en) | Power semiconductor device | |
| US9806152B2 (en) | Vertical insulated gate turn-off thyristor with intermediate p+ layer in p-base | |
| CN100550417C (zh) | 半导体装置 | |
| JP4746169B2 (ja) | 電力用半導体装置及びその駆動方法 | |
| WO2005122274A1 (ja) | 絶縁ゲート型半導体素子及びその製造方法 | |
| US9306048B2 (en) | Dual depth trench-gated mos-controlled thyristor with well-defined turn-on characteristics | |
| KR101422953B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| JPH0851197A (ja) | 電流飽和特性を有するｍｏｓ制御サイリスタ | |
| US9806181B2 (en) | Insulated gate power device using a MOSFET for turning off | |
| WO1999056323A1 (fr) | Dispositif semi-conducteur et son procede de fabrication | |
| JP2009512207A (ja) | パワー半導体デバイス | |
| JPH05283675A (ja) | サイリスタ | |
| US11114552B2 (en) | Insulated gate turn-off device with designated breakdown areas between gate trenches | |
| JPH0888357A (ja) | 横型ｉｇｂｔ | |
| JP2001274414A (ja) | 電力用半導体素子およびその駆動方法 | |
| US11114553B2 (en) | Lateral insulated gate turn-off device with induced emitter | |
| US20240097013A1 (en) | Semiconductor device | |
| JP2009135224A (ja) | 絶縁ゲートバイポーラトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110128 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110329 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110419 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110513 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140520 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140520 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |