JP2003298053A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2003298053A
JP2003298053A JP2002099217A JP2002099217A JP2003298053A JP 2003298053 A JP2003298053 A JP 2003298053A JP 2002099217 A JP2002099217 A JP 2002099217A JP 2002099217 A JP2002099217 A JP 2002099217A JP 2003298053 A JP2003298053 A JP 2003298053A
Authority
JP
Japan
Prior art keywords
layer
conductivity type
type
drift layer
type drift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002099217A
Other languages
English (en)
Other versions
JP4212288B2 (ja
Inventor
Shoichi Yamaguchi
正一 山口
Ichiro Omura
一郎 大村
Wataru Saito
渉 齋藤
Takashi Shinohe
孝 四戸
Hiromichi Ohashi
弘通 大橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002099217A priority Critical patent/JP4212288B2/ja
Priority to US10/403,122 priority patent/US7238576B2/en
Publication of JP2003298053A publication Critical patent/JP2003298053A/ja
Application granted granted Critical
Publication of JP4212288B2 publication Critical patent/JP4212288B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】オン抵抗の低減化を図れる、ｎ型ドリフト層と
ｐ型ドリフト層を用いたパワーＭＯＳＦＥＴを実現する
こと。 【解決手段】ｎ型ドリフト層２、バリア絶縁膜３、ｐ型
ドリフト層４が交互に繰り返して配列された領域内に、
ＭＯＳＦＥＴ構造を構成するｐ型ベース層５、ｎ型ソー
ス層６、ゲート絶縁膜７およびゲート電極８を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、特に電力用スイッチング素子と
してのパワー半導体素子を含む半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化・高性能化の要求を受けて、パワ
ー半導体素子は高耐圧・大電流化とともに、低損失化・
高速化・高破壊耐量化に対する性能改善が求められてい
る。パワー半導体素子のなかでも、パワーＭＯＳＦＥＴ
はその高速スイッチング性能のため、スイッチング電源
分野などでキーデバイスとして定着している。
【０００３】図６３に、従来のパワーＭＯＳＦＥＴの断
面図を示す。図中、１０１は低抵抗のｎ型ドレイン層１
０１を示しており、ｎ型ドレイン層１０１上に高抵抗の
ｎ型ベース層１０２が設けられている。ｎ型ベース層１
０２の表面にはｐ型ベース層１０３が選択的に形成さ
れ、ｐ型ベース層１０３の表面にはｎ型ソース層１０４
が選択的に形成されている。ｎ型ソース層１０４とｎ型
ベース層１０２との間のｐ型ベース層１０３上には、ゲ
ート絶縁膜１０５を介してゲート電極１０６が設けられ
ている。
【０００４】そして、ｎ型ドレイン層１０１上にはドレ
イン電極１０７が設けられ、ｎ型ソース層１０４および
ｐ型ベース層１０３上にはソース電極１０８が設けられ
ている。
【０００５】この種のパワーＭＯＳＦＥＴは、オン状態
において、ゲート電極１０６直下のｐ型ベース層１０３
の表面にｎチャネルが形成され、ソース・ドレイン間に
電子電流が流れるようになる。このように従来のパワー
ＭＯＳＦＥＴは、多数キャリアデバイスであるため、少
数キャリアの蓄積時間が無く、スイッチングが速いとい
う利点がある。
【０００６】しかしながら、パワーＭＯＳＦＥＴは、伝
導度変調を起こさないために、絶縁ゲート型バイポーラ
トランジスタ（ＩＧＢＴ）などのパワー半導体素子と比
べると、オン抵抗の点で不利であり、オン抵抗が大きく
なり易い。以下、この点についてさらに説明する。
【０００７】図６４に、図６３の矢視Ａ−Ａ’断面にお
けるオフ状態における電界強度分布を示す。図６３の従
来のパワーＭＯＳＦＥＴの場合、ｎ型ベース層１０２の
電界強度Ｅ、距離（幅）ｙおよび不純物濃度Ｎの間に
は、ｄＥ／ｄｙ＝Ｎ／ε（εはパワーＭＯＳＦＥＴの半
導体材料の誘電率）の関係が成り立ち、素子の耐圧（Ｖ
ｂ）はＶｂ＝∫Ｅ・ｄｙとして求められる。すなわち、
ｎ型ベース層１０２の電界強度分布の面積が大きいほ
ど、素子の耐圧は高くなる。
【０００８】なお、素子の耐圧は、実際には、ｎ型ドレ
イン層１０１およびｐ型ベース層１０３の電界強度分布
の面積の影響も受けるが、これらの電界強度分布の面積
は、ｎ型ベース層１０２の電界強度分布の面積に比べて
十分に小さいので、無視している。
【０００９】素子の電界強度分布の面積を大きくするに
は、ｎ型ベース層１０２を厚くするか、もしくはｎ型ベ
ース層１０２の不純物濃度を下げるという手法を取るこ
とになる。しかし、これらの手法は、いずれも、ｎ型ベ
ース層１０２の抵抗を増加させ、オン抵抗を上昇させ
る。したがって、高耐圧化を進めるほど、オン抵抗は高
くなる。
【００１０】このような欠点を解消するパワーＭＯＳＦ
ＥＴとして、図６５に示す構造のパワーＭＯＳＦＥＴが
知られている。このパワーＭＯＳＦＥＴは、高抵抗のｎ
型ベース層１０３の代わりに、ピラー状のｎ型ドリフト
層１０９とｐ型ドリフト層１１０とが交互に繰り返して
配列してなるドリフト層を用いたものである。
【００１１】この種のパワーＭＯＳＦＥＴの場合、オン
抵抗を下げるためにｎ型ドリフト層１０９の不純物濃度
を高くしても、オフ時にｎ型ドリフト層１０９／ｐ型ド
リフト層１１０の接合から横方向に広がる空乏層によ
り、ブレークダウンが起こる前に、ｎ型ドリフト層１０
９およびｐ型ドリフト層１１０が完全空乏化するように
設計することで、図６３のパワーＭＯＳＦＥＴと同等の
耐圧が得られる。
【００１２】図６５のパワーＭＯＳＦＥＴの場合、ｎ型
ドリフト層１０９のｎ型不純物総量が同じであれば、ｎ
型ドリフト層１０９のｎ型不純物濃度によらず耐圧は一
定である。したがって、ｎ型ドリフト層１０９のｎ型不
純物総量を変えずにｎ型不純物濃度を高くすれば、オン
抵抗は下がる。
【００１３】ｎ型ドリフト層１０９のｎ型不純物濃度を
高くするためには、ｎ型ドリフト層１０９の幅を狭くす
る必要がある。ｎ型ドリフト層１０９は、ｎ型不純物の
イオン注入と熱処理を用いて形成されている。そのた
め、ｎ型ドリフト層１０９の幅が狭くなるほど、熱処理
時のｎ型不純物のｐ型ドリフト層１１０への外方拡散の
影響が大きくなり、所望通りの高いｎ型不純物濃度を得
ることが困難となる。
【００１４】また、ｐ型ドリフト層１１０は、ｐ型不純
物のイオン注入と熱処理を用いて形成される。そのた
め、ｎ型ドリフト層１０９の幅が狭くなるほど、熱処理
時のｐ型不純物のｎ型ドリフト層１０９内への外方拡散
の影響が大きくなり、所望通りの高いｎ型不純物濃度を
得ることが困難になる。
【００１５】すなわち、図６５の素子構造はオン抵抗の
低減化に有効なものではあるが、ｎ型ドリフト層１０９
内の正味のｎ型不純物濃度を高くすることが困難である
ために、オン抵抗を十分に低減することは困難であると
いうのが現状である。
【００１６】図６６に、図６５のパワーＭＯＳＦＥＴの
接合終端領域の構造を示す。図にはダイシングライン領
域も示してある。接合終端領域においても、ｎ型ドリフ
ト層１０９とｐ型ドリフト層１１０とが交互に繰り返し
形成されているが、セル領域端より所定距離離れた位置
からチップ端に至るまでの領域にはｐ型ドリフト層１１
０は形成されておらず、ｎ型ドリフト層１０９（ｎ型ベ
ース層）のみが形成されている。
【００１７】チップ端のｎ型ドリフト層１０９の表面に
は、高濃度のｎチャネルストッパ層１１１が形成され、
ｎチャネルストッパ層１１１上には電極１１２が設けら
れている。
【００１８】このような接合終端領域を有するパワーＭ
ＯＳＦＥＴの製造方法について、図６７を参照しながら
説明する。
【００１９】まず、ｎ型ドレイン層１０１を含む基板が
準備され（ステップＳ１１）、この基板上にはｎ型ドリ
フト層１０９およびｐ型ドリフト層１１０が、ｎ型シリ
コン層のエピタキシャル成長（ステップＳ１２）とｐ型
不純物のイオン注入等（ステップＳ１３）との繰り返し
によって形成される。
【００２０】具体的には、上記基板上にｎ型ドリフト層
１０９の一部を構成するｎ型シリコン層が所定の厚さだ
けエピタキシャル成長される（ステップＳ１２）。
【００２１】次いで、ｐ型ドリフト層１１０の形成領域
上に開口部を有するレジストが周知のフォトリソグラフ
ィプロセスを用いて上記ｎ型シリコン層上に形成され、
その後上記レジストをマスクにしてｐ型不純物（例えば
ボロン）が上記ｎ型シリコン層中にイオン注入され、続
いて上記ｐ型不純物を活性化するためアニール（活性化
アニール）が行われる。その結果、ｐ型ドリフト層１１
０の一部を構成するｐ型シリコン層が所定の厚さだけ形
成される（ステップＳ１３）。
【００２２】上記ステップＳ１２，Ｓ１３は、上記ｎ型
シリコン層およびｐ型シリコン層が所定の厚さになるま
で、すなわち所定の厚さのｎ型ドリフト層１０９および
ｐ型ドリフト層１１０が得られるまで繰り返される。こ
のようにして、ｎ型ドレイン層１０１上にｎ型ドリフト
層１０９およびｐ型ドリフト層１１０が形成されたウェ
ハが得られる（ステップＳ１４）。
【００２３】その後、ウェハ表面にＭＯＳＦＥＴ構造が
周知のプロセスにより形成され（ステップＳ１５）、最
後に、パワーＭＯＳＦＥＴを含むチップがウェハから切
り出される。
【００２４】ここで、パワー半導体素子は同じ耐圧でも
電流定格が異なると、必要なｎ型ドリフト層１０９およ
びｐ型ドリフト層１１０の個数は一般には異なる。した
がって、ウェハに作り込まれるパワー半導体素子の耐圧
が同じでも電流定格が異なると、チップサイズは一般に
は異なる。
【００２５】ｐ型ドリフト層１１０を形成するには、上
述したように、ｐ型不純物のイオン注入が用いられるの
で、電流定格（チップサイズ）毎に異なるイオン注入用
のマスクが必要となる。
【００２６】そのため、ステップＳ１３において、電流
定格毎に異なるイオン注入用のマスクを形成する必要が
あり、そして異なるイオン注入用のマスク毎に異なる露
光用のマスクを形成する必要がある。このように同じ耐
圧でも電流定格毎に異なるマスクを形成することは、製
造コストの上昇の原因となっている。
【００２７】
【発明が解決しようとする課題】上述の如く、従来のｎ
型ドリフト層およびｐ型ドリフト層を用いたパワーＭＯ
ＳＦＥＴは、ｎ型ドリフト層の高濃度化が困難であるた
めに、オン抵抗が十分に下げられていない。
【００２８】また、この種のパワーＭＯＳＦＥＴのチッ
プ化に際しては、同じ耐圧のものでも電流定格毎に異な
るイオン注入用のマスク、露光用のマスクを形成する必
要があり、これが製造コスト上昇の原因となっている。
【００２９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、オン抵抗の低減化、あ
るいは製造コストの削減化を図れる、第１導電型ドリフ
ト層と第２導電型ドリフト層を用いたパワー半導体素子
を含む半導体装置およびその製造方法を提供することに
ある。
【００３０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００３１】すなわち、上記目的を達成するために、本
発明に係る半導体装置は、パワー半導体素子を含む半導
体装置であって、前記パワー半導体素子は、第１導電型
ドレイン層と、前記第１導電型ドレイン層に設けられた
第１導電型ドリフト層および第２導電型ドリフト層と、
第１導電型ドリフト層と第２導電型ドリフト層との間に
これらに接して設けられた絶縁膜と、前記第１導電型ド
リフト層の表面に設けられた第１の第２導電型ベース層
と、前記第１の第２導電型ベース層の表面に選択的に設
けられた第１導電型ソース層と、前記第１導電型ソース
層と前記第１導電型ドリフト層との間の前記第１の第２
導電型ベース層上にゲート絶縁膜を介して設けられたゲ
ート電極と、前記第２導電型ドリフト層の表面に設けら
れた第２の第２導電型ベース層と、前記第１導電型ドレ
イン層に設けられた第１の主電極と、前記第１導電型ソ
ース層、前記第１の第２導電型ベース層および前記第２
の第２導電型ベース層に設けられた第２の主電極とを備
えていることを特徴とする。
【００３２】本発明において、パワー半導体素子を含む
半導体装置とは、複数のパワー半導体素子が集まって一
つのパワー半導体素子として機能するものや、複数のパ
ワー半導体素子とその駆動回路や保護回路等が一つのチ
ップ上に集積化されたもの（ＩＣ）も含む。
【００３３】さらに、本発明においては、より具体的に
は以下のように構成することができる。
【００３４】（１）前記第１導電型ドリフト層と前記絶
縁膜との界面準位密度、前記第２導電型ドリフト層と前
記絶縁膜との界面準位密度は、それぞれ１×１０12ｃｍ
-2以上である。
【００３５】（２）前記第１導電型ドリフト層の前記絶
縁膜と接した面における表面再結合速度、および前記第
２導電型ドリフト層の前記絶縁膜と接した面における表
面再結合速度は、それぞれ５×１０3 ｃｍ・ｓ-1以上で
ある。
【００３６】（３）第１導電型ドリフト層は、オン状態
でドリフト電流を流すと共に、オフ状態で空乏化し、第
２導電型ドリフト層は、オフ状態で空乏化する。
【００３７】（４）前記第１導電型ドリフト層、前記第
２導電型ドリフト層、またはこれら両層の不純物濃度分
布は、前記第１の主電極と前記第２の主電極との間を結
ぶ素子の厚さ（深さ）方向において不均一である。
【００３８】（５）前記第１導電型ドリフト層、前記第
２導電型ドリフト層、またはこれら両層の不純物濃度分
布は、前記第１導電型ドリフト層と前記第２導電型ドリ
フト層の表面、あるいは両ドリフト層の所定の深さにお
ける前記表面と平行な面に導入された不純物の熱拡散に
よって形成される分布を有する。
【００３９】（６）前記絶縁膜は、前記第１導電型ドリ
フト層の側面の全領域、前記第２導電型ドリフト層の側
面の全領域、および前記第１導電型ドリフト層に接して
いる。
【００４０】（７）前記絶縁膜は、前記第１導電型ドリ
フト層の側面の一部、および前記第２導電型ドリフト層
の側面の一部に接している。
【００４１】（８）前記絶縁膜は、第１導電型ドレイン
層が形成されていない方の主表面に達している。
【００４２】（９）前記ゲート絶縁膜および前記絶縁ゲ
ート電極は、前記第１導電型ドレイン層が形成されてい
ない方の主表面上に形成されたプレーナ型ＭＯＳＦＥＴ
を構成する。
【００４３】（１０）前記ゲート絶縁膜および前記絶縁
ゲート電極は、前記第１導電型ドリフト層の表面におい
て、前記第２導電型ベース層の深さより深い位置まで達
するように形成されたトレンチの内部に形成され、トレ
ンチ型ＭＯＳＦＥＴを構成する。
【００４４】（１１）前記ゲート絶縁膜および前記絶縁
ゲート電極は、前記絶縁膜の表面において、前記第２導
電型ベース層の深さより深い位置まで達するように形成
されたトレンチの内部に形成され、トレンチ型ＭＯＳＦ
ＥＴを構成する。
【００４５】（１２）前記絶縁膜の幅は、前記第１導電
型ドリフト層の幅より小さい。
【００４６】（１３）前記第２導電型ドリフト層の幅
が、前記第１導電型ドリフト層の幅より小さいことを特
徴とする請求項１記載の半導体素子。
【００４７】（１４）横型パワー半導体素子は、前記第
１の主電極および記第２の主電極が同一主面上に形成さ
れてなる横パワー半導体素子である。
【００４８】（１５）前記第２導電型ドリフト層内に内
蔵された前記半導体素子（以下、内蔵素子という。）
は、逆導通ダイオードである。
【００４９】（１６）前記内蔵素子は、前記第１導電型
ドリフト層に形成されたパワーＭＯＳＦＥＴ（例えばパ
ワーＭＯＳＦＥＴ）の駆動回路を構成する素子である。
【００５０】（１７）前記内蔵素子は、前記第１導電型
ドリフト層に形成されたパワーＭＯＳＦＥＴ（例えばパ
ワーＭＯＳＦＥＴ）の保護回路を構成する素子である。
【００５１】本発明に係る半導体装置によれば、第１導
電型ドリフト層と第２導電型ドリフト層との間にこれら
に接して設けられた絶縁膜によって、第１導電型ドリフ
ト層と第２導電型ドリフト層との間における不純物の拡
散を抑制できるようになる。これにより、第１導電型ド
リフト層の幅を狭くしても、第１導電型ドリフト層の不
純物濃度を高くできるようになり、オン抵抗の低減化を
図れるようになる。
【００５２】また、本発明に係る他の半導体装置は、第
１導電型ドレイン層と、前記第１導電型ドレイン層に接
して設けられた第１導電型ドリフト層と、前記第１導電
型ドレイン層および前記第１導電型ドリフト層に接して
設けられた第２導電型ドリフト層とが交互に繰り返して
配列されてなるドリフト層と、前記ドリフト層内に設け
られ、パワー半導体素子を含むセル領域と、前記ドリフ
ト層内に前記セル領域を囲むように設けられ、接合終端
構造を含む接合終端領域とを備えていることを特徴とす
る。
【００５３】さらに、本発明においては、より具体的に
は以下のように構成することができる。
【００５４】（１）前記第１導電型ドリフト層、前記第
２導電型ドリフト層、またはこれら両方のドリフト層に
接して、第１導電型チャネルストッパ層が設けられてい
る。
【００５５】（２）前記セル領域内には前記パワー半導
体素子が複数設けられ、前記セル領域と前記接合終端領
域との合計幅（好ましくはこれらの領域にダイシングラ
イン領域の幅を加えた合計幅）は、前記第１導電型ドリ
フト層の単位幅と前記第２導電型ドリフト層の単位幅と
を合せた繰り返し幅（ピッチ）の整数倍に設定されてい
る。
【００５６】本発明に係る半導体装置によれば、パワー
半導体素子の耐圧が同じであれば、異なる電流定格のも
のであっても、電流定格毎にイオン注入用のマスク、露
光用のマスクを形成する必要が無くなるので、製造コス
トの削減化を図れるようになる。
【００５７】また、本発明に係る半導体装置の製造方法
は、第１導電型ドレイン層と、該第１導電型ドレイン層
上に設けられたベース層とを含む基板を準備する工程
と、前記ベース層中に複数の溝を形成し、該複数の溝を
介して互いに隔たれた、前記ベース層からなる複数の半
導体層を形成する工程と、前記複数の溝の内部に絶縁膜
を形成する工程と、前記複数の半導体層について、一つ
おきにその表面に第１導電型不純物をイオン注入し、残
りの前記複数の半導体層の表面に第２導電型不純物をイ
オン注入する工程と、前記第１導電型不純物および第２
導電型不純物を熱処理により前記半導体層内に拡散さ
せ、前記第１導電型不純物が拡散された前記半導体層か
らなる第１導電型ドリフト層、および前記第２導電型不
純物が拡散された前記半導体層からなる第２導電型ドリ
フト層を形成する工程と、前記第１導電型ドリフト層の
表面に第１の第２導電型ベース層、前記第１の第１導電
型ベース層の表面に第１導電型ソース層、前記第１導電
型ソース層と前記第１導電型ドリフト層との間の前記第
１の第２導電型ベース層上にゲート絶縁膜、前記ゲート
絶縁膜上にゲート電極、前記第２導電型ドリフト層の表
面に第２の第２導電型ベース層、前記ドレイン層に第１
の主電極、前記第１導電型ソース層と前記第１および第
２の第２導電型ベース層に第２の主電極をそれぞれ形成
する工程とを有することを特徴とする。
【００５８】また、本発明に係る他の半導体装置の製造
方法は、第１導電型ドレイン層と、該第１導電型ドレイ
ン層上に設けられたベース層とを含む基板を準備する工
程と、前記ベース層の表面の互いに隔てられた複数の第
１の領域内に第１導電型不純物をイオン注入し、前記ベ
ース層の表面の前記複数の第１の領域で挟まれた複数の
第２の領域内に第２導電型不純物をイオン注入する工程
と、前記複数の第１の領域と前記複数の第２の領域との
間の領域を含む複数の第３の領域に複数の溝を形成し、
該複数の溝を介して互いに隔たれた、前記第１導電型不
純物および前記第２導電型不純物がイオン注入された前
記ベース層からなる複数の半導体層を形成する工程と、
前記複数の溝の内部に絶縁膜を形成する工程と、前記第
１導電型不純物および第２導電型不純物を熱処理により
前記半導体層内に拡散させ、前記第１導電型不純物が拡
散された前記半導体層からなる第１導電型ドリフト層、
および前記第２導電型不純物が拡散された前記半導体層
からなる第２導電型ドリフト層を形成する工程と、前記
第１導電型ドリフト層の表面に第１の第２導電型ベース
層、前記第１の第１導電型ベース層の表面に第１導電型
ソース層、前記第１導電型ソース層と前記第１導電型ド
リフト層との間の前記第１の第２導電型ベース層上にゲ
ート絶縁膜、前記ゲート絶縁膜上にゲート電極、前記第
２導電型ドリフト層の表面に第２の第２導電型ベース
層、前記ドレイン層に第１の主電極、前記第１導電型ソ
ース層と前記第１および第２の第２導電型ベース層に第
２の主電極をそれぞれ形成する工程とを有することを特
徴とする。
【００５９】これらの本発明に係る半導体装置の製造方
法によれば、熱処理により不純物を半導体層内に拡散さ
せ、第１導電型ドリフト層と第２導電型ドリフト層を形
成する際に、隣り合う半導体層間における不純物の拡散
を溝内に形成した絶縁膜によって抑制でき、第１導電型
ドリフト層と第２導電型ドリフト層との間における不純
物の拡散を抑制できるようになる。これにより、第１導
電型ドリフト層の幅を狭くしても、第１導電型ドリフト
層の不純物濃度を高くできるようになり、オン抵抗の低
減化を図れるようになる。
【００６０】また、本発明に係る他の半導体装置の製造
方法は、第１導電型ドレイン層と、該第１導電型ドレイ
ン層上に設けられた第１のベース層とを含む基板を準備
する工程と、前記第１のベース層の表面の互いに隔てら
れた複数の第１の領域に第１導電型不純物をイオン注入
し、前記第１のベース層の表面の前記複数の第１の領域
で挟まれた複数の第２の領域に第２導電型不純物をイオ
ン注入する工程と、前記第１のベース層上に第２のベー
ス層を形成する工程と、前記複数の第１の領域上の前記
第２のベース層の表面の第１の領域に第１導電型不純物
をイオン注入し、前記複数の第２の領域上の前記第２の
ベース層の表面の第２の領域に第２導電型不純物をイオ
ン注入する工程と、前記第１のベース層の前記複数の第
１の領域と前記複数の第２の領域との間、および前記第
２のベース層の前記複数の第１の領域と前記複数の第２
の領域との間の領域を含む複数の領域に複数の溝を形成
し、前記複数の溝を介して互いに隔たれた、前記第１導
電型不純物および前記第２導電型不純物がイオン注入さ
れた前記第１および第２のベース層からなる複数の半導
体層を形成する工程と、前記複数の溝の内部に絶縁膜を
形成する工程と、前記第１導電型不純物および第２導電
型不純物を熱処理により前記半導体層内に拡散させ、前
記第１導電型不純物が拡散された前記半導体層からなる
第１導電型ドリフト層、および前記第２導電型不純物が
拡散された前記半導体層からなる第２導電型ドリフト層
を形成する工程と、前記第１導電型ドリフト層の表面に
第１の第２導電型ベース層、前記第１の第１導電型ベー
ス層の表面に第１導電型ソース層、前記第１導電型ソー
ス層と前記第１導電型ドリフト層との間の前記第１の第
２導電型ベース層上にゲート絶縁膜、前記ゲート絶縁膜
上にゲート電極、前記第２導電型ドリフト層の表面に第
２の第２導電型ベース層、前記ドレイン層に第１の主電
極、前記第１導電型ソース層と前記第１および第２の第
２導電型ベース層に第２の主電極をそれぞれ形成する工
程とを有することを特徴とする。
【００６１】本発明に係る他の半導体装置の製造方法に
よれば、上記本発明に係る半導体装置の製造方法と同様
の作用効果が得られる他に、厚い第１導電型ドリフト層
および第２導電型ドリフト層を容易に形成できるように
なる。
【００６２】また、本発明に係る他の半導体装置の製造
方法は、第１導電型ドレイン層上に、第１導電型ドリフ
ト層と第２導電型ドリフト層とが交互に繰り返して配列
してなるドリフト層を形成する工程と、前記ドリフト層
内に、互いに隔てられた、パワー半導体素子を含むセル
領域を複数形成するとともに、前記セル領域を囲み、か
つ接合終端構造を含む接合終端領域を複数形成すること
により、前記ドリフト層内に前記セル領域とそれを囲む
前記接合終端領域との対からなる、セル・接合終端領域
を複数形成する工程と、複数の前記セル・接合終端領域
を互いに分離する工程とを有することを特徴とする。
【００６３】さらに、本発明においては、より具体的に
は以下のように構成することができる。
【００６４】（１）前記ドリフト層を形成する工程は、
前記第１導電型ドリフト層上に形成された第１導電型半
導体層の全領域に亙って、複数の第２導電型ドリフト層
を選択的に形成する工程を含む。複数の第２導電型ドリ
フト層が形成されずに残った第１導電型半導体層が複数
の第１導電型ドリフト層となる。
【００６５】（２）前記ドリフト層を形成する工程は、
第１導電型不純物を含む第１導電型半導体層をエピタキ
シャル成長させる工程と、この第１導電型半導体層の表
面の複数の領域に第２導電型不純物を選択的にイオン注
入する工程とからなる一連の工程を複数回繰り返す工程
と、前記第１導電型不純物および第２導電型不純物を第
１導電型半導体層中に拡散するための熱処理工程とを含
む。
【００６６】本発明に係る他の半導体装置の製造方法に
よれば、パワー半導体素子の耐圧が同じであれば、異な
る電流定格のものであっても、電流定格毎にイオン注入
用のマスク、露光用のマスクを形成する必要が無くなる
ので、製造コストの削減化を図れるようになる。
【００６７】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。
【００６８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。なお、以下の全ての実施形態で
は第１導電型としてｎ型、第２導電型としてｐ型を用い
ている。
【００６９】（第１の実施形態）図１は、本発明の第１
の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導
体装置の断面図である。
【００７０】図中、１は高不純物濃度（低抵抗）のｎ型
ドレイン層を示しており、ｎ型ドレイン層１上には、ピ
ラー状のｎ型ドリフト層２とバリア絶縁膜３とｐ型ドリ
フト層４とが交互に繰り返して配列されている。ｎ型ド
リフト層２、バリア絶縁膜３およびｐ型ドリフト層４
は、ｎ型ドレイン層１に接している。
【００７１】ｎ型ドリフト層２の幅および不純物濃度の
代表的な値は、例えば、幅が５μｍの場合で不純物濃度
が４×１０15ｃｍ-3、幅が１μｍの場合で不純物濃度が
２×１０16ｃｍ-3である。ｐ型ドリフト層４の幅および
不純物濃度の代表的な値は、ｎ型ドリフト層２のそれら
と同じである。
【００７２】ｎ型ドリフト層２の表面には第１のｐ型ベ
ース層５が選択的に設けられ、第１のｐ型ベース層５の
表面には高不純物濃度のｎ型ソース層６が選択的に設け
られている。第１のｐ型ベース層５はバリア絶縁膜３に
接している。
【００７３】ｎ型ソース層６とｎ型ドリフト層２との間
の第１のｐ型ベース層５上には、ゲート絶縁膜（第１の
ゲート絶縁膜）７を介してゲート電極８が設けられてい
る。これらのｎ型ソース層６、第１のｐ型ベース層５、
ｎ型ドリフト層２、ゲート絶縁膜７およびゲート電極８
により、ゲート電極８直下の第１のｐ型ベース層５の表
面をチャネル領域とする電子注入用のｎチャネルＭＯＳ
ＦＥＴが構成されている。
【００７４】一方、ｐ型ドリフト層４の表面全体にはｐ
型ドリフト層４よりも高不純物濃度の第２のｐ型ベース
層９が設けられている。第２のｐ型ベース層９はその両
側のバリア絶縁膜３と接している。そして、ｎ型ドレイ
ン層１上にはドレイン電極１０（第１の主電極）が設け
られ、第１のｐ型ベース層５、ｎ型ソース層６および第
２のｐ型ベース層９上にはソース電極１１（第２の主電
極）が設けられている。
【００７５】図１では、第１のｐ型ベース層５およびｎ
型ソース層６に設けられたソース電極１１と、第２のｐ
型ベース層９上に設けられたソース電極１１とはそれぞ
れ別の電極として形成されているが、配線Ｗを介して電
気的には接続されている。
【００７６】本実施形態において高耐圧が得られる理由
は、以下の通りである。図２に、オフ状態初期の素子内
の空乏層の広がりを示す。より詳細には以下の通りであ
る。本実施形態のパワーＭＯＳＦＥＴは３００Ｖの電源
が用いられた装置のスイッチング素子として使用され、
ドレイン電極１０およびソース電極１１はそれぞれ上記
電源のプラス端子およびマイナス端子側に接続されてい
る。
【００７７】そして、上記電源をオンにし、ゲート電極
８にしきい値電圧Ｖth以上の電圧が印加されたオン状態
（ソース・ドレイン間の電圧Ｖdsは１〜５Ｖ程度）か
ら、上記電源がオンのままでゲート電極８にしきい値電
圧Ｖthよりも低い電圧を印加してオフ状態に切り替え
る。このオフ状態の初期（電圧Ｖdsの上昇値が５０Ｖ程
度以下の期間）の素子内の空乏層の広がりが図２に示さ
れている。図中、空乏層は点線で示されている。
【００７８】電源が３００Ｖの場合、装置中の周辺回路
の寄生インダクタの影響によって電圧Ｖdsは一時的に６
００Ｖ程度まで上昇することがある。よって、電源が３
００Ｖの場合、オフ状態で通常６００Ｖ程度の耐圧が求
められる。
【００７９】図の線分Ａ−Ａ’で示されるように、オフ
状態初期においては、ｎ型ドリフト層２と第１のｐ型ベ
ース層５との境界、ｎ型ドリフト層２とｐ型ドリフト層
４との間に介在するバリア絶縁膜３、およびｐ型ドリフ
ト層４とｎ型ドレイン層１との境界を接合面として、空
乏層は広がり始める。すなわち、ｎ型ドリフト層２とｐ
型ドリフト層４との間にバリア絶縁膜３が介在しても、
オフ状態初期の空乏層の広がり方はバリア絶縁膜３がな
い場合のそれと同様である。
【００８０】図３に、素子に静耐圧相当の電圧が印加さ
れたときの電位分布（等電位線）、図４に図３の矢視Ｂ
−Ｂ’断面における阻止状態での電界強度分布、図５に
図３の矢視Ｃ−Ｃ’断面における阻止状態での電界強度
分布をそれぞれ示す。図３において等電位線は点線で示
してある。
【００８１】図４から、本実施形態の場合、ｎ型ドリフ
ト層２、バリア絶縁膜３およびｐ型ドリフト層４の三つ
に電圧が分担される。
【００８２】一方、図６５の従来のパワーＭＯＳＦＥＴ
の場合、ｎ型ドリフト層１０９およびｐ型ドリフト層１
１０の二つにしか電圧は分担されない。
【００８３】このように本実施形態によれば、図６５の
従来のパワーＭＯＳＦＥＴには無いバリア絶縁膜３に電
圧の一部を分担させることができ、これにより耐圧の向
上を図れるようになる。
【００８４】また、本実施形態の場合、オフ状態、ある
いは静耐圧相当の電圧が印加された状態において、ｎ型
ドリフト層２とバリア絶縁膜３との境界、およびｐ型ド
リフト層４とバリア絶縁膜３の境界から横方向に広がる
空乏層が、素子がブレークダウンする前に、ｎ型ドリフ
ト層２とｐ型ドリフト層４とが完全空乏化するように、
ｎ型ドリフト層２およびｐ型ドリフト層４のパラメータ
（例えば、不純物濃度、幅）が選ばれている。
【００８５】その結果、ｎ型ドリフト層２およびｐ型ド
リフト層４の縦方向に関しては、図５に示すようにｎ型
ドリフト層２内にはあたかもｎ不純物濃度が低いかのよ
うな一定の電界が形成される。これにより、図６４の従
来の電界強度分布に比べて、ｎ型ドリフト層２（図６４
のｎ型ベース層１０２に相当）の電界強度分布の面積を
大きくでき、耐圧の向上を図れるようになる。
【００８６】このように本実施形態によれば、バリア絶
縁膜３で電圧の一部を分担できること、ｎ型ドリフト層
２の電界強度分布をフラットにでき、その面積を大きく
できることの相乗効果により、耐圧を十分に改善でき、
高耐圧が得られるようになる。
【００８７】次に、本実施形態で低オン抵抗が得られる
理由について説明する。図６に、オン状態（導通状態）
のキャリア（電子ｅ-）の流れを模式的に示す。
【００８８】上述のように、素子がブレークダウンする
前に、ｎ型ドリフト層２とｐ型ドリフト層４とが横方向
から広がる空乏層によって完全空乏化するように、ｎ型
ドリフト層２およびｐ型ドリフト層４のパラメータが選
ばれている。
【００８９】具体的には、上述したように、ｎ型ドリフ
ト層２のｎ型不純物濃度は例えば４×１０15ｃｍ-3ある
いは２×１０16という高い値に設定される。すなわち、
ｎ型ドリフト層２のｎ型不純物濃度は、上記完全空乏化
が実現される範囲内においていくらでも高くでき、そし
て、その値は上記数値のように従来のパワーＭＯＳＦＥ
Ｔ（図６５）では耐圧の関係からは取り得ない大きな値
に設定できる。この点について以下さらに説明する。
【００９０】従来のパワーＭＯＳＦＥＴにおけるｎ型ド
リフト層の不純物濃度Ｎn-と耐圧Ｖbとの関係は次式で
表される。
【００９１】Ｖb＝Ｅmax×Ｌdrift−ｑ×Ｎn-×(Ｌdrif
t2 )／（２×ε） Ｅmax：MOSFETの半導体材料の絶縁破壊電界（Siでは約2
×105[V/cm]） Ｌdrift：ｎ型ドリフト層の厚さ ｑ：素電荷量（１．６０２１９×１０-19［Ｃ］） Ｎn-：ｎ型ドリフト層のｎ型不純物濃度[ｃｍ-3] ε：MOSFETの半導体材料の誘電率（Siでは1.04×10
-12[F/cm]） 本実施形態では、ｎ型ドリフト層２のｎ型不純物濃度
（Ｎdrift）は、従来のMOSFETのＮn-よりも高くできる
ことから、Ｎdrift＞２×ε×（Ｅmax×Ｌdrift−Ｖ
ｂ）／（ｑ×Ｌdrift2 ）の不等式が得られる。
【００９２】２×ε×（Ｅmax×Ｌdrift−Ｖｂ）／（ｑ
×Ｌdrift2 ）の値は、絶縁破壊が起こらない範囲で実
現可能な、従来のＭＯＳＦＥＴのｎ型ドリフト層の最大
不純物濃度（臨界値）である。本実施形態によれば、従
来のパワーＭＯＳＦＥＴの臨界値を越える高不純物濃度
のｎ型ドリフト層２を有するパワーＭＯＳＦＥＴを実現
できる。
【００９３】このように、ｎ型ドリフト層２のｎ型不純
物濃度を高くできることにより、オン抵抗の低減化を図
れる。したがって、本実施形態によれば、高耐圧化と低
オン抵抗化の両立が実現される。
【００９４】ここで、耐圧は、相等しいｎ型ドリフト層
２及びｐ型ドリフト層３内の不純物総量と両ドリフト層
の厚さ（ドリフト長）とによって決まるので、高耐圧化
を進める場合、単にドリフト長を耐圧に比例させて長く
すれば良く、オン抵抗は耐圧の１乗に比例する（図
７）。これに対して、従来のＭＯＳＦＥＴで高耐圧化を
進める場合は、不純物濃度を下げ且つドリフト長も長く
しなければならないので、オン抵抗は耐圧の約２．５乗
に比例する（図７）。よって、耐圧が高くなればなるほ
ど、本実施形態におけるオン抵抗の低減効果は大きくな
る。
【００９５】ここで、耐圧を固定して（ｎ型不純物の総
量を固定して）ｎ型ドリフト層２の幅の微細化を進めた
場合、ｎ型ドリフト層２の幅が狭いほど、ｎ型ドリフト
層２のｎ型不純物濃度は高くできる。したがって、耐圧
を固定して、ｎ型ドリフト層２の幅の微細化を進めた場
合、ｎ型ドリフト層２の幅が狭くなればなるほど低オン
抵抗化の効果は大きくなる。言い換えれば、同じ耐圧で
あれば、従来よりもオン抵抗を低くできる。
【００９６】また、本実施形態の素子構造は、後述する
製造方法を用いることにより、ｎ型ドリフト層２の幅を
容易に微細化することができる。したがって、ｎ型ドリ
フト層２の幅を狭くし、ｎ型ドリフト層２のｎ型不純物
濃度を高くすることで、オン抵抗の低減化を図ることは
容易に実現できる。
【００９７】さらに、本実施形態の素子構造の場合、オ
ン状態では、素子のドレイン電圧に応じて、ｎ型ドリフ
ト層２とｐ型ドリフト層４との間に数Ｖ程度の逆バイア
ス電圧が印加される。例えば、ソース電圧が０Ｖ、ドレ
イン電圧が５Ｖの場合、ｎ型ドリフト層２とｐ型ドリフ
ト層４との間に２〜３Ｖ程度の逆バイアス電圧が印加さ
れる。
【００９８】ここで、バリア絶縁膜３がない場合を想定
すると、上記逆バイアス電圧によりｎ型ドリフト層２と
ｐ型ドリフト層４との境界から左右の横方向にそれぞれ
幅１μｍ程度の空乏層が広がり、合計で幅２μｍ程度の
空乏層が生じる。その結果、ｎ型ドリフト層２の実効的
な幅が縮小してしまう。
【００９９】これに対して本実施形態の場合、オン状態
での逆バイアス電圧の大部分がバリア絶縁膜３にかかる
ため、ｎ型ドリフト層２内には空乏層がほとんど広がら
ず、ｎ型ドリフト層２の幅のほぼ全面に亙って電子が流
れる。このような機構もオン抵抗の低減化を図れる理由
の一つである。
【０１００】図７は、本実施形態（第１の実施形態）の
パワーＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴ（図６
３）の耐圧−オン抵抗特性を示す図である。素子の材料
はＳｉである。図７から、本実施形態のパワーＭＯＳＦ
ＥＴは、耐圧が２００Ｖ以上の高耐圧領域において、顕
著な低オン抵抗化の効果が得られることが分かる。
【０１０１】本実施形態では、素子の材料としてＳｉを
用いたパワーＭＯＳＦＥＴを例にとって説明したが、最
大破壊電界強度がＳｉより大きいＳｉＣを材料に用いた
場合などでも同様の効果が得られる。
【０１０２】（第２の実施形態）図８は、本発明の第２
の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半導
体装置の断面図である。なお、以下の図において、前出
した図と対応する部分には前出した図と同一符号を付し
てあり、詳細な説明は省略する。
【０１０３】本実施形態が第１の実施形態と異なる点
は、ｎ型ドリフト層２とバリア絶縁膜３との界面準位密
度、およびｐ型ドリフト層４とバリア絶縁膜３との界面
準位密度が、それぞれ所定値以上に設定されていること
にある。具体的には、１×１０ 11ｃｍ-2以上に設定され
ている。好ましくは１×１０12ｃｍ-2以上に設定すると
よい。図８において、１２は界面準位などが原因となっ
て生じる再結合中心を示している。再結合中心１２は、
例えば、ｎ型ドリフト層２／バリア絶縁膜３／ｐ型ドリ
フト層４の形成工程で行われるＲＩＥ（Reactive Ion E
tching）で形成される。具体的には第４の実施形態で説
明する。
【０１０４】また、本実施形態が第１の実施形態と異な
る点について、界面準位密度の観点からではなく、再結
合中心１２からの観点から述べると、以下の通りであ
る。
【０１０５】すなわち、ｎ型ドリフト層２のバリア絶縁
膜３と接した面における表面再結合速度、およびｐ型ド
リフト層４のバリア絶縁膜３と接した面における表面再
結合速度は、それぞれ所定値以上に設定されている。具
体的には、１×１０3 ｃｍ・ｓ-1以上に設定されてい
る。好ましくは、５×１０3 ｃｍ・ｓ-1以上に設定する
とよい。
【０１０６】本発明者等の検討によれば、界面準位密度
や表面再結合速度を所定値以上に設定することにより、
パワーＭＯＳＦＥＴを逆導通ダイオードのモードで用い
た場合、このダイオードがオン状態からオフ状態に切り
替わる逆回復時に、ｐ型ドリフト層４内のキャリアを速
やかに消滅させることができ、これにより第２のｐ型ベ
ース層９とｐ型ドリフト層４とｎ型ドレイン層１とによ
り構成された素子内に内蔵されている逆導通ダイオード
の逆回復電流を効果的に低減でき、逆回復時間を短縮で
きることが明らかになった。
【０１０７】第２のｐ型ベース層９とｐ型ドリフト層４
とｎ型ドレイン層１は、例えばパワーＭＯＳＦＥＴによ
りＨブリッジ、コンバータ等を構成する際に、逆導通ダ
イオードとして機能する。
【０１０８】（第３の実施形態）図９は、本発明の第３
の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型ドレ
イン層１、ｎ型ドリフト層２、ｐ型ドリフト層４および
ｐ型ベース層５内のｎ型およびｐ型の不純物濃度分布
（以下、単にｎ型およびｐ型の不純物濃度という。）を
示す図である。
【０１０９】図９において、実線は図３の矢視Ｃ−Ｃ’
およびＤ−Ｄ’の断面におけるｎ型不純物の濃度分布、
破線は図３の矢視Ｃ−Ｃ’およびＤ−Ｄ’の断面におけ
るｐ型不純物の濃度分布を示している（不純物濃度分布
を示す他の図においても同様）。
【０１１０】本実施形態では、ｎ型ドリフト層２および
ｐ型ドリフト層４のそれぞれの正味の不純物濃度分布
（カウンタードープにより互いに打ち消し合っているｎ
型およびｐ型不純物を除いた、ｎ型およびｐ型不純物の
濃度分布）が、素子の厚さ（深さ）方向に対して一定に
形成されている。これにより、素子の厚さ方向で電界強
度も一定に保たれ、高耐圧が安定して得られる。
【０１１１】（第４の実施形態）図１０は、本発明の第
４の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型お
よびｐ型の不純物濃度分布を示す図である。
【０１１２】本実施形態では、ｎ型ドリフト層２および
ｐ型ドリフト層４のそれぞれの正味の不純物濃度分布
が、ｎ型ドリフト層２およびｐ型ドリフト層４の表面に
それぞれ導入されたｎ型不純物（例えばリン）およびｐ
型不純物（例えばボロン）の熱拡散によって形成される
分布を有している。
【０１１３】これにより、簡易な製造方法によりｎ型ド
リフト層２およびｐ型ドリフト層４を作製することが可
能となる。また、ゲート電極８が形成される素子表面側
からｎ型およびｐ型不純物のイオン注入を行うことによ
り、深い位置に注入されたｎ型不純物、すなわちｎ型ド
レイン層１近傍のｎ型およびｐ型ドリフト層２，４のｎ
型不純物の濃度を低くできる。これにより、オフ状態時
に、ｎ型ドレイン層１近傍のｎ型およびｐ型ドリフト層
２，４の局所的電界強度が弱められるので、高耐圧が安
定して得られる。
【０１１４】図１１は、図１０の不純物濃度分布を有す
るパワーＭＯＳＦＥＴの製造工程を示す断面図である。
【０１１５】まず、図１１（ａ）に示すように、高濃度
のｎ型ドレイン層１と、ｎ型ドレイン層１上に設けられ
た低濃度（高抵抗）のｎ型ベース層１３とを含む基板を
準備する。ｎ型ベース層１３の不純物濃度は、例えば１
×１０14ｃｍ-3である。
【０１１６】次いで、図１１（ｂ）に示すように、ｎ型
ベース層１３にｎ型ドレイン層１の表面に達する複数の
トレンチ１４を形成する。
【０１１７】ここで、トレンチ１４を例えばＲＩＥ（Re
active Ion Etching）プロセスにより形成すれば、例え
ば使用するエッチングガスの種類を適当に選ぶことによ
り、トレンチ１４の側壁の表面状態を制御でき、これに
よりトレンチ１４の側壁に前述した所定値以上の界面準
位密度や表面再結合速度を実現するために必要な密度の
再結合中心１２を形成することが可能となる。ＲＩＥプ
ロセス以外のドライエッチングプロセスや、ウエットプ
ロセス等の他の界面処理のよっても高密度の再結合中心
１２を形成することも可能である。
【０１１８】なお、トレンチ１４の底は必ずしもｎ型ド
レイン層１の表面に達している必要はない。トレンチ１
４の底がｎ型ドレイン層１の表面に達していないパワー
ＭＯＳＦＥＴの実施形態は後で説明する。
【０１１９】次いで、図１１（ｃ）に示すように、トレ
ンチ１４の内部にバリア絶縁膜３を形成する。具体的に
は、トレンチ１４の内部を埋め込むように、バリア絶縁
膜３を全面に堆積し、その後、トレンチ１４の外部のバ
リア絶縁膜３を例えばＣＭＰ（Chemical Mechanical Po
lishing）プロセスにより除去する。バリア絶縁膜３
は、例えば熱酸化膜、ＣＶＤ酸化膜等の酸化膜（ＳｉＯ
2 膜）である。これらの酸化膜の代わりに窒化膜（Ｓｉ
3 Ｎ4 膜）等の他の絶縁材料からなる絶縁膜も使用可能
である。
【０１２０】次いで、図１１（ｄ）に示すように、ｎ型
ドリフト層２となる領域のｎ型ベース層１３の表面を図
示しないマスクで覆った状態で、リン等のｎ型不純物１
５をｎ型ベース層１３の表面にイオン注入し、その後上
記マスクを除去し、ｐ型ドリフト層４となる領域のｎ型
ベース層１３の表面を図示しないマスクで覆った状態
で、ボロン等のｐ型不純物１６をイオン注入する。その
後、ｐ型不純物１６のイオン注入に使用したマスクを除
去する。
【０１２１】なお、先にｐ型不純物１６をイオン注入
し、その後ｎ型不純物１５をイオン注入しても構わな
い。また、上記マスクの材料は、例えばフォトレジスト
である。さらに、上記マスクをバリア絶縁膜３の一部ま
たは全てを覆うように形成しても良い。
【０１２２】次いで、ｎ型不純物１５およびｐ型不純物
１６の活性化アニールを行い、その後、ｎ型不純物１５
およびｐ型不純物１６を熱処理によりｎ型ベース層１３
中にドライブイン拡散させることにより、図１０に示し
た不純物濃度分布を有するｎ型ドリフト層２およびｐ型
ドリフト層４が得られる（図１１（ｅ））。
【０１２３】以上の工程の後、ｎ型ドリフト層２の表面
に第１のｐ型ベース層５、ｎ型ソース層６、ゲート絶縁
膜７およびゲート電極８を形成する工程、ｐ型ドリフト
層４の表面に第２のｐ型ベース層９を形成する工程、ド
レイン電極１０およびソース電極１１を形成する工程等
の周知の工程を経て、本実施例形態のパワーＭＯＳＦＥ
Ｔが得られる。
【０１２４】このような方法によれば、ｎ型不純物１５
およびｐ型不純物１６がｎ型ベース層１３中にドライブ
イン拡散される際に、バリア絶縁膜３がｎ型不純物１５
およびｐ型不純物１６の横方向拡散に対するバリア（障
壁）として作用する。
【０１２５】これにより、ｎ型不純物１５およびｐ型不
純物１６はそれぞれｎ型ドリフト層２およびｐ型ドリフ
ト層４の厚さ（深さ）方向に効率良く拡散される。
【０１２６】さらに、ｎ型ドリフト層２中のｎ型不純物
１５はｐ型ドリフト層４中には染み出ず、同様にｐ型ド
リフト層４中のｐ型不純物１６はｎ型ドリフト層２中に
は染み出さない。これにより、ｎ型ドリフト層２の幅を
容易に微細化することができ、ｎ型ドリフト層２のｎ型
不純物濃度を高められるので、低オン抵抗のパワーＭＯ
ＳＦＥＴが実現される。ｐ型ドリフト層４もｎ型ドリフ
ト層２と同様に微細化されるので、素子全体も容易に微
細化することができる。
【０１２７】上述したｎ型ドリフト層２とｐ型ドリフト
層４の形成工程は、トレンチ１４の形成工程、バリア絶
縁膜３の形成工程、ｎ型およびｐ型不純物１５，１６の
イオン注入工程、ドライブイン拡散工程の順で行われた
が、この順序に限るものではなく、例えば、図１２に示
すような順序によってもｎ型ドリフト層２とｐ型ドリフ
ト層４を形成することができる。
【０１２８】すなわち、ｎ型ドレイン層１とその上に設
けられたｎ型ベース層１３とを含む基板を準備し（図１
２（ａ））、次いでｎ型ベース層１３の表面の複数の第
１の領域にｎ型不純物１５を、複数の第２の領域にｐ型
不純物１６をそれぞれ選択的にイオン注入し（図１２
（ｂ））、その後ｎ型およびｐ型不純物１５，１６の活
性化アニールを行ってから、複数の第１の領域と複数の
第２の領域との間の領域を含む複数の第３の領域のｎ型
ベース層１３中に複数のトレンチ１４を形成し（図１２
（ｃ））、次いで複数のトレンチ１４の内部にバリア絶
縁膜３を形成し（図１２（ｄ））、そしてｎ型およびｐ
型不純物１５，１６を熱処理によりｎ型ベース層１３中
にドライブイン拡散させる（図１２（ｅ））。
【０１２９】（第５の実施形態）図１３は、本発明の第
５の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型お
よびｐ型の不純物濃度分布を示す図である。
【０１３０】本実施形態では、ｎ型ドリフト層２の正味
のｎ型不純物濃度分布が素子の厚さ（深さ）方向に対し
て一定の分布を有し、ｐ型ドリフト層４の正味のｐ型不
純物濃度がｐ型ドリフト層４の表面に導入されたｐ型不
純物の熱拡散によって形成される分布を有している。
【０１３１】これにより、ｎ型ドレイン層１上にｎ型ド
リフト層２が形成された基板（ウェハ）をあらかじめ準
備し、ｐ型ドリフト層４のみを後から形成すれば良く、
具体的には例えば図１１に示した製造工程において、最
初に準備するｎ型ベース層１３の代りに、例えば１×１
０15ｃｍ-3以上のｎ型不純物濃度を有するｎ型ドリフト
層２そのものを形成した基板を準備し、その後のイオン
注入工程はｐ型不純物１６についてのみ行えば良い。
【０１３２】したがって、本実施形態によれば、ｎ型ド
リフト層２およびｐ型ドリフト層４を最初から形成する
場合に比べて、プロセスがいっそう簡略化される。
【０１３３】なお、本実施形態とは逆に、ｐ型ドリフト
層４の正味のｐ型不純物濃度分布が素子の厚さ（深さ）
方向に対して一定の分布を有し、ｎ型ドリフト層２の正
味のｎ型不純物濃度がｎ型ドリフト層２の表面に導入さ
れたｎ型不純物の熱拡散によって形成される分布を有し
ていても構わない。
【０１３４】この場合、ｎ型ドレイン層１上にｐ型ドリ
フト層４が形成された基板（ウェハ）をあらかじめ準備
し、ｎ型ドリフト層２のみを後から形成すれば良く、具
体的には例えば図１１に示した製造工程において、最初
に準備するｎ型ベース層１３の代りに、例えば１×１０
15ｃｍ-3以上のｐ型不純物濃度を有するｐ型ドリフト層
４そのものを形成した基板を準備し、その後のイオン注
入工程はｎ型不純物１５についてのみ行えば良い。
【０１３５】（第６の実施形態）図１４は、本発明の第
６の実施形態に係る縦型のパワーＭＯＳＦＥＴのｎ型お
よびｐ型の不純物濃度分布を示す図である。
【０１３６】本実施形態では、ｎ型ドリフト層２のｎ型
不純物濃度分布は、ｎ型ドリフト層２の上面およびそれ
に平行な所定深さの面にそれぞれ導入されたｎ型不純物
の熱拡散により形成される分布を有し、同様に、ｐ型ド
リフト層４のｐ型不純物濃度分布は、ｐ型ドリフト層４
の上面およびそれに平行な所定深さの面に導入されたｐ
型不純物の熱拡散により形成される分布を有している。
【０１３７】なお、ｎ型ドリフト層２およびｐ型ドリフ
ト層４の一方の不純物濃度分布が、図１４に示すような
不純物濃度分布であっても構わない図１５は、図１４の
不純物濃度分布を有するパワーＭＯＳＦＥＴの製造工程
を示す断面図である。
【０１３８】まず、図１５（ａ）に示すように、高濃度
のｎ型ドレイン層１と、ｎ型ドレイン層１上に設けられ
た低濃度（高抵抗）のｎ型ベース層１７とを含む基板を
準備する。ｎ型ベース層１７の不純物濃度は、例えば１
×１０14ｃｍ-3である。
【０１３９】次いで、図１５（ｂ）に示すように、ｎ型
ドリフト層となる領域のｎ型ベース層１７の表面を図示
しないマスクで覆った状態で、ｎ型不純物１５をｎ型ベ
ース層１３の表面の複数の領域Ａ１にイオン注入し、そ
の後上記マスクを除去し、ｐ型ドリフト層となる領域の
ｎ型ベース層１７の表面を図示しないマスクで覆った状
態で、ｐ型不純物１６をｎ型ベース層１３の複数の領域
Ａ２にイオン注入する。その後、ｐ型不純物１６のイオ
ン注入に使用したマスクを除去する。
【０１４０】次いで、図１５（ｃ）に示すように、ｎ型
ベース層１７上に新たに別のｎ型ベース層１８をエピタ
キシャル成長させる。
【０１４１】次いで、図１５（ｄ）に示すように、ｎ型
ドリフト層となる領域のｎ型ベース層１８の表面を図示
しないマスクで覆った状態で、ｎ型不純物１５をｎ型ベ
ース層１８の表面の複数の領域Ａ３にイオン注入し、そ
の後上記マスクを除去し、ｐ型ドリフト層となる領域の
ｎ型ベース層１８の表面を図示しないマスクで覆った状
態で、ｐ型不純物１６をｎ型ベース層１８の表面の複数
の領域Ａ４にイオン注入する。その後、ｐ型不純物１６
のイオン注入に使用したマスクを除去する。
【０１４２】次いで、ｎ型不純物１５およびｐ型不純物
１６の活性化アニールを行い、その後図１５（ｅ）に示
すように、複数の領域Ａ１と複数の領域Ａ２との間、お
よび複数の領域Ａ３と複数の領域Ａ４との間の領域を含
むｎ型ベース層１７，１８の複数の領域にｎ型ドレイン
層１の表面に達する複数のトレンチ１４を形成する。
【０１４３】ここで、トレンチ１４の側壁に第４の実施
形態等で説明した高密度の再結合中心１２を形成しても
構わないし、またトレンチ１４の底はトレンチ１４の場
合と同様に必ずしもｎ型ドレイン層１の表面に達してい
る必要はない。
【０１４４】次いで、図１５（ｆ）に示すように、トレ
ンチ１４の内部にバリア絶縁膜３を形成する。
【０１４５】次いで、ｎ型不純物１５とｐ型不純物１６
を熱処理によりｎ型ベース層１７，１８中にドライブイ
ン拡散することにより、図１４に示した不純物濃度分布
を有するｎ型ドリフト層２とｐ型ドリフト層４が得られ
る（図１５（ｇ）。
【０１４６】以上の工程の後、ｎ型ドリフト層２の表面
に第１のｐ型ベース層５、ｎ型ソース層６、ゲート絶縁
膜７およびゲート電極８を形成する工程、ｐ型ドリフト
層４の表面に第２のｐ型ベース層９を形成する工程、ド
レイン電極１０およびソース電極１１を形成する工程等
の周知の工程を経て、本実施例形態のパワーＭＯＳＦＥ
Ｔが得られる。
【０１４７】このような方法によれば、第４の実施形態
と同様の効果が得られるのに加えて、ｎ型ドリフト層２
とｐ型ドリフト層４の厚さが厚い場合でも、プロセスを
複雑あるいは困難にすることなく、フラット（均一）に
近い不純物分布を有する微細な（幅が狭い）ｎ型および
ｐ型ドリフト層２，４を形成できるようになる。
【０１４８】本実施形態では、ｎ型ドリフト層２および
ｐ型ドリフト層４となるｎ型ベース層の形成工程と、ｎ
型およびｐ型不純物１５，１６のイオン注入工程と、ｎ
型およびｐ型不純物１５，１６の活性化のためのアニー
ル工程とからなる一連の工程を２回行ったが、３回以上
行っても良い。要は、上記一連の工程の回数は、形成す
るべきドリフト層２，４の厚さに応じて適宜決めれば良
い。
【０１４９】（第７の実施形態）図１６は、本発明の第
７の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半
導体装置の断面図である。
【０１５０】本実施形態が第１の実施形態と異なる点
は、ゲート絶縁膜７およびゲート電極８が、バリア絶縁
膜３を跨ぐ形で、ｎ型ドリフト層２およびｐ型ドリフト
層４上に形成されているとともに、第１および第２のｐ
型ベース層５，９がバリア絶縁膜３に接しないようにそ
れぞれｎ型ドリフト層２およびｐ型ドリフト層４の表面
に選択的に形成されていることにある。
【０１５１】これにより、第１および第２のｐ型ベース
層５，９は、ゲート電極８をイオン注入用のマスクとす
るイオン注入を用いたセルフアラインプロセスにより形
成できる。したがって、素子表面のＭＯＳＦＥＴ構造
は、複雑なプロセスを用いずに簡単に形成できる。
【０１５２】（第８の実施形態）図１７は、本発明の第
８の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半
導体装置の断面図である。
【０１５３】本実施形態が第１の実施形態と異なる点
は、一つのｎ型ドリフト層２に一つのＭＯＳＦＥＴ構造
が形成されていることにある。
【０１５４】そのために、ゲート絶縁膜７およびゲート
電極８が、バリア絶縁膜３ａを跨ぐ形で、ｎ型ドリフト
層２およびｐ型ドリフト層４上に形成されているととも
に、ソース電極１１が、バリア絶縁膜３ａの隣りのバリ
ア絶縁膜３ｂを跨ぐ形で、ｎ型ドリフト層２およびｐ型
ドリフト層４上に形成され、さらにバリア絶縁膜３ｂに
接するように、第１および第２のｐ型ベース層５，９が
それぞれｎ型ドリフト層２およびｐ型ドリフト層４の表
面に選択的に形成され、そして一つの第１のｐ型ベース
層５の表面に一つのｎ型ソース層６が選択的に形成され
ている。
【０１５５】本実施形態によれば、一つのｎ型ドリフト
層２に一つのＭＯＳＦＥＴ構造を形成すれば済むので、
第１の実施形態のように、一つのｎ型ドリフト層２に二
つのＭＯＳＦＥＴ構造を形成する場合に比べて、ＭＯＳ
ＦＥＴ構造の微細化の制約が小さくなる。
【０１５６】（第９の実施形態）図１８は、本発明の第
９の実施形態に係る縦型のパワーＭＯＳＦＥＴを含む半
導体装置の断面斜視図である。図１８（ａ）には、ｎ型
ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４の配
列方向に対して垂直なｎ型ドリフト層２の断面Ｓ１が示
され、図１８（ｂ）には、上記配列方向に対して垂直な
ｐ型ドリフト層４の断面Ｓ２が示されている。
【０１５７】本実施形態が第１の実施形態と異なる点
は、ｎ型ドリフト層２、バリア絶縁膜３、ｐ型ドリフト
層４の配列方向に対して垂直な断面Ｓ１において、第１
のｐ型ベース層５およびｎ型ソース層６が選択的に形成
されていることにある。
【０１５８】その結果、素子表面のｎチャネルＭＯＳＦ
ＥＴ構造（チャネル構造）の繰り返しピッチＰ１と、ド
リフト層（ｎ型ドリフト層２／バリア絶縁膜３／ｐ型ド
リフト層４）の繰り返しピッチＰ２とを独立に設定でき
るようになる。繰り返しピッチＰ１を示している破線は
第１のｐ型ベース層の中心を指し、繰り返しピッチＰ２
を示している破線はバリア絶縁膜３の中心を指してい
る。
【０１５９】すなわち、ドリフト層の繰り返しピッチＰ
２に対して、ｎチャネルＭＯＳＦＥＴ構造の繰り返しピ
ッチＰ２を独立に設定できる。
【０１６０】これにより、ドリフト層のピラー構造の繰
り返しピッチＰ２を、ｎチャネルＭＯＳＦＥＴ構造の繰
り返しピッチＰ１よりも小さくできる。例えば、繰り返
しピッチＰ１を２０μｍに設定しても、繰り返しピッチ
Ｐ２は５μｍに設定できる。このように本実施形態によ
れば、ｎ型ドリフト層２の微細化をよりいっそう容易に
行え、より低オン抵抗化を図れるようになる。
【０１６１】（第１０の実施形態）図１９は、本発明の
第１０の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０１６２】本実施形態が第１の実施形態と異なる点
は、バリア絶縁膜３が素子の表面に達していないととも
に、ｎ型ドリフト層２、バリア絶縁膜３およびｐ型ドリ
フト層４の上に第１および第２のｐ型ベース層５，９が
一体形成され、一つのｐ型ベース層１９として形成さ
れ、かつ第１および第２のｐ型ベース層５，９に共通の
一つのソース電極１１Ｌが設けられていることにある。
【０１６３】これにより、第１のｐ型ベース層５とソー
ス電極１１Ｌとの実効的なコンタクト面積を十分大きく
取ることができ、破壊耐量の大きい素子が得られる。こ
の点について以下さらに説明する。
【０１６４】ソース電極１１Ｌおよびドレイン電極１０
がそれぞれ電源のマイナス端子およびプラス端子側に接
続され、上記電源がオン、ゲート電極８にしきい値電圧
Ｖth以上の電圧が印加されたオン状態から、ゲート電極
８にしきい値電圧Ｖｔｈ未満の電圧を印加して、オン状
態からオフ状態への移行時（ターンオフ時）には、第１
のｐ型ベース層５のコーナー部５ｃには局所的に大きな
電界が加わる。この大きな電界によるインパクトイオン
化によって電子正孔対が発生する。インパクトイオン化
によって発生した正孔は、第１のｐ型ベース層５、ソー
ス電極１１を通り素子外に排出される。
【０１６５】このとき、本実施形態の場合、上記正孔は
実際には第１のｐ型ベース層５よりも大きなｐ型ベース
層１９、ソース電極１１よりも大きなソース電極１１Ｌ
を通り素子外に排出されるので、正孔排出経路の抵抗、
特にｐ型ベース層・ソース電極間のコンタクト抵抗は低
減される。正孔排出経路の抵抗が低減されると、正孔電
流と正孔排出経路の抵抗とで起こる電圧降下が小さくな
るので、寄生ｎｐｎトランジスタの発生は抑制される。
これにより、ターンオフ動作の失敗が回避され、破壊耐
量の大きい素子が得られる。
【０１６６】（第１１の実施形態）図２０は、本発明の
第１１の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０１６７】本実施形態が第１の実施形態と異なる点
は、ｎ型ドリフト層２およびｐ型ドリフト層４の深い位
置にバリア絶縁膜３が存在していないことにある。言い
換えれば、ｎ型ドレイン層１の近傍上にはバリア絶縁膜
３は存在していない。
【０１６８】これにより、製造工程においてトレンチ１
４を深く形成しなくても済み、製造が容易になる。
【０１６９】また、本実施形態の場合、ｎ型ドレイン層
１の近傍上のｎ型およびｐ型ドリフト層２，４において
はｎ型およびｐ型不純物が相互に拡散し、ｎ型ドレイン
層１の近傍上のｎ型およびｐ型ドリフト層２，４の正味
の不純物濃度は低下する。これにより、この不純物濃度
が低下した領域のｎ型およびｐ型ドリフト層２，４があ
たかもバッファ層のように振る舞うようになるので、破
壊耐量が向上する。
【０１７０】（第１２の実施形態）図２１は、本発明の
第１２の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０１７１】本実施形態が第１の実施形態と異なる点
は、ｎ型ドレイン層１とｐ型ドリフト層４との間にｎ型
ドリフト層２ａが挿入されていることにある。
【０１７２】このような構造は、例えば第５の実施形態
（図１３）で説明したように、ｎ型ドリフト層２が予め
形成された基板を準備し、その後、バリア絶縁膜３とｐ
型ドリフト層４をｎ型ドレイン層１の表面に達しないよ
うに形成することにより得られる。バリア絶縁膜３とｐ
型ドリフト層４の形成順序はどちらが先でも構わない。
【０１７３】ｐ型ドリフト層４を形成するとき、例えば
ｐ型不純物のドライブイン拡散時間を制御することによ
り、ｐ型不純物がｎ型ドレイン層１の表面に導入されな
いようにする。また、図２１では、バリア絶縁膜３の下
面とｐ型ドリフト層４の下面とが一致しているが、多少
ずれていても良い。
【０１７４】ｐ型ドリフト層４とｎ型ドリフト層２ａと
は直接コンタクトしているので、これらの間でカウンタ
ードープが起こり、ｎ型ドリフト層２ａの正味のｎ型不
純物濃度はｎ型ドリフト層２のそれよりも低くなる。そ
の結果、ｎ型ドリフト層２ａは内蔵ダイオードのｎ型バ
ッファ層として働き、内蔵ダイオードの逆特性回復のソ
フト化を図れる。
【０１７５】（第１３の実施形態）図２２は、本発明の
第１３の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０１７６】本実施形態が第１の実施形態と異なる点
は、バリア絶縁膜３がｎ型ドレイン層１の途中の深さま
で達しているとともに、ｎ型およびｐ型ドリフト層２，
４側のｎ型ドレイン層１のｎ型不純物濃度が、ドレイン
電極１０側のｎ型ドレイン層１のｎ型不純物濃度よりも
低くなっていることにある。
【０１７７】このような構造は、例えば図９、図１０、
図１３または図１４に示した構造において、ｎ型ドレイ
ン層１内のｎ型不純物を熱処理により素子表面側にドラ
イブイン拡散させ、バリア絶縁膜３の下部を含むように
ｎ型ドレイン層１の拡散深さを深くすることにより形成
することができる。
【０１７８】これにより、素子表面に向かってｎ型不純
物濃度が連続的に低くなるように変化したｎ型ドレイン
層１が得られる。すなわち、図２１のｎ型ドリフト層２
ａと同様の機能（バッファ層効果）を有するｎ型ドレイ
ン層１が得られる。
【０１７９】その結果、第１２の実施形態と同様に、破
壊耐量の向上や内蔵ダイオードの逆回復特性のソフト化
が図れる。
【０１８０】（第１４の実施形態）図２３は、本発明の
第１４の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０１８１】本実施形態が第１の実施形態と異なる点
は、バリア絶縁膜３が素子表面に達しておらず、バリア
絶縁膜３上の素子表面付近にソース電極１１が埋め込み
形成されていることにある。
【０１８２】これにより、ｎ型ソース層６および第１の
ｐ型ベース層５の表面および側面にソース電極１１がコ
ンタクトするので、ｎ型ソース層６および第１のｐ型ベ
ース層５とソース電極１１とのコンタクト抵抗が下が
り、オン抵抗がいっそう下がると同時に、破壊耐量が向
上する。
【０１８３】（第１５の実施形態）図２４は、本発明の
第１５の実施形態に係る横型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０１８４】本実施形態が第１の実施形態と異なる点
は、ＳＯＩ（Silicon on Insulator）基板上に、横型の
パワーＭＯＳＦＥＴを形成したことにある。
【０１８５】図２４において、２０はＳＯＩ基板の絶縁
膜（例えばＳｉＯ2 膜）、２１はＳＯＩ基板の台基板、
２２は基板電極（通常はグランドに接続される。）をそ
れぞれ示している。
【０１８６】絶縁膜２０上にはｎ型ドリフト層２、バリ
ア絶縁膜３およびｐ型ドリフト層４が形成され、同一主
面上にｎチャネルＭＯＳＦＥＴ構造および各種電極１
０，１１が形成されている。
【０１８７】ＳＯＩ基板を用いることにより、比較的小
中耐圧領域（６００Ｖ以下）で用いられる横型のパワー
ＭＯＳＦＥＴにおいても、オン抵抗の低減化を図れるよ
うになる。
【０１８８】（第１６の実施形態）図２５は、本発明の
第１６の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０１８９】本実施形態が第１の実施形態と異なる点
は、チャネル構造としてトレンチ型ゲート構造を用いた
ことにある。
【０１９０】上記トレンチゲート構造は、ｎ型ソース層
６から第１のｐ型ベース層５を通ってｎ型ドリフト層２
に至る深さのトレンチ２３内に、ゲート絶縁膜７を介し
て、ゲート電極８が埋め込まれた構成となっている。
【０１９１】本実施形態の場合、トレンチ２３を形成す
るときに、ｎ型ドリフト層２内に予め形成された第１の
ｐ型ベース層およびｎ型ソース層が分断され、図２５に
示した第１のｐ型ベース層５およびｎ型ソース層６が得
られる。
【０１９２】このようなトレンチゲート構造を採用する
ことにより、ＭＯＳＦＥＴ構造（チャネル構造）が微細
化されるのでｎ型ドリフト層２の幅が縮小され、さらに
チャネル長も容易に縮小できるので、さらなるオン抵抗
の低減が可能になる。
【０１９３】（第１７の実施形態）図２６は、本発明の
第１７の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０１９４】本実施形態が第１６の実施形態と異なる点
は、トレンチゲート構造が、バリア絶縁膜が埋め込まれ
るトレンチ内に設けられていることにある。
【０１９５】具体的には、バリア絶縁膜３は素子表面に
までは達しておらず、第１のｐ型ベース層５よりも下の
トレンチ１４内にまでしか埋め込まれておらず、バリア
絶縁膜３上のトレンチ１４内にはゲート絶縁膜７を介し
てゲート電極８が埋め込まれている。
【０１９６】このようにバリア絶縁膜３の形成領域を利
用してトレンチゲート構造を形成することにより、ｎ型
ドリフト層２の幅をいっそう縮小でき、オン抵抗をより
下げることが可能となる。
【０１９７】（第１８の実施形態）図２７は、本発明の
第１８の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０１９８】本実施形態が第１の実施形態と異なる点
は、ｐ型ドリフト層４の幅がｎ型ドリフト層２の幅より
も狭いことにある。例えば、ｐ型ドリフト層４の幅はｎ
型ドリフト層２の幅の半分であり、具体的には２．５μ
ｍである。これにより、面積効率が向上し、同一サイズ
のチップ内により多くの素子を形成でき、いっそう低オ
ン抵抗化が図られる。
【０１９９】なお、本実施形態以外の実施形態において
も、ｎ型ドリフト層２の幅とｐ型ドリフト層４の幅は一
律に規定されるものではなく、各々の不純物濃度等に応
じて任意に設定することが可能である。
【０２００】（第１９の実施形態）図２８は、本発明の
第１９の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。本実施形態では、セル領
域の繰り返し構造（ｐ型ドリフト層／バリア絶縁膜３／
ｐ型ドリフト層４）が、一組のｐ型ドリフト層４とバリ
ア絶縁膜３とにより終端され、その外周領域には接合終
端構造を含み、かつバリア絶縁膜３を含まない接合終端
領域が設けられている。
【０２０１】上記接合終端構造は、接合終端領域のｎ型
半導体層２４の表面に選択的に形成された所定段数（図
では２段）のｐ型ガードリング層２５と、ｐ型ガードリ
ング層２５よりも外側のｎ型半導体層２４の表面に選択
的に形成された高不純物濃度のｎチャネルストッパ層２
６と、ｎチャネルストッパ層２６に設けられた電極２７
とで構成されている。
【０２０２】ｎ型半導体層２４は、ｐ型ドリフト層４の
みが不純物のイオン注入により形成される場合、すなわ
ち図１３等の不純物濃度分布を有する場合、ｎ型ドリフ
ト層２となり、ｎ型ドリフト層２およびｐ型ドリフト層
４がイオン注入により形成される場合、すなわち図１４
等の不純物濃度分布を有する場合、低不純物濃度のｎ型
ベース層１７となる。
【０２０３】本実施形態によれば、接合終端領域のｎ型
半導体層２４内にバリア絶縁膜３が設けられていないの
で、接合終端領域内に空乏層が広がりやすくなり、そし
てｎ型半導体層２４内に通常通りの接合終端構造を形成
することにより、素子の周辺部での耐圧低下を防止でき
るようになる。
【０２０４】なお、ｎ型半導体層２４がｎ型ベース層１
７となる場合（低濃度のｎ型半導体層２４の場合）の方
が、空乏層がよりいっそう広く広がるので、より安定か
つより高い耐圧が得られる。
【０２０５】また、本実施形態では、接合終端部の表面
構造として、ガードリング構造を例示したが、接合終端
部の表面構造はこれに限定されず、例えば、リサーフ構
造やフィールドプレート構造等でも構わない。
【０２０６】また、図２８には、セル領域のパワー半導
体素子として、第１の実施形態のパワーＭＯＳＦＥＴが
示されているが、第２〜第１８の実施形態のパワーＭＯ
ＳＦＥＴ、さらにはこれら以外のｐ型ドリフト層／バリ
ア絶縁膜３／ｐ型ドリフト層４を有するパワー半導体素
子、例えば第２１の実施形態以降で説明するパワー半導
体素子でも構わない。
【０２０７】（第２０の実施形態）図２９は、本発明の
第２０の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。本実施形態では、セル領
域の繰り返し構造（ｐ型ドリフト／バリア絶縁膜３／ｐ
型ドリフト層４）が、一組のｎ型ドリフト層４とバリア
絶縁膜３により終端され、その外周領域には接合終端構
造を含み、かつバリア絶縁膜３を含まない接合終端領域
が設けられている。
【０２０８】上記接合終端領域内には、バリア絶縁膜３
に接したｐ型ドリフト層４ａが一つ形成されている。ｐ
型ドリフト層４ａは、ｎ型半導体層２４の表面および所
定深さの面において導入されたｐ型不純物がドライブイ
ン拡散されて形成されたもの、すなわち図１４等の不純
物濃度分布を有するものである。このような不純物濃度
分布を有する場合、ｎ型半導体層２４はｎ型ベース層１
７となる。
【０２０９】図２９には一つのｐ型ドリフト層４ａしか
示されていないが、ｎ型層２４内に複数のｐ型ドリフト
層４ａを形成しても良い。ｎ型半導体層２４の表面に
は、図２８と同様に、ｐ型ガードリング層２５、ｎチャ
ネルストッパ層２６が選択的に形成され、そしてｎチャ
ネルストッパ層２６には電極２７が設けられている。
【０２１０】本実施形態でも、第１９の実施形態と同様
に、素子の周辺部での耐圧低下を防止できる。また、接
合終端構造、パワー半導体素子も第１７の実施形態と同
様に種々の変更が可能である。また、ｐ型ドリフト層４
ａの不純物濃度分布についても種々の変更が可能であ
る。
【０２１１】（第２１の実施形態）図３０は、本発明の
第２１の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０２１２】本実施形態が第１の実施形態と異なる点
は、ｐ型ドリフト層４にも縦型のパワーＭＯＳＦＥＴ
（ｐチャネル）が形成されていることにある。
【０２１３】ｐ型ドリフト層４に形成されたパワーＭＯ
ＳＦＥＴは、ｎ型ドリフト層２に形成されたパワーＭＯ
ＳＦＥＴの各層の導電型を逆にし、かつ各層を上下逆に
形成した構成になっている。以下、ｐ型ドリフト層４に
形成されたパワーＭＯＳＦＥＴについてさらに説明す
る。
【０２１４】ｐ型ドリフト層４の表面には、高不純物濃
度のｐ型ドレイン層２８が設けられている。一方、ｐ型
ドレイン層４の裏面には、ｎ型ベース層２９が選択的に
設けられている。ｎ型ベース層２９の表面にはｐ型ソー
ス層３０が選択的に設けられている。
【０２１５】ｐ型ソース層３０とｐ型ドリフト層４との
間のｎ型ベース層２９上には、第２のゲート絶縁膜３１
を介して、第２のゲート電極３２が設けられている。
【０２１６】これらのｐ型ソース層３０、ｎ型ベース層
２９、ｐ型ドリフト層４、第２のゲート絶縁膜３１およ
び第２のゲート電極３２により、第２のゲート電極３２
直下のｎ型ベース層２９の表面をチャネル領域とする正
孔注入用のｐチャネルＭＯＳＦＥＴが構成されている。
【０２１７】そして、ｐ型ドレイン層２８上には第２の
ドレイン電極３３が設けられ、ｎ型ベース層２９および
ｐ型ソース層３０上には第２のソース電極３４が設けら
れている。さらに、第１のドレイン電極１０と第２のソ
ース電極３４とが電気的に接続されて第１の端子３５に
繋がり、第１のソース電極１１と第２のドレイン電極３
３が電気的に接続されて第２の端子３６に繋がってい
る。
【０２１８】図３１および図３２にそれぞれ第１の実施
形態の図２および図３に相当する図を示す。本実施形態
（第２１の実施形態）でも、第１の実施形態と同様の理
由により、耐圧の向上効果が得られる。また、本実施形
態でも、第１の実施形態と同様の理由により、オン抵抗
の低減効果が得られる。
【０２１９】さらに、本実施形態の場合、図３３に示す
ように、オン状態（導通状態）において、ｐ型ドリフト
層４に形成されたｐチャネルパワーＭＯＳＦＥＴにもキ
ャリア（正孔ｈ）が流れることによっても、オン抵抗の
低減効果が得られる。
【０２２０】図３４は、本実施形態、第１の実施形態お
よび従来のＭＯＳＦＥＴ（図６３）の耐圧−オン抵抗特
性を示す図である。素子の材料はＳｉである。
【０２２１】図３４から、本実施形態のパワーＭＯＳＦ
ＥＴによれば、耐圧が２００Ｖ以上の高耐圧領域におい
て、従来よりも顕著な低オン抵抗化の効果が得られるこ
とが分かり、さらに第１の実施形態のパワーＭＯＳＦＥ
Ｔに比べても低オン抵抗化の効果が高いことが分かる。
これは、本実施形態の場合、ｎチャネルパワーＭＯＳＦ
ＥＴとｐチャネルパワーＭＯＳＦＥＴとが複合化された
素子構造を備えているので、オン抵抗がいっそう低減さ
れるからである。
【０２２２】また、本実施形態の素子構造においては、
ｎチャネルパワーＭＯＳＦＥＴが形成されたｎ型ドリフ
ト層２とｐチャネルＭＯＳＦＥＴが形成されたｐ型ドリ
フト層４との間に、バリア絶縁膜３が挿入されている。
【０２２３】そのため、ｎ型ドリフト層２からｐ型ドリ
フト層４への電子の拡散、ｐ型ドリフト層４からｎ型ド
リフト層２への正孔の拡散は防止される。これにより、
ＭＯＳＦＥＴ動作からバイポーラ動作への移行が防止さ
れ、ＭＯＳＦＥＴの高速性が維持されるという効果が得
られる。
【０２２４】次に、本実施形態のパワーＭＯＳＦＥＴの
製造方法の一例を図３５および図３６を用いて説明す
る。
【０２２５】まず、図３５（ａ）に示すように、台基板
３７上にｎ型ドリフト層２が形成された基板を準備す
る。台基板３７は例えば高不純物濃度のｎ型半導体層で
あり、ｎ型ドリフト層２は例えば上記ｎ型半導体層上に
エピタキシャル成長されたものである。
【０２２６】次いで、図３５（ｂ）に示すように、ｎ型
ドリフト層２のうちｐ型ドリフト層となる領域の表面に
ボロン等のｐ型不純物１６を図示しないマスクを用いて
選択的にイオン注入する。その後、ｐ型不純物１６の活
性化アニールを行う。
【０２２７】次いで、図３５（ｃ）に示すように、ｎ型
ドリフト層２に台基板３７に達する複数のトレンチ１４
を選択的に形成する。トレンチ１４は、ｐ型不純物１６
をイオン注入した領域とｐ型不純物１６をイオン注入し
ていない領域との間の領域に形成する。すなわち、バリ
ア絶縁膜３が埋め込まれる領域に形成する。
【０２２８】次いで、図３５（ｄ）に示すように、トレ
ンチ１４の内部にバリア絶縁膜３を埋込み形成する。
【０２２９】次いで、ｎ型ドリフト層２の表面に導入さ
れたｐ型不純物１６を熱処理によりドライブイン拡散し
て、図３５（ｅ）に示すように、ｐ型ドリフト層４を形
成する。この結果、ｎ型ドリフト層２、バリア絶縁膜
３、ｐ型ドリフト層４が繰り返して配列してなるピラー
構造のドリフト層が得られる。
【０２３０】次いで、図３６（ｆ）に示すように、上記
ドリフト層の表面に、ｎチャネルパワーＭＯＳＦＥＴの
第１のｐ型ベース層５、ｎ型ソース層６、ゲート絶縁膜
７、ゲート電極８およびソース電極１１、ならびにｐチ
ャネルパワーＭＯＳＦＥＴのｐ型ドレイン層２８および
ドレイン電極３３を形成する。
【０２３１】ソース電極１１とドレイン電極３３は、例
えば同じ導電膜（例えばＡｌ膜）をフォトリソグラフィ
とエッチングにより加工して同時に形成する。ｐ型ドレ
イン層２８は、例えばｐ型ドリフト層４の表面にｐ型不
純物をイオン注入し、その後活性アニールを行うことに
よって形成する。なお、本工程で次の図３６（ｇ）の工
程で形成する素子構造を形成し、次の図３６（ｇ）の工
程で本工程で形成する素子構造を形成しても良い。
【０２３２】次いで、図３６（ｇ）に示すように、台基
板３７を研磨またはエッチングにより除去し、その後、
上記ドリフト層の裏面にｎチャネルパワーＭＯＳＦＥＴ
のｎ型ドレイン層１およびドレイン電極１０、ならびに
ｐチャネルパワーＭＯＳＦＥＴのｎ型ベース層２９、ｐ
型ソース層３０、ゲート絶縁膜３１、ゲート電極３２お
よびソース電極３４を形成する。
【０２３３】ソース電極３４とドレイン電極１０は、例
えば同じ導電膜（例えばＡｌ膜）をフォトリソグラフィ
とエッチングにより加工して同時に形成する。ｎ型ドレ
イン層１は、例えばｎ型ドリフト層２の表面にｎ型不純
物をイオン注入し、その後活性化アニールを行うことに
よって形成する。
【０２３４】以上の工程により、簡易なプロセスで、ｎ
型ドリフト層２とｐ型ドリフト層４の幅を容易に微細化
することができ、ｎ型ドリフト層２のｎ型不純物濃度と
ｐ型ドリフト層４のｐ型不純物濃度を高められるので、
オン抵抗が低いパワーＭＯＳＦＥＴを実現できる。
【０２３５】なお、本実施形態では、ｎ型ドリフト層２
とｐ型ドリフト層４の形成方法として、ｐ型不純物のみ
をイオン注入するプロセスを述べたがこれに限定され
ず、例えば図１２で説明したｐ型およびｎ型不純物のイ
オン注入を用いたプロセスでも構わない。この場合、台
基板３７上にｎ型ベース層１３が形成された基板を準備
する。
【０２３６】また、例えば図１１で説明したようにトレ
ンチ１４とバリア絶縁膜３を形成した後、不純物をイオ
ン注入しても構わない。この場合も、ｐ型不純物のみ、
あるいはｐ型およびｎ型不純物のイオン注入を用いたプ
ロセスが可能である。
【０２３７】さらに、例えば図１５で説明したようにイ
オン注入工程とエピタキシャル工程とを所定回数繰り返
すプロセスでも構わない。
【０２３８】さらにまた、本実施形態では、チャネル構
造としてプレーナ型ゲート構造を用いたが、これに限ら
ず、図２５等で説明したトレンチ型ゲート構造を用いて
も構わない。
【０２３９】（第２２の実施形態）図３７は、本発明の
第２２の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面斜視図である。図３７（ａ）には、
ｎ型ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４
の配列方向に対して垂直なｎ型ドリフト層２の断面Ｓ１
が示され、図３７（ｂ）には、上記配列方向に対して垂
直なｐ型ドリフト層４の断面Ｓ２が示されている。
【０２４０】本実施形態が第２１の実施形態と異なる点
は、ｎ型ドリフト層２の断面Ｓ１にｎチャネルパワーＭ
ＯＳＦＥＴの第１のｐ型ベース層５およびｎ型ソース層
６が選択的に形成され、ｐ型ドリフト層４の断面Ｓ２に
ｐチャネルパワーＭＯＳＦＥＴのｎ型ベース層２９およ
びｐ型ソース層３０が選択的に形成されていることにあ
る。
【０２４１】その結果、ｎチャネルＭＯＳＦＥＴ構造
（チャネル構造）の繰り返しと、ドリフト層のピラー構
造（ｎ型ドリフト層２／バリア絶縁膜３／ｐ型ドリフト
層４）の繰り返しピッチと、ｐチャネルＭＯＳＦＥＴ構
造（チャネル構造）の繰り返しピッチとをそれぞれ独立
に設定できるようになる。
【０２４２】すなわち、ドリフト層のピラー構造の繰り
返しピッチに対して、ｎチャネルおよびｐチャネルＭＯ
ＳＦＥＴ構造の繰り返しピッチを独立に設定できる。
【０２４３】これにより、ｎチャネルおよびｐチャネル
ＭＯＳＦＥＴ構造の繰り返しピッチを、ピラー構造の繰
り返しピッチよりも狭くできる。例えば、ｎチャネルお
よびｐチャネルＭＯＳＦＥＴ構造の繰り返しピッチを２
０μｍに設定しても、ピラー構造の繰り返しピッチを５
μｍに設定できる。このように本実施形態によれば、ｎ
型ドリフト層２およびｐ型ドリフト層４の微細化をより
いっそう容易に行え、より低オン抵抗化を図れるように
なる。
【０２４４】（第２３の実施形態）図３８は、本発明の
第２３の実施形態に係る横型のパワーＭＯＳＦＥＴを含
む半導体装置の断面斜視図である。図３８（ａ）には、
ｎ型ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４
の配列方向に対して垂直なｎ型ドリフト層２の断面が示
され、図３８（ｂ）には、上記配列方向に対して垂直な
ｐ型ドリフト層４の断面が示されている。
【０２４５】本実施形態が第２１の実施形態と異なる点
は、ＳＯＩ基板上に横型のｎおよびｐチャネルパワーＭ
ＯＳＦＥＴを形成したことにある。
【０２４６】絶縁膜２０上にはｎ型ドリフト層２、バリ
ア絶縁膜３およびｐ型ドリフト層４が形成され、同一主
面上にｎおよびｐチャネルＭＯＳＦＥＴ構造および各種
電極１０，１１，３３，３４が形成されている。
【０２４７】本実施形態によれば、ＳＯＩ基板を用いる
ことにより、比較的小中耐圧領域（６００Ｖ以下）で用
いられる横型のＭＯＳＦＥＴにおいても、低オン抵抗化
を図ることができる。
【０２４８】（第２４の実施形態）図３９は、本発明の
第２４の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面斜視図である。
【０２４９】本実施形態が第１の実施形態と異なる点
は、ｐ型ドリフト層を利用した内蔵ダイオードを備えて
いることにある。
【０２５０】ｐ型ドリフト層４とｎ型ドレイン層１との
間には低不純物濃度（高抵抗）のｎ型バッファ層３８が
設けられている。バリア絶縁膜３はｎ型ドレイン層１に
達している。その結果、ｎ型ドリフト層２下のｎ型ドレ
イン層１と、ｐ型ドリフト層４下のｎ型ドレイン層１と
は直接にはコンタクトしていない。第２のｐ型ベース層
９、その下のｐ型ドリフト層４、ｎ型バッファ層３８お
よびｎ型ドレイン層１によって内蔵ダイオードのｐｉｎ
構造が構成されている。
【０２５１】図６３に示した従来のパワーＭＯＳＦＥＴ
では、内蔵ダイオードの逆回復過程において、低不純物
濃度のｎ型ベース層１０２中の蓄積キャリアが多い場合
は逆回復時間が長くなり、逆に蓄積キャリアが少ない場
合は一気に空乏層が広がるため、ハードリカバリになっ
て波形振動やノイズが大きくなるという問題がある。
【０２５２】ここで、本実施形態の素子構造からｎ型バ
ッファ層３８を省いた素子構造とすれば、ｎ型ドリフト
層２とｐ型ドリフト層３とが完全空乏化するまでの間に
キャリアが排出され終わるため、上記逆回復時間が長い
という問題は解決できる。
【０２５３】しかし、ｎ型およびｐ型ドリフト層２，４
の空乏化が終了した時点で急速に電圧が上昇するため、
内蔵ダイオードの逆回復過程において、電流減少率（―
ｄＩｒ／ｄｔ）が急峻なハードリカバリになり、電流減
少率に比例する電圧の跳ね上りが発生する。このような
電圧の跳ね上がりは、電圧振動という問題を引き起こし
やすい。
【０２５４】これに対して本実施形態では、内蔵ダイオ
ード内にｎ型バッファ層３８が存在するために、ｎ型お
よびｐ型ドリフト層２，４の空乏化が終了した時点でも
残留キャリアが内蔵ダイオード内に蓄積される。
【０２５５】その結果、本実施形態によれば、図４０に
示すように、逆回復時のテール領域での電流減少率が減
少してソフトリカバリな逆回復特性が実現される。これ
により、電圧の跳ね上りを低減でき、電圧振動の発生を
防止できるようになる。さらに、バリア絶縁膜３の存在
により、内蔵ダイオード内の残留キャリアの拡散が防止
され、また、界面で再結合が促進されて、残留キャリア
に伴う逆回復時間の増加は抑制される。
【０２５６】このようにして本実施形態によれば、順方
向でのオン抵抗が低く、かつ逆回復時間が短くてソフト
リカバリな逆回復特性を持つ内蔵ダイオードが複合化さ
れたパワーＭＯＳＦＥＴを含む半導体装置を実現でき
る。
【０２５７】また、本実施形態のパワーＭＯＳＦＥＴを
製造するには、例えば第２１の実施形態の製造方法（図
３５、図３６）において、図３５（ａ）の工程で、ｎ型
バッファ層３８が台基板３７とｎ型ドリフト層２との間
に挿入された基板を使用し、図３６（ｇ）の工程で、ｐ
チャネルＭＯＳＦＥＴ構造の代わりに、ｎ型バッファ層
３８の表面にｎ型ドレイン層１を形成すれば良い。
【０２５８】（第２５の実施形態）図４１は、本発明の
第２５の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０２５９】本実施形態が第２４の実施形態と異なる点
は、ｎ型ドレイン層１上の全面に亙ってｎ型バッファ層
３８が設けられ、このｎ型バッファ層３８に接してｎ型
ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４から
なるピラー構造のドリフト層が設けられていることにあ
る。
【０２６０】このようなドリフト層であれば、第２４の
実施形態よりも簡単な製造方法によって、第２４の実施
形態と同様なソフトリカバリな逆回復特性を持つ内蔵ダ
イオードが複合化されたパワーＭＯＳＦＥＴを含む半導
体装置を実現できる。
【０２６１】製造方法が簡単になる理由は、第２４の実
施形態の製造方法（図３５、図３６）において、図３５
（ａ）の工程で、ｎ型バッファ層３８が台基板３７とｎ
型ドリフト層２との間に挿入された基板を使用すること
で、図３６（ｇ）の工程で、ｎ型バッファ層３８の表面
にｎ型ドレイン層１を形成する必要が無くなるからであ
る。
【０２６２】（第２６の実施形態）図４２は、本発明の
第２６の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０２６３】本実施形態が第１の実施形態と異なる点
は、ｐ型ドリフト層４上の第２のｐ型ベース層９の表面
に、主ＭＯＳＦＥＴ（ｎチャネルパワーＭＯＳＦＥＴ）
の駆動回路や保護回路等の回路Ｃを構成する素子を形成
したことにある。図には、回路Ｃを構成する素子とし
て、主ＭＯＳＦＥＴと同じ工程で形成されたＭＯＳＦＥ
Ｔが示されているが、これに限定されるものではない。
【０２６４】これにより、ｎ型ドリフト層２内に形成さ
れるｎチャネルパワーＭＯＳＦＥＴの低オン抵抗特性を
維持したまま、駆動回路や保護回路等の回路Ｃを一体形
成でき、素子の高機能化が図れる。
【０２６５】（第２７の実施形態）図４３は、本発明の
第２７の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。図４３には、セル領域お
よび接合終端領域の他に、ダイシングライン領域も示さ
れている。
【０２６６】セル領域内には、ピラー状のｎ型ドリフト
層２とｐ型ドリフト層４とが交互に繰り返し形成され、
ｎチャネルパワーＭＯＳＦＥＴが形成されている。図に
はセルサイズＷCcell、ｎ型ドリフト層２とｐ型ドリフ
ト層４との繰り返しピッチ（ピラーピッチ）も示してあ
る。
【０２６７】ここでは、セル領域にバリア絶縁膜３を形
成せずに、図６５に示したパワーＭＯＳＦＥＴを形成し
たが、セル領域にｎ型ドリフト層２とバリア絶縁膜３と
ｐ型ドリフト層４とを交互に繰り返して形成し、第１の
実施形態等で説明したパワーＭＯＳＦＥＴを形成しても
構わない接合終端領域およびダイシングライン領域内に
もｎ型ドリフト層２とｐ型ドリフト層４とが交互に繰り
返し形成されている。
【０２６８】図６６に示した接合終端領域およびダイシ
ングライン領域では、セル領域端より所定距離離れた位
置からチップ端に至るまでの領域にはｎ型ドリフト層１
０９のみが形成されていたが、本実施形態の場合には、
ｎ型ドリフト層２およびｐ型ドリフト層４が形成されて
いる。
【０２６９】すなわち、本実施形態では、セル領域だけ
でなく接合終端領域およびダイシングライン領域を含む
素子の全領域に亙って、ｎ型ドリフト層２とｐ型ドリフ
ト層４が形成されている。
【０２７０】ｎ型ドリフト層２およびｐ型ドリフト層４
の幅および不純物濃度の具体的な数値は、第１の実施形
態で述べたとおりであるが、不純物濃度に関してはバリ
ア絶縁膜３がないので、不純物の拡散によってカウンタ
ードープが生じ、正味の不純物濃度は第１の実施形態の
それよりも低くなる。
【０２７１】接合終端領域のｎ型ドリフト層２とｐ型ド
リフト層４の表面にはｎチャネルストッパ層３９が形成
され、その上には電極４０が設けられている。なお、ｎ
チャネルストッパ層３９は、ｎ型ドリフト層２およびｐ
型ドリフト層４の一方の表面のみに設けられていても構
わない。
【０２７２】図４４に、本実施形態のパワーＭＯＳＦＥ
Ｔのオフ状態における電位分布（等電位線）を示す。等
電位線は破線で示されている。セル領域、接合終端領域
およびダイシングライン領域に亙る全素子領域に、ｎ型
ドリフト層２およびｐ型ドリフト層４が形成された本実
施形態の素子構造においても、空乏層がｎチャネルスト
ッパ層３９にかからなければ、図６６のパワーＭＯＳＦ
ＥＴと同等の耐圧が得られる。
【０２７３】次に、本実施形態の効果について説明す
る。図４５は、露光用マスクに対応した１回の単位露光
により基板（ウェハ）上に転写される平面構造を模式的
に示したものである。
【０２７４】微細な構造を有する半導体素子の製造工程
では、ステッパと呼ばれる露光装置が用いられる。この
種の露光装置には固有の最大露光範囲（露光エリア・ピ
ッチ）が存在する。図４５の場合、例えば、露光エリア
・ピッチＬPEPが１５ｍｍ、チップサイズＬchipが５ｍ
ｍであり、面積１５×１５ｍｍ2 （露光エリア・ピッチ
ＬPEPの二乗）の露光エリア領域を９分割して、面積５
×５ｍｍ2 （チップサイズＬchipの二乗）のチップを９
個取得する。
【０２７５】なお、厳密にはダイシングライン幅Ｌdici
ngも考慮する必要があるが、ここでは説明を簡単にする
ために考慮していない。しかし、露光エリア・ピッチＬ
PEPが１５ｍｍの場合、ダイシングライン幅Ｌdicingは
６０μｍであり、ダイシングライン幅Ｌdicingは露光エ
リア・ピッチＬPEPに比べて十分に小さいので、ダイシ
ングライン幅Ｌdicingを考慮しなくても実用上大きな支
障は生じない。
【０２７６】前述したように、パワー半導体素子のチッ
プは同じ耐圧のものでも電流定格が異なると、チップサ
イズは一般には異なる。通常は、電流定格が大きいほ
ど、パワー半導体素子の集積個数が多くなり、チップサ
イズは大きくなる。
【０２７７】このため、図６６のパワーＭＯＳＦＥＴで
は、チップサイズ毎にｐ型ドリフト層１１０の個数が異
なり、チップサイズ毎にｐ型不純物のイオン注入用マス
クは異なることになる。したがって、異なるイオン注入
用マスクに対応して異なる露光用マスクを形成する必要
がある。露光用マスクの作成には時間とコストがかかる
ため、異なるチップサイズ毎に異なる露光用マスクを形
成することは製造コストの上昇に繋がる。
【０２７８】これに対して、本実施形態では、ｎ型およ
びｐ型ドリフト層２，４が基板（ウェハ）の全領域に亙
って等間隔で形成されることから、異なる電流定格（チ
ップサイズ）のパワーＭＯＳＦＥＴを形成する場合で
も、必要な露光用マスクの種類は一つで済む。
【０２７９】言い換えれば、異なる電流定格（チップサ
イズ）のパワーＭＯＳＦＥＴを形成するにあたって、一
つの共通の基板（ウェハ）を使用することが可能とな
る。このような基板を用いれば、異なる電流定格（チッ
プサイズ）毎にｎ型およびｐ型ドリフト層２，４の個数
が異なる基板を作製する必要がなくなり、製造方法が簡
易で製造コストが低いパワーＭＯＳＦＥＴのチップを実
現できる。
【０２８０】特に、ｎ型ドリフト層２の単位幅とｐ型ド
リフト層４の単位幅との和、すなわち、両ドリフト層
２，４の繰り返しピッチ（ピラーピッチ）の整数倍にな
るように、チップサイズを設定することにより、製造コ
ストのさらなる削減が可能となる。以下、この点につい
てさらに説明する。
【０２８１】ドリフト層２，４の繰り返しピッチの整数
倍になるように、チップサイズを設定した場合、全ての
ＭＯＳＦＥＴ構造について、ＭＯＳＦＥＴ構造が形成さ
れるドリフト層２，４の構造は同じになる。すなわち、
全てのＭＯＳＦＥＴ構造について、上から見たＭＯＳＦ
ＥＴ構造とその下地のドリフト層２，４との相対的な位
置関係は同じなる。この場合、全てのＭＯＳＦＥＴ構造
の露光マスクのＣＡＤデータは、ドリフト層２，４のＣ
ＡＤデータから得られる一つの共通のデータとなる。
【０２８２】一方、整数倍でない場合、ＭＯＳＦＥＴ構
造とその下地のドリフト層２，４との相対的な位置関係
は、全てのＭＯＳＦＥＴ構造については同じにならな
い。これでも基本的には問題にはならないが、何か問題
が生じた場合にその原因を究明するためには、全てのＭ
ＯＳＦＥＴ構造についてその下地のドリフト層２，４と
の相対的な位置関係が同じである方が容易である。
【０２８３】整数倍でない場合、全てのＭＯＳＦＥＴ構
造について、上記相対的な位置関係を同じにするには、
異なる相対的な位置関係毎に上記露光マスクのＣＡＤデ
ータに修正を施す必要がある。しかし、このような露光
マスクのＣＡＤデータの修正は、製造コストの上昇に繋
がる。
【０２８４】（第２８の実施形態）図４６は、本発明の
第２８の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０２８５】本実施形態が第２７の実施形態と異なる点
は、フィールドプレート電極４１を備えていることにあ
る。
【０２８６】フィールドプレート電極４１はセル領域と
接合終端領域との境界領域のｎ型ソース層６および第１
のｐ型ベース層５にコンタクトし、接合終端領域のｎ型
およびｐ型ドリフト層２，４上に絶縁膜４２を介して設
けられている。このようなフィールドプレート電極４１
を導入することにより、高い耐圧を安定して得ることが
できる。
【０２８７】（第２９の実施形態）図４７は、本発明の
第２９の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０２８８】本実施形態が第２７の実施形態と異なる点
は、リサーフ層（低不純物濃度のｐ型層）４３を備えて
いることにある。
【０２８９】リサーフ層４３は、セル領域と接合終端領
域との境界領域の第１のｐ型ベース層５に接し、かつ該
第１のｐ型ベース層５よりも浅く、接合終端領域のｎ型
およびｐ型ドリフト層２，４の表面に選択的に形成され
ている。このようなリサーフ層４３を導入することによ
り、高い耐圧を安定して得ることができる。
【０２９０】（第３０の実施形態）図４８は、本発明の
第３０の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０２９１】本実施形態が第２７の実施形態と異なる点
は、ｎ型ドリフト層２およびｐ型ドリフト層４の形状に
あり、ｐ型ドリフト層４は櫛団子状の形状を有してい
る。このような形状を有するｎ型ドリフト層２およびｐ
型ドリフト層４は、以下の製造方法により形成される。
【０２９２】まず、ｎ型ドレイン層１としての高不純物
濃度のｎ型半導体基板を準備し、このｎ型半導体基板上
にｎ型半導体層をエピタキシャル成長させる。その後、
ｐ型ドリフト層４となる領域のｎ型半導体層の表面にボ
ロン等のｐ型不純物を選択的にイオン注入し、続いてｐ
型不純物の活性化アニールを行う。
【０２９３】これらのｎ型半導体層のエピタキシャル成
長工程とｐ型不純物のイオン注入工程とを複数回繰り返
し（図４５の形状とするには５回繰り返す。）、ｐ型不
純物を拡散するための熱処理を行うことにより、図４８
に示すような形状を有するｎ型ドリフト層２およびｐ型
ドリフト層４が得られる。
【０２９４】これにより、簡単なプロセスにより、厚い
ｎ型ドリフト層２とｐ型ドリフト層４を形成できるよう
になる。
【０２９５】（第３１の実施形態）図４９は、本発明の
第３１の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
む半導体装置の断面図である。
【０２９６】本実施形態が第２７の実施形態と異なる点
は、ｐ型ドリフト層４中に、ｎ型ドリフト層２とｐ型ド
リフト層４との境界面に平行な面を有する絶縁膜４４が
形成され、絶縁膜４４により分断された２つのｐ型ドリ
フト層４ａ，４ｂが電極４５によって接続されているこ
とにある。
【０２９７】本実施形態によれば、絶縁膜４４により分
割された２つのｐ型ドリフト層４ａ，４ｂは電極４５に
よって等電位になるため、絶縁膜が存在してもその外側
に空乏層が広がって、高耐圧を確保できるようになる。
このように、ｎ型ドリフト層２とｐ型ドリフト層４とが
繰り返して配列されてなるドリフト層中に絶縁膜４４を
形成する場合においても、高耐圧を確保することはでき
る。
【０２９８】上記の如きの構造を有するｎ型ドリフト層
２およびｐ型ドリフト層４は、例えば以下のような製造
方法により形成される。
【０２９９】まず、ｎ型ドレイン層１としての高不純物
濃度のｎ型半導体基板を準備し、このｎ型半導体基板上
にｎ型半導体層をエピタキシャル成長させる。
【０３００】次いで、上記ｎ型半導体層内に絶縁膜４４
が埋め込まれるトレンチを形成し、上記トレンチの側壁
にボロン等のｐ型不純物をイオン注入し、このイオン注
入したｐ型不純物を活性化するためのアニールを行い、
そして上記ｐ型不純物を拡散するための熱処理を行う。
その結果、ｐ型不純物が拡散した領域のｎ型半導体層は
ｐ型ドリフト層４となり、残りの領域のｎ型半導体層は
ｎ型ドリフト層２となる。
【０３０１】次いで、トレンチの側壁を熱酸化して絶縁
膜４４を形成する。トレンチの外部に形成された絶縁膜
４４は、例えばＣＭＰまたはエッチングにより除去す
る。絶縁膜４４は熱酸化以外の方法、例えばＣＶＤで形
成しても構わない。その後、電極４５を形成して、図４
９に示すような構造を有するｎ型ドリフト層２およびｐ
型ドリフト層４が得られる。
【０３０２】なお、絶縁膜４４は、ｎ型ドリフト層２と
ｐ型ドリフト層４との境界面に平行な面を必ずしも持つ
必要はない。
【０３０３】（第３２の実施形態）本実施形態では、第
２７〜第３１の実施形態で説明したパワーＭＯＳＦＥＴ
の具体的な平面構造について説明する。
【０３０４】図５０は、セル領域、接合終端領域および
ダイシングライン領域を含む全領域に亙って、ストライ
プ状のｐ型ドリフト層４が一方向に沿って配列形成され
ている平面構造を示している。ここで、ストライプ状の
ｐ型ドリフト層４の長手方向に直交する方向（横方向）
のチップサイズは、ｐ型ドリフト層４の繰り返しピッチ
の整数倍に設定されている。
【０３０５】図５１は、図５０の平面構造において、ス
トライプ状のｐ型ドリフト層４の長手方向において、ス
トライプ状のｐ型ドリフト層４が所定の長さをもって分
割形成されている平面構造を示している。
【０３０６】言い換えれば、ストライプ状のｐ型ドリフ
ト層４が互いに直交する二方向に配列形成されている平
面構造を示している。ここで、ストライプ状のｐ型ドリ
フト層４の長手方向に平行な方向（縦方向）のチップサ
イズは、同方向におけるｐ型ドリフト層４の繰り返しピ
ッチの整数倍に設定されている。
【０３０７】図５２は、矩形状のｐ型ドリフト層４がメ
ッシュ状に配列形成されている平面構造を示している。
ここで、縦および横方向のチップサイズは、それぞれ、
ｐ型ドリフト層４の縦および横方向の繰り返しピッチの
整数倍に設定されている。
【０３０８】図５０〜５２において、チップサイズは、
好ましくは、ｎ型およびｐ型ドリフト層２，４の繰り返
しピッチの整数倍に設定する。
【０３０９】（第３３の実施形態）図５３は、本発明の
第３３の実施形態に係る縦型のパワーＭＯＳＦＥＴを含
むチップのプロセスフローを示す図である。上記パワー
ＭＯＳＦＥＴは、ｎ型ドリフト層とｐ型ドリフト層とが
セル領域、接合終端領域およびダイシングライン領域の
全体に形成されたものであり、具体的には図４３、図４
４、図４６〜図４８に示したパワーＭＯＳＦＥＴ等であ
る。以下、これらの図に用いられた共通の参照符号
（１，２，４）を参照しながら説明する。
【０３１０】まず、ｎ型ドレイン層１としての高不純物
濃度のｎ型半導体層からなる基板（ウェハ）を準備し
（ステップＳ１）、次いで、台基板上に、ｎ型およびｐ
型ドリフト層２，４となるｎ型半導体層をエピタキシャ
ル成長させる（ステップＳ２）。
【０３１１】次いで、上記ｎ型半導体層内に複数のｐ型
ドリフト層４を選択的に形成し、ｎ型ドリフト層２とｐ
型ドリフト層４とが交互に繰り返されたドリフト層を形
成する（ステップＳ３）。ｐ型ドリフト層４が形成され
ずに残ったｎ型半導体層がｎ型ドリフト層２となる。こ
のようにしてドリフト層が作り込まれた基板（ウェハ）
が得られる。なお、上記ドリフト層の全てが主電流が流
れるドリフト層として使用されるのではなく、一部は接
合終端およびダイシングラインとして使用される。
【０３１２】ｐ型ドリフト層４の幅およびピッチは耐圧
によって決まる。したがって、同じ耐圧の素子であれ
ば、電流定格（チップサイズ）に関係なく、ステップＳ
３にて得られたドリフト層が作り込まれた基板は、共通
の基板として使用することができる。一つの基板から切
り出されるチップの数は、電流定格が大きいほど少なく
なる。
【０３１３】ステップＳ３において、ｎ型半導体層中に
ｐ型半導体層を形成する方法としては、様々な方法を用
いることが可能である。以下に代表的な二つの方法を示
す。
【０３１４】第１の方法はｐ型不純物のイオン注入を用
いた方法である。まず、露光・イオン注入・活性化アニ
ール等の工程を通して、ｐ型ドリフト層４となる領域の
ｎ型半導体層の表面に、活性化されたｐ型不純物を選択
的に導入する。
【０３１５】続いて、このｐ型不純物が導入されたｎ型
半導体層上に、ｎ型半導体層を再びエピタキシャル成長
させ、再度、同様に、ｐ型不純物を導入する。この一連
の工程を繰り返し、ｎ型およびｐ型ドリフト層２，４と
して必要な厚さを有する、ｐ型不純物が導入されたｎ型
半導体層を形成する。
【０３１６】上記露光・イオン注入・活性化アニール等
の工程は繰り返されるが、耐圧が同じであれば電流定格
に関係なく、必要となる露光用マスクは一枚である。
【０３１７】その後、ｎ型半導体層中に導入されたｐ型
不純物を熱処理により拡散させ、ｎ型およびｐ型ドリフ
ト層２，４が得られる。
【０３１８】第２の方法はｐ型半導体層のエピタキシャ
ル成長を用いた方法である。まず、ｐ型ドリフト層とな
る領域のｎ型半導体層内に基板に達するトレンチを選択
的に形成する。
【０３１９】上記トレンチを形成する工程において、露
光用マスクが必要となるが、耐圧が同じであれば電流定
格に関係なく、トレンチを形成する工程は１回なので、
必要となる露光用マスクは一枚である。
【０３２０】その後、トレンチの内部にｐ型ドリフト層
４としてのｐ型半導体層をエピタキシャル成長させ、ｎ
型およびｐ型ドリフト層２，４が得られる。
【０３２１】ステップＳ３後には、セル領域のｎ型およ
びｐ型ドリフト層２，４の表面にＭＯＳＦＥＴ構造を形
成し、セル領域の素子構造を完成させる工程、接合終端
領域の接合終端構造を完成させる工程等の周知の工程が
続き、所定電流定格のパワーＭＯＳＦＥＴが作り込まれ
る基板が得られる（ステップＳ４）。
【０３２２】最後に、ダイシングラインに沿って基板を
切り、パワーＭＯＳＦＥＴのチップを得る（ステップＳ
５）。
【０３２３】以上述べたように本実施形態によれば、異
なる電流定格（チップサイズ）のパワーＭＯＳＦＥＴの
チップを製造するにあたって、電流定格毎の異なる基板
を形成する必要が無くなるので、プロセスの簡略化、製
造コストの削減化を図られるようになる。
【０３２４】（第３４の実施形態）図５４は、本発明の
第３４の実施形態に係る縦型のパワー半導体素子を含む
半導体装置の断面図である。
【０３２５】本実施形態が第２７の実施形態と異なる点
は、セル領域に静電誘導型トランジスタ（ＳＩＴ）が形
成されていることにある。このＳＩＴは、ｎ型ソース層
６、ｎ型ドリフト層２、ｎ型ドレイン層１を電流通路と
し、この電流通路はｐ型ドリフト層４とｎ型ドリフト層
２とによって構成されるｐｎ接合の界面から生じる空乏
層によって制御される。
【０３２６】本実施形態でも、第２７の実施形態と同様
に、同じ耐圧であれば、電流定格（素子サイズ）が異な
っても、作成に使用する基板は同じなので、製造コスト
の削減化等の効果が得られる。
【０３２７】次に、ＳＩＴの動作を図５５のタイムチャ
ートを用いて説明する。図５５中の各線は、上から順
に、ゲート端子Ｇのゲート電圧Ｖｇ、ドレイン端子Ｄを
流れるドレイン電流Ｉｄ、ドレイン端子Ｄの電圧Ｖｄを
示している。
【０３２８】オフ状態（時刻ｔ＜ｔ1）では、ゲート端
子Ｇにソース端子Ｓに対して負の電圧が印加される。こ
れにより、ｐ型ドリフト層４とｎ型ドリフト層２とによ
って構成されるｐｎ接合の空乏領域によって電流通路が
遮断され、図５６に示すように等電位線が分布して、素
子は高電圧を阻止する。図５６において等電位線は点線
で示してある。
【０３２９】次いで、ターンオン時（時刻ｔ1）には、
ゲート端子Ｇにソース端子Ｓに対して零電圧または上記
ｐｎ接合のビルトイン電圧以下の正の電圧が印加され
る。これにより、オフ状態で広がっていた、上記ｐｎ接
合の空乏領域は消失し、図５７に示すように、ｎ型ソー
ス層６からｎ型ドリフト層２を通ってｎ型ドレイン層１
に電子ｅ- が流れて、素子がオン状態になる。
【０３３０】図５８は、本実施形態（第３４の実施形
態）のパワー半導体素子および図６５の従来のＭＯＳＦ
ＥＴ（ｐ／ｎ型ドリフト層）の耐圧−オン抵抗特性を示
す特性図である。なお、図中には、図６３の従来のＭＯ
ＳＦＥＴ（単一ドリフト層）の耐圧−オン抵抗特性も併
記してある。
【０３３１】図５８から、図６５の従来のＭＯＳＦＥＴ
は、ドリフト層をｎ型ドリフト層１０９とｐ型ドリフト
層１１０とが交互に形成された短冊構造を用いて構成す
ることにより、単一のｎ型ベース層１０２のみをドリフ
ト層として持つ図６３の従来のＭＯＳＦＥＴよりオン抵
抗が低減される。
【０３３２】しかしながら、図６５の従来のＭＯＳＦＥ
Ｔは、素子の耐圧が低くなるほど、素子のオン抵抗に占
めるＭＯＳＦＥＴ構造のチャネル抵抗の成分が増加する
ために、オン抵抗の十分な低減が困難である。
【０３３３】このような問題は、材料がＳｉ系のＭＯＳ
ＦＥＴの場合であれば、２５０Ｖ以下の耐圧において顕
著になる。特に、破壊電界強度が大きくドリフト層厚を
薄くできるＳｉＣ系のＭＯＳＦＥＴの場合により顕著に
なる。上記問題は、チャネル抵抗を有する他の素子にも
いえる。
【０３３４】これに対して、本実施形態のパワー半導体
素子では、素子のオン・オフ制御がｐｎ接合の空乏領域
によってなされることから、電流通路にＭＯＳチャネル
が介在せず、低耐圧領域まで十分な低オン抵抗特性が実
現される。
【０３３５】ここでは、材料としてＳｉを用いたパワー
半導体素子を例に説明したが、最大破壊電界強度がＳｉ
より大きいＳｉＣを材料に用いた場合には、Ｓｉを用い
た場合よりもドリフト層の厚さを薄くできることから、
図５８に示した効果はいっそう顕著となる。
【０３３６】（第３５の実施形態）図５９は、本発明の
第３５の実施形態に係る縦型のパワー半導体素子を含む
半導体装置の断面図である。
【０３３７】本実施形態が第３４の実施形態と異なる点
は、第１のｐ型ベース層５を備えていることにある。
【０３３８】第１のｐ型ベース層５は、ｎ型ドリフト層
２、ｐ型ドリフト層４およびｎ型ソース層６に接すると
ともに、ｎ型ソース層６より深く形成され、かつｎ型ソ
ース層６を側面から挟み込むように形成されている。
【０３３９】このような構成であれば、ターンオフ時
に、第１のｐ型ベース層５とｎ型ドリフト層２とのｐｎ
接合から生じる空乏層によって、ｎ型ドリフト層２を介
して隣り合う第１のｐ型ベース層５同士がピンチオフす
ることによる電流通路の遮断の方が、ｎ型ドリフト層２
とｐ型ドリフト層４とのｐｎ接合から生じる空乏層によ
って、ｎ型ドリフト層２を介して隣り合う第１のｐ型ベ
ース層５同士がピンチオフすることによる電流通路の遮
断よりも速く起こる。これにより、ｎ型ソース層６直下
に空乏領域を素早く確実に形成できることから、ターン
オフ速度を速くでき、かつ安定して高耐圧が得られる。
【０３４０】（第３６の実施形態）図６０は、本発明の
第３６の実施形態に係る縦型のパワー半導体素子を含む
半導体装置の断面斜視図である。
【０３４１】本実施形態が第３５の実施形態（図５９）
と異なる点は、ｎ型ドリフト層２、ｐ型ドリフト層４の
配列方向に対して垂直方向に、ゲート電極８、ソース電
極１１が配列されていることにある。図６０において、
４６は絶縁膜を示している。
【０３４２】その結果、ｎ型ドリフト層２、ｐ型ドリフ
ト層４の繰り返しピッチと、ゲート電極８の繰り返しピ
ッチとを独立に設定することができる。これにより、上
記配列方向と平行な断面Ｓ４において、ｎ型ドリフト層
２、ｐ型ドリフト層４を微細化でき、ｎ型ドリフト層２
のｎ型不純物濃度を高くできることから、オン抵抗のさ
らなる低減化を図れる。
【０３４３】（第３７の実施形態）図６１は、本発明の
第３７の実施形態に係る縦型のパワー半導体素子を含む
半導体装置の断面斜視図である。
【０３４４】本実施形態が第３５の実施形態と異なる点
は、ｎ型ドリフト層２、ｐ型ドリフト層４の配列方向に
対して垂直な断面Ｓ５において、ｎ型ソース層６と第１
のｐ型ベース層５とが選択的に形成されていることにあ
る。
【０３４５】その結果、ｎ型ソース層６および第１のｐ
型ベース層５の繰り返しピッチと、ｎ型ドリフト層２お
よびｐ型ドリフト層４の繰り返しピッチとを独立に設定
することができる。
【０３４６】すなわち、ｎ型ソース層６および第１のｐ
型ベース層５の繰り返しピッチに対して、ｎ型ドリフト
層２およびｐ型ドリフト層４の繰り返しピッチを独立に
設定できるようになる。
【０３４７】これにより、上記配列方向に対して垂直な
断面Ｓ５において、ｎ型ドリフト層２およびｐ型ドリフ
ト層４の繰り返しピッチを、ｎ型ソース層６および第１
のｐ型ベース層５の繰り返しピッチよりも小さくでき、
ｎ型ドリフト層２の幅をより狭くできる。
【０３４８】その結果、ｎ型ドリフト層２をより微細化
でき、ｎ型ドリフト層２のｎ型不純物濃度をより高くで
きることから、オン抵抗のさらなる低減化を図れるよう
になる。
【０３４９】（第３８の実施形態）図６２は、本発明の
第３８の実施形態に係る縦型のパワー半導体素子を含む
半導体装置の断面斜視図である。
【０３５０】本実施形態が第３７の実施形態と異なる点
は、ｎ型ドリフト層２、ｐ型ドリフト層４との配列方向
に対して垂直な方向に、ゲート電極８、ソース電極１１
が配列されていることにある。言い換えれば、第３７の
実施形態と第３６の実施形態とを組み合わせたのが本実
施形態である。
【０３５１】本実施形態によれば、第３６の実施形態と
同様に、ｎ型ドリフト層２、ｐ型ドリフト層４の繰り返
しピッチと、ゲート電極８の繰り返しピッチとを独立に
設定することができる。これにより、ｎ型ドリフト層
２、ｐ型ドリフト層４をより微細化できることから、オ
ン抵抗のさらなる低減化を図れるようになる。
【０３５２】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では第１導電型と
してｎ型、第２導電型としてｐ型を用いているが、その
反対に第１導電型としてｐ型、第２導電型としてｎ型を
用いても良い。
【０３５３】また、上記実施形態では、パワー半導体素
子として、パワーＭＯＳＦＥＴやＳＩＴを例にあげた
が、ｎ型ドリフト層、ｐ型ドリフト層を用いたものであ
れば、特に限定されるものではない。
【０３５４】また、上記実施形態では、半導体装置につ
いて具体的な例示はしなかったが、パワー半導体素子を
含むものであれば、特に限定されるものではない。その
範囲は、例えば家庭用の電気機器（例えばテレビ）か
ら、輸送関係の機器（例えば自動車）、工場内の機器
（例えばコンピュータ制御の工作機械（ＣＮＣ））と幅
広いものである。
【０３５５】さらに、本発明は、上記実施形態を適宜組
み合わせて実施することも可能である。
【０３５６】さらにまた、上記実施形態には種々の段階
の発明が含まれており、開示される複数の構成要件にお
ける適宜な組み合わせにより種々の発明が抽出され得
る。例えば、実施形態に示される全構成要件から幾つか
の構成要件が削除されても、発明が解決しようとする課
題の欄で述べた課題を解決できる場合には、この構成要
件が削除された構成が発明として抽出され得る。
【０３５７】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【０３５８】
【発明の効果】以上詳説したように本発明によれば、オ
ン抵抗の低減化、あるいは製造コストの削減化を図れ
る、第１導電型ドリフト層と第２導電型ドリフト層を用
いたパワー半導体素子を含む半導体装置およびその製造
方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る縦型のパワーＭ
ＯＳＦＥＴを含む半導体装置の断面図
【図２】実施形態のパワーＭＯＳＦＥＴにおいて高耐圧
が得られる理由を説明するための断面図
【図３】実施形態のパワーＭＯＳＦＥＴに静耐圧相当の
電圧が印加されたときの電位分布（等電位線）を示す図
【図４】図３の矢視Ｂ−Ｂ’断面におけるオフ状態での
電界強度分布を示す図
【図５】図３の矢視Ｃ−Ｃ’断面におけるオフ状態での
電界強度分布を示す図
【図６】実施形態のパワーＭＯＳＦＥＴのオン状態（導
通状態）でのキャリア（電子）の流れを示す図
【図７】実施形態および従来のＭＯＳＦＥＴの耐圧−オ
ン抵抗特性を示す特性図
【図８】本発明の第２の実施形態に係る縦型のパワーＭ
ＯＳＦＥＴを含む半導体装置の断面図
【図９】本発明の第３の実施形態に係る縦型のパワーＭ
ＯＳＦＥＴのｎ型およびｐ型の不純物濃度分布を示す図
【図１０】本発明の第４の実施形態に係る縦型のパワー
ＭＯＳＦＥＴのｎ型およびｐ型の不純物濃度分布を示す
図
【図１１】図１０の不純物濃度分布を有するパワーＭＯ
ＳＦＥＴの製造工程を示す断面図
【図１２】図１０の不純物濃度分布を有するパワーＭＯ
ＳＦＥＴの製造工程の変形例を示す断面図
【図１３】本発明の第５の実施形態に係る縦型のパワー
ＭＯＳＦＥＴのｎ型およびｐ型の不純物濃度分布を示す
図
【図１４】本発明の第６の実施形態に係る縦型のパワー
ＭＯＳＦＥＴのｎ型およびｐ型の不純物濃度分布を示す
図
【図１５】図１４の不純物濃度分布を有するパワーＭＯ
ＳＦＥＴの製造工程を示す断面図
【図１６】本発明の第７の実施形態に係る縦型のパワー
ＭＯＳＦＥＴを含む半導体装置の断面図
【図１７】本発明の第８の実施形態に係る縦型のパワー
ＭＯＳＦＥＴを含む半導体装置の断面図
【図１８】本発明の第９の実施形態に係る縦型のパワー
ＭＯＳＦＥＴを含む半導体装置の断面斜視図
【図１９】本発明の第１０の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図２０】本発明の第１１の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図２１】本発明の第１２の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図２２】本発明の第１３の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図２３】本発明の第１４の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図２４】本発明の第１５の実施形態に係る横型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図２５】本発明の第１６の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図２６】本発明の第１７の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図２７】本発明の第１８の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図２８】本発明の第１９の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図２９】本発明の第２０の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図３０】本発明の第２１の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図３１】実施形態のパワーＭＯＳＦＥＴにおいて高耐
圧が得られる理由を説明するための断面図
【図３２】実施形態のパワーＭＯＳＦＥＴのオフ状態
（阻止状態）での電位分布（等電位線）を示す図
【図３３】実施形態のパワーＭＯＳＦＥＴのオン状態
（導通状態）でのキャリア（電子、正孔）の流れを示す
図
【図３４】実施形態および従来のＭＯＳＦＥＴの耐圧−
オン抵抗特性を示す特性図
【図３５】実施形態のパワーＭＯＳＦＥＴの製造工程を
示す断面図
【図３６】図３５に続く同実施形態のパワーＭＯＳＦＥ
Ｔの製造工程を示す断面図
【図３７】本発明の第２２の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面斜視図
【図３８】本発明の第２３の実施形態に係る横型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面斜視図
【図３９】本発明の第２４の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面斜視図
【図４０】実施形態および比較例の逆回復電流と時間と
の関係を示す図
【図４１】本発明の第２５の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図４２】本発明の第２６の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図４３】本発明の第２７の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図４４】実施形態のパワーＭＯＳＦＥＴのオフ状態に
おける電位分布（等電位線）を示す図
【図４５】露光用マスクに対応した１回の単位露光によ
り基板（ウェハ）上に転写される平面構造を模式的に示
す図
【図４６】本発明の第２８の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図４７】本発明の第２９の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図４８】本発明の第３０の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図４９】本発明の第３１の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置の断面図
【図５０】実施形態のパワーＭＯＳＦＥＴの具体的な平
面構造を示す平面図
【図５１】実施形態のパワーＭＯＳＦＥＴの他の具体的
な平面構造を示す平面図
【図５２】実施形態のパワーＭＯＳＦＥＴのさらに別の
具体的な平面構造を示す平面図
【図５３】本発明の第３３の実施形態に係る縦型のパワ
ーＭＯＳＦＥＴを含む半導体装置を含むチップのプロセ
スフローを示す図
【図５４】本発明の第３４の実施形態に係る縦型のパワ
ー半導体素子を含む半導体装置の断面図
【図５５】ＳＩＴの動作を説明するためのタイムチャー
ト
【図５６】実施形態の縦型のパワー半導体素子のオフ状
態における電位分布（等電位線）を示す図
【図５７】実施形態の縦型のパワー半導体素子のオン状
態（導通状態）でのキャリア（電子）の流れを示す図
【図５８】実施形態のパワー半導体素子および従来のＭ
ＯＳＦＥＴの耐圧−オン抵抗特性を示す特性図
【図５９】本発明の第３５の実施形態に係る縦型のパワ
ー半導体素子を含む半導体装置の断面図
【図６０】本発明の第３６の実施形態に係る縦型のパワ
ー半導体素子を含む半導体装置の断面斜視図
【図６１】本発明の第３７の実施形態に係る縦型のパワ
ー半導体素子を含む半導体装置の断面斜視図
【図６２】本発明の第３８の実施形態に係る縦型のパワ
ー半導体素子を含む半導体装置の断面斜視図
【図６３】従来のパワーＭＯＳＦＥＴの断面図
【図６４】図６３の矢視Ａ−Ａ’断面における電界強度
分布を示す図
【図６５】従来のパワーＭＯＳＦＥＴの断面図
【図６６】図６５のパワーＭＯＳＦＥＴの接合終端領域
を示す断面図
【図６７】図６５のパワーＭＯＳＦＥＴの製造工程の流
れを示す図
【符号の説明】
１…ｎ型ドレイン層 ２，２ａ…ｎ型ドリフト層（第１導電型ドリフト層） ３，３ａ，３ｂ…バリア絶縁膜 ４，４ａ，４ｂ…ｐ型ドリフト層（第２導電型ドリフト
層） ５…第１のｐ型ベース層（第１の第２導電型ベース層） ６…ｎ型ソース層（第１導電型ソース層）ｗ ７…ゲート絶縁膜（第１のゲート絶縁膜） ８…ゲート電極（第１のゲート電極） ９…第２のｐ型ベース層（第２の第２導電型ベース層） １０…ドレイン電極（第１の主電極） １１，１１Ｌ…ソース電極（第２の主電極） １２…再結合中心 １３…ｎ型ベース層 １４…トレンチ １５…ｎ型不純物 １６…ｐ型不純物 １７，１８…ｎ型ベース層 １９…ｐ型ベース層 ２０…絶縁膜 ２１…基板 ２２…基板電極 ２３…トレンチ ２４…ｎ型半導体層層 ２５…ｐ型ガードリング層（接合終端構造） ２６…ｎチャネルストッパ層（接合終端構造） ２７…電極 ２８…ｐ型ドレイン層 ２９…ｎ型ベース層 ３０…ｐ型ソース層 ３１…第２のゲート絶縁膜 ３２…第２のゲート電極 ３３…第２のドレイン電極 ３４…第２のソース電極 ３５…第１の端子 ３６…第２の端子 ３７…基板 ３８…ｎ型バッファ層 ３９…ｎチャネルストッパ層 ４０…電極 ４１…フィールドプレート電極（接合終端構造） ４２…絶縁膜 ４３…リサーフ層（接合終端構造） ４４…絶縁膜 ４５…電極 ４６…絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５３ Ｈ０１Ｌ 29/78 ６５３Ａ ６５６ ６５６Ａ ６５６Ｃ ６５７ ６５７Ｄ ６５７Ｚ 21/336 ６５８Ｇ 21/8234 ６５８Ｆ 27/088 ６５８Ａ 29/786 ６５８Ｅ 29/80 ６１６Ｓ ６２２ 29/80 Ｖ 27/08 １０２Ａ (72)発明者 大村 一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 齋藤 渉 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 四戸 孝 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 大橋 弘通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F048 AA05 AC06 BC02 BC03 BC07 BC12 BD07 5F102 FB01 GA01 GA13 GB01 GC08 GD04 GJ03 GL03 GR11 5F110 AA07 AA13 BB12 CC02 DD13 GG02 HM12

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】パワー半導体素子を含む半導体装置であっ
    て、前記パワー半導体素子は、 第１導電型ドレイン層と、 前記第１導電型ドレイン層に設けられた第１導電型ドリ
    フト層および第２導電型ドリフト層と、 第１導電型ドリフト層と第２導電型ドリフト層との間に
    これらに接して設けられた絶縁膜と、 前記第１導電型ドリフト層の表面に設けられた第１の第
    ２導電型ベース層と、 前記第１の第２導電型ベース層の表面に選択的に設けら
    れた第１導電型ソース層と、 前記第１導電型ソース層と前記第１導電型ドリフト層と
    の間の前記第１の第２導電型ベース層上にゲート絶縁膜
    を介して設けられたゲート電極と、 前記第２導電型ドリフト層の表面に設けられた第２の第
    ２導電型ベース層と、 前記第１導電型ドレイン層に設けられた第１の主電極
    と、 前記第１導電型ソース層、前記第１の第２導電型ベース
    層および前記第２の第２導電型ベース層に設けられた第
    ２の主電極とを具備してなることを特徴とする半導体装
    置。
  2. 【請求項２】Ｎdrift＞２×ε×（Ｅmax×Ｌdrift−Ｖ
    ｂ）／（ｑ×Ｌdrift2 ） Ｎdrift：前記第１導電型ドリフト層の第１導電型不純
    物の濃度［ｃｍ-3］ ε ：前記パワー半導体素子の半導体材料の誘電率
    ［Ｆ／ｃｍ］ Ｅmax ：前記半導体材料の絶縁破壊電界［Ｖ／ｃｍ］ Ｌdrift：前記第１導電型ドリフト層の厚さ［ｃｍ］ Ｖｂ ：前記パワー半導体素子の耐圧［Ｖ］ ｑ ：素電荷量（１．６０２１９×１０-19［Ｃ］） を満たすことを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】前記絶縁膜は前記第１導電型ドレイン層に
    接し、かつ前記絶縁膜はその両側の前記第１導電型ドリ
    フト層および第２導電型ドリフト層の側面全体に接して
    いることを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】前記絶縁膜はその両側の前記第１導電型ド
    リフト層および第２導電型ドリフト層の側面の一部に接
    していることを特徴とする請求項１に記載の半導体装
    置。
  5. 【請求項５】前記第２導電型ドリフト層の幅は、前記第
    １導電型ドリフト層の幅よりも狭いことを特徴とする請
    求項１に記載の半導体装置。
  6. 【請求項６】前記第１導電型ドリフト層と前記絶縁膜と
    の界面準位密度、および前記第２導電型ドリフト層と前
    記絶縁膜との界面準位密度は、それぞれ１×１０11ｃｍ
    -2以上であることを特徴とする請求項１に記載の半導体
    装置。
  7. 【請求項７】前記第１導電型ドリフト層の前記絶縁膜と
    接した面における表面再結合速度、および前記第２導電
    型ドリフト層の前記絶縁膜と接した面における表面再結
    合速度は、それぞれ１×１０3 ｃｍ・ｓ-1以上であるこ
    とを特徴とする請求項１に記載の半導体装置。
  8. 【請求項８】前記第１導電型ドリフト層、前記第１の第
    ２導電型ベース層、前記第２導電型ソース層、前記ゲー
    ト絶縁膜および前記ゲート電極により規定されるＭＯＳ
    ＦＥＴ構造は、そのチャネル領域には、前記パワー半導
    体素子のオン状態において、前記絶縁膜と前記第１導電
    型ドリフト層との界面から生じる空乏層がかからないよ
    うに形成されていることを特徴とする請求項１に記載の
    半導体装置。
  9. 【請求項９】前記第１導電型ドリフト層内の不純物濃度
    分布は、前記第１導電型ドリフト層と前記第１導電型ド
    レイン層との境界から、前記第１導電型ドリフト層の内
    部に向かって、第１導電型不純物の濃度が減少する分布
    を含むことを特徴とする請求項１に記載の半導体装置。
  10. 【請求項１０】前記第１導電型ドリフト層、前記第１の
    第２導電型ベース層、前記第２導電型ソース層、前記ゲ
    ート絶縁膜および前記ゲート電極により規定されるＭＯ
    ＳＦＥＴ構造は、そのチャネル長方向が、前記第１導電
    型ドリフト層、前記絶縁膜および前記第２導電型ドリフ
    ト層の配列方向とは別の方向に設定されていることを特
    徴とする請求項１に記載の半導体装置。
  11. 【請求項１１】前記絶縁膜は前記第１導電型ドレイン層
    に接しておらず、かつ前記第１導電型ドレイン層側にお
    いて、前記第１導電型ドリフト層と前記第２導電型ドリ
    フト層とは前記絶縁膜を介さずに接していることを特徴
    とする請求項１に記載の半導体装置。
  12. 【請求項１２】前記第２の主電極は、前記第１導電型ソ
    ース層の上面および側面に接していることを特徴とする
    請求項１に記載の半導体装置。
  13. 【請求項１３】内部に絶縁膜を含まない接合終端領域を
    さらに備えていることを特徴とする請求項１に記載の半
    導体装置。
  14. 【請求項１４】前記接合終端領域は、前記第１導電型ド
    リフト層よりも低不純物濃度の第１導電型半導体層を含
    むことを特徴とする請求項１３に記載の半導体装置。
  15. 【請求項１５】前記第２導電型ドリフト層には、半導体
    素子が内蔵されていることを特徴とする請求項１に記載
    の半導体装置
  16. 【請求項１６】前記半導体素子は、前記パワー半導体素
    子と逆導電チャネルタイプのＭＯＳＦＥＴ構造を有する
    もの、または逆導通ダイオードであることを特徴とする
    請求項１５に記載の半導体装置。
  17. 【請求項１７】第１導電型ドレイン層と、 前記第１導電型ドレイン層に接して設けられた第１導電
    型ドリフト層と、前記第１導電型ドレイン層および前記
    第１導電型ドリフト層に接して設けられた第２導電型ド
    リフト層とが交互に繰り返して配列されてなるドリフト
    層と、 前記ドリフト層内に設けられ、パワー半導体素子を含む
    セル領域と、 前記ドリフト層内に前記セル領域を囲むように設けら
    れ、接合終端構造を含む接合終端領域とを具備してなる
    ことを特徴とする半導体装置。
  18. 【請求項１８】第１導電型ドレイン層と、該第１導電型
    ドレイン層上に設けられたベース層とを含む基板を準備
    する工程と、 前記ベース層中に複数の溝を形成し、該複数の溝を介し
    て互いに隔たれた、前記ベース層からなる複数の半導体
    層を形成する工程と、 前記複数の溝の内部に絶縁膜を形成する工程と、 前記複数の半導体層について、一つおきにその表面に第
    １導電型不純物をイオン注入し、残りの前記複数の半導
    体層の表面に第２導電型不純物をイオン注入する工程
    と、 前記第１導電型不純物および第２導電型不純物を熱処理
    により前記半導体層内に拡散させ、前記第１導電型不純
    物が拡散された前記半導体層からなる第１導電型ドリフ
    ト層、および前記第２導電型不純物が拡散された前記半
    導体層からなる第２導電型ドリフト層を形成する工程
    と、 前記第１導電型ドリフト層の表面に第１の第２導電型ベ
    ース層、前記第１の第１導電型ベース層の表面に第１導
    電型ソース層、前記第１導電型ソース層と前記第１導電
    型ドリフト層との間の前記第１の第２導電型ベース層上
    にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前
    記第２導電型ドリフト層の表面に第２の第２導電型ベー
    ス層、前記ドレイン層に第１の主電極、前記第１導電型
    ソース層と前記第１および第２の第２導電型ベース層に
    第２の主電極をそれぞれ形成する工程とを有することを
    特徴とする半導体装置の製造方法。
  19. 【請求項１９】第１導電型ドレイン層と、該第１導電型
    ドレイン層上に設けられたベース層とを含む基板を準備
    する工程と、 前記ベース層の表面の互いに隔てられた複数の第１の領
    域内に第１導電型不純物をイオン注入し、前記ベース層
    の表面の前記複数の第１の領域で挟まれた複数の第２の
    領域内に第２導電型不純物をイオン注入する工程と、 前記複数の第１の領域と前記複数の第２の領域との間の
    領域を含む複数の第３の領域に複数の溝を形成し、該複
    数の溝を介して互いに隔たれた、前記第１導電型不純物
    および前記第２導電型不純物がイオン注入された前記ベ
    ース層からなる複数の半導体層を形成する工程と、 前記複数の溝の内部に絶縁膜を形成する工程と、 前記第１導電型不純物および第２導電型不純物を熱処理
    により前記半導体層内に拡散させ、前記第１導電型不純
    物が拡散された前記半導体層からなる第１導電型ドリフ
    ト層、および前記第２導電型不純物が拡散された前記半
    導体層からなる第２導電型ドリフト層を形成する工程
    と、 前記第１導電型ドリフト層の表面に第１の第２導電型ベ
    ース層、前記第１の第１導電型ベース層の表面に第１導
    電型ソース層、前記第１導電型ソース層と前記第１導電
    型ドリフト層との間の前記第１の第２導電型ベース層上
    にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前
    記第２導電型ドリフト層の表面に第２の第２導電型ベー
    ス層、前記ドレイン層に第１の主電極、前記第１導電型
    ソース層と前記第１および第２の第２導電型ベース層に
    第２の主電極をそれぞれ形成する工程とを有することを
    特徴とする半導体装置の製造方法。
  20. 【請求項２０】第１導電型ドレイン層と、該第１導電型
    ドレイン層上に設けられた第１のベース層とを含む基板
    を準備する工程と、 前記第１のベース層の表面の互いに隔てられた複数の第
    １の領域に第１導電型不純物をイオン注入し、前記第１
    のベース層の表面の前記複数の第１の領域で挟まれた複
    数の第２の領域に第２導電型不純物をイオン注入する工
    程と、 前記第１のベース層上に第２のベース層を形成する工程
    と、 前記複数の第１の領域上の前記第２のベース層の表面の
    第１の領域に第１導電型不純物をイオン注入し、前記複
    数の第２の領域上の前記第２のベース層の表面の第２の
    領域に第２導電型不純物をイオン注入する工程と、 前記第１のベース層の前記複数の第１の領域と前記複数
    の第２の領域との間、および前記第２のベース層の前記
    複数の第１の領域と前記複数の第２の領域との間の領域
    を含む複数の領域に複数の溝を形成し、前記複数の溝を
    介して互いに隔たれた、前記第１導電型不純物および前
    記第２導電型不純物がイオン注入された前記第１および
    第２のベース層からなる複数の半導体層を形成する工程
    と、 前記複数の溝の内部に絶縁膜を形成する工程と、 前記第１導電型不純物および第２導電型不純物を熱処理
    により前記半導体層内に拡散させ、前記第１導電型不純
    物が拡散された前記半導体層からなる第１導電型ドリフ
    ト層、および前記第２導電型不純物が拡散された前記半
    導体層からなる第２導電型ドリフト層を形成する工程
    と、 前記第１導電型ドリフト層の表面に第１の第２導電型ベ
    ース層、前記第１の第１導電型ベース層の表面に第１導
    電型ソース層、前記第１導電型ソース層と前記第１導電
    型ドリフト層との間の前記第１の第２導電型ベース層上
    にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前
    記第２導電型ドリフト層の表面に第２の第２導電型ベー
    ス層、前記ドレイン層に第１の主電極、前記第１導電型
    ソース層と前記第１および第２の第２導電型ベース層に
    第２の主電極をそれぞれ形成する工程とを有することを
    特徴とする半導体装置の製造方法。
  21. 【請求項２１】第１導電型ドレイン層上に、第１導電型
    ドリフト層と第２導電型ドリフト層とが交互に繰り返し
    て配列してなるドリフト層を形成する工程と、 前記ドリフト層内に、互いに隔てられた、パワー半導体
    素子を含むセル領域を複数形成するとともに、前記セル
    領域を囲み、かつ接合終端構造を含む接合終端領域を複
    数形成することにより、前記ドリフト層内に前記セル領
    域とそれを囲む前記接合終端領域との対からなる、セル
    ・接合終端領域を複数形成する工程と、複数の前記セル
    ・接合終端領域を互いに分離する工程とを有することを
    特徴とする半導体装置。
JP2002099217A 2002-04-01 2002-04-01 半導体装置およびその製造方法 Expired - Fee Related JP4212288B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002099217A JP4212288B2 (ja) 2002-04-01 2002-04-01 半導体装置およびその製造方法
US10/403,122 US7238576B2 (en) 2002-04-01 2003-04-01 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002099217A JP4212288B2 (ja) 2002-04-01 2002-04-01 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2003298053A true JP2003298053A (ja) 2003-10-17
JP4212288B2 JP4212288B2 (ja) 2009-01-21

Family

ID=29388109

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002099217A Expired - Fee Related JP4212288B2 (ja) 2002-04-01 2002-04-01 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7238576B2 (ja)
JP (1) JP4212288B2 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093374A (ja) * 2004-09-24 2006-04-06 Toyota Central Res & Dev Lab Inc 半導体装置
JP2006210869A (ja) * 2005-01-25 2006-08-10 Power Integrations Inc 多勾配ドレインドーピング特性を持つ高電圧縦型トランジスタ
JP2008034467A (ja) * 2006-07-26 2008-02-14 Fuji Electric Device Technology Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2008078560A (ja) * 2006-09-25 2008-04-03 Toyota Motor Corp 半導体装置およびその製造方法
JP2008078375A (ja) * 2006-09-21 2008-04-03 Denso Corp Ｍｏｓ型パワー素子を有する半導体装置およびそれを備えた点火装置
JP2008244359A (ja) * 2007-03-28 2008-10-09 Furukawa Electric Co Ltd:The 電界効果トランジスタ
JP2009503830A (ja) * 2005-07-27 2009-01-29 インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト ドリフト領域とドリフト制御領域とを有する半導体素子
JP2010123789A (ja) * 2008-11-20 2010-06-03 Toshiba Corp 電力用半導体装置
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
CN102347364A (zh) * 2010-07-23 2012-02-08 英飞凌科技奥地利有限公司 具有漂移区域和补偿区域的半导体器件
KR101127501B1 (ko) * 2010-05-24 2012-03-26 (주) 트리노테크놀로지 트렌치 게이트 구조를 가지는 전력 반도체 소자
JP2012182463A (ja) * 2005-07-27 2012-09-20 Infineon Technologies Austria Ag ドリフト領域とドリフト制御領域とを有する半導体素子
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
JP2013175655A (ja) * 2012-02-27 2013-09-05 Toshiba Corp 電力用半導体装置及びその製造方法
JP2014154596A (ja) * 2013-02-05 2014-08-25 Renesas Electronics Corp 半導体装置およびその製造方法

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6995426B2 (en) * 2001-12-27 2006-02-07 Kabushiki Kaisha Toshiba Semiconductor device having vertical metal insulator semiconductor transistors having plural spatially overlapping regions of different conductivity type
JP3908572B2 (ja) 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP4212288B2 (ja) 2002-04-01 2009-01-21 株式会社東芝 半導体装置およびその製造方法
US20050121691A1 (en) * 2003-12-05 2005-06-09 Jean-Luc Morand Active semiconductor component with a reduced surface area
US7683454B2 (en) * 2003-12-05 2010-03-23 Stmicroelectronics S.A. MOS power component with a reduced surface area
GB0419558D0 (en) * 2004-09-03 2004-10-06 Koninkl Philips Electronics Nv Vertical semiconductor devices and methods of manufacturing such devices
US20060194400A1 (en) * 2005-01-21 2006-08-31 Cooper James A Method for fabricating a semiconductor device
JP2006210731A (ja) * 2005-01-28 2006-08-10 Denso Corp ホール素子およびその製造方法
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
DE102005014725B3 (de) * 2005-03-31 2006-08-17 Infineon Technologies Ag Schutzanordnung für Leistungshalbleiterbauelement gegen Überstrom und Übertemperatur
US7462909B2 (en) * 2005-06-20 2008-12-09 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US7569875B2 (en) * 2006-03-14 2009-08-04 Kabushiki Kaisha Toyota Chuo Kenkyusho Semiconductor device and a method for producing the same
JP5052025B2 (ja) * 2006-03-29 2012-10-17 株式会社東芝 電力用半導体素子
JP4182986B2 (ja) * 2006-04-19 2008-11-19 トヨタ自動車株式会社 半導体装置とその製造方法
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
US8026572B2 (en) * 2006-12-06 2011-09-27 Denso Corporation Semiconductor device and method for manufacturing same
DE102007004091B4 (de) * 2007-01-26 2014-08-14 Infineon Technologies Austria Ag Bauelementanordnung mit einem eine Driftsteuerzone aufweisenden Leistungshalbleiterbauelement
DE102007004320A1 (de) * 2007-01-29 2008-07-31 Infineon Technologies Ag Halbleiterbauelement mit vertikalen Strukturen von hohem Aspektverhältnis und Verfahren zur Herstellung einer kapazitiven Struktur in einem Halbleiterkörper
US7541260B2 (en) 2007-02-21 2009-06-02 Infineon Technologies Austria Ag Trench diffusion isolation in semiconductor devices
JP4748149B2 (ja) * 2007-12-24 2011-08-17 株式会社デンソー 半導体装置
US7880224B2 (en) * 2008-01-25 2011-02-01 Infineon Technologies Austria Ag Semiconductor component having discontinuous drift zone control dielectric arranged between drift zone and drift control zone and a method of making the same
JP2010056510A (ja) * 2008-07-31 2010-03-11 Nec Electronics Corp 半導体装置
US8022474B2 (en) 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
US8203181B2 (en) 2008-09-30 2012-06-19 Infineon Technologies Austria Ag Trench MOSFET semiconductor device and manufacturing method therefor
JP5002628B2 (ja) * 2009-08-25 2012-08-15 株式会社東芝 電力用半導体素子
US8247874B2 (en) * 2010-08-26 2012-08-21 Infineon Technologies Austria Ag Depletion MOS transistor and charging arrangement
TWI500155B (zh) * 2010-12-08 2015-09-11 Xintec Inc 晶片封裝體及其形成方法
CN103367434B (zh) * 2012-04-02 2017-09-12 朱江 一种超级结沟槽mos半导体装置
CN103489895B (zh) * 2012-06-10 2018-03-27 朱江 一种沟槽超结半导体装置
US9214521B2 (en) * 2012-06-21 2015-12-15 Infineon Technologies Ag Reverse conducting IGBT
US9362349B2 (en) * 2012-06-21 2016-06-07 Infineon Technologies Ag Semiconductor device with charge carrier lifetime reduction means
US20130341673A1 (en) * 2012-06-21 2013-12-26 Infineon Technologies Ag Reverse Conducting IGBT
US8829562B2 (en) * 2012-07-24 2014-09-09 Infineon Technologies Ag Semiconductor device including a dielectric structure in a trench
US9627517B2 (en) * 2013-02-07 2017-04-18 Infineon Technologies Ag Bipolar semiconductor switch and a manufacturing method therefor
US9349725B2 (en) * 2013-03-13 2016-05-24 Michael W. Shore Stripe orientation for trenches and contact windows
US9318554B2 (en) * 2013-03-13 2016-04-19 Michael Wayne Shore Gate pad and gate feed breakdown voltage enhancement
US9064953B2 (en) * 2013-06-12 2015-06-23 Infineon Technologies Austria Ag Semiconductor device including a drift zone and a drift control zone
US9318483B2 (en) 2013-12-23 2016-04-19 Infineon Technologies Austria Ag Reverse blocking transistor device
KR20160005928A (ko) * 2014-07-08 2016-01-18 삼성전기주식회사 전력 반도체 소자
JP6375743B2 (ja) * 2014-07-15 2018-08-22 富士電機株式会社 半導体装置の製造方法
US12021118B2 (en) * 2015-08-26 2024-06-25 Mitsubishi Electric Corporation Semiconductor device
JP6448513B2 (ja) 2015-11-16 2019-01-09 株式会社東芝 半導体装置
EP3279935B1 (en) * 2016-08-02 2019-01-02 ABB Schweiz AG Power semiconductor module
US20210013793A1 (en) * 2016-08-26 2021-01-14 Delta Electronics (Shanghai) Co., Ltd Power chip and bridge circuit
JP6677615B2 (ja) * 2016-09-20 2020-04-08 株式会社東芝 半導体装置
US20200098857A1 (en) * 2018-09-25 2020-03-26 Semiconductor Components Industries, Llc Narrow-mesa super-junction mosfet
CN109378343A (zh) * 2018-11-12 2019-02-22 深圳市富裕泰贸易有限公司 超结金属氧化物场效应晶体管及其制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
DE19848828C2 (de) 1998-10-22 2001-09-13 Infineon Technologies Ag Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
JP4774580B2 (ja) 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP4764974B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置
GB0005650D0 (en) * 2000-03-10 2000-05-03 Koninkl Philips Electronics Nv Field-effect semiconductor devices
JP4843843B2 (ja) 2000-10-20 2011-12-21 富士電機株式会社 超接合半導体素子
DE10205345B9 (de) * 2001-02-09 2007-12-20 Fuji Electric Co., Ltd., Kawasaki Halbleiterbauelement
US6853033B2 (en) * 2001-06-05 2005-02-08 National University Of Singapore Power MOSFET having enhanced breakdown voltage
JP4212288B2 (ja) 2002-04-01 2009-01-21 株式会社東芝 半導体装置およびその製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093374A (ja) * 2004-09-24 2006-04-06 Toyota Central Res & Dev Lab Inc 半導体装置
JP2006210869A (ja) * 2005-01-25 2006-08-10 Power Integrations Inc 多勾配ドレインドーピング特性を持つ高電圧縦型トランジスタ
JP2010034602A (ja) * 2005-01-25 2010-02-12 Power Integrations Inc 多勾配ドレインドーピング特性を持つ高電圧縦型トランジスタ
US9190511B2 (en) 2005-07-27 2015-11-17 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
JP2012182463A (ja) * 2005-07-27 2012-09-20 Infineon Technologies Austria Ag ドリフト領域とドリフト制御領域とを有する半導体素子
JP2009503830A (ja) * 2005-07-27 2009-01-29 インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト ドリフト領域とドリフト制御領域とを有する半導体素子
US8643086B2 (en) 2005-07-27 2014-02-04 Infineon Technologies Austria Ag Semiconductor component with high breakthrough tension and low forward resistance
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
JP2008034467A (ja) * 2006-07-26 2008-02-14 Fuji Electric Device Technology Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2008078375A (ja) * 2006-09-21 2008-04-03 Denso Corp Ｍｏｓ型パワー素子を有する半導体装置およびそれを備えた点火装置
JP2008078560A (ja) * 2006-09-25 2008-04-03 Toyota Motor Corp 半導体装置およびその製造方法
JP4692455B2 (ja) * 2006-09-25 2011-06-01 トヨタ自動車株式会社 半導体装置およびその製造方法
JP2008244359A (ja) * 2007-03-28 2008-10-09 Furukawa Electric Co Ltd:The 電界効果トランジスタ
JP2010123789A (ja) * 2008-11-20 2010-06-03 Toshiba Corp 電力用半導体装置
KR101127501B1 (ko) * 2010-05-24 2012-03-26 (주) 트리노테크놀로지 트렌치 게이트 구조를 가지는 전력 반도체 소자
CN102347364A (zh) * 2010-07-23 2012-02-08 英飞凌科技奥地利有限公司 具有漂移区域和补偿区域的半导体器件
JP2013175655A (ja) * 2012-02-27 2013-09-05 Toshiba Corp 電力用半導体装置及びその製造方法
JP2014154596A (ja) * 2013-02-05 2014-08-25 Renesas Electronics Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP4212288B2 (ja) 2009-01-21
US7238576B2 (en) 2007-07-03
US20040043565A1 (en) 2004-03-04

Similar Documents

Publication Publication Date Title
JP4212288B2 (ja) 半導体装置およびその製造方法
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
US10269946B2 (en) Semiconductor device and method of manufacturing the same
EP2497116B1 (en) Power semiconductor devices having selectively doped jfet regions and related methods of forming such devices
US7476942B2 (en) SOI lateral semiconductor device and method of manufacturing the same
US8350322B2 (en) Semiconductor device and method for manufacturing the same
US7838926B2 (en) Semiconductor device
US9941395B2 (en) Insulated gate semiconductor device and method for manufacturing the same
JP2004006598A (ja) 絶縁ゲート型半導体装置
JP2006049582A (ja) 半導体装置およびその製造方法
KR102473625B1 (ko) 래치-업 저항 트랜지스터
JP2003303965A (ja) 半導体素子及びその製造方法
TW201944494A (zh) 金屬氧化物半導體閘極式裝置之單元佈線及製造技術之強化
JP4746169B2 (ja) 電力用半導体装置及びその駆動方法
JP2008153620A (ja) 半導体装置
JP2003338624A (ja) 半導体装置
JP2005354008A (ja) 絶縁ゲート型半導体素子、及びその製造方法
KR20070084612A (ko) 전계 효과 트랜지스터 및 그 제조 방법
KR100910798B1 (ko) 불순물 주입층이 형성된 트랜치를 가지는 고전압용 트랜치절연 게이트 양극성 트랜지스터 및 그 제조방법
US8304316B2 (en) Semiconductor device and method of forming a semiconductor device
CN116670814A (zh) 半导体装置
WO2023112547A1 (ja) 半導体装置
KR101870824B1 (ko) 전력 반도체 소자 및 그 제조방법
JP2007305608A (ja) トランジスタ
JP2004193630A (ja) 高耐圧半導体素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050104

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080408

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080609

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080715

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080814

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080930

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081021

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081028

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111107

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111107

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees