JP2003298053A - 半導体装置およびその製造方法 - Google Patents
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Abstract
p型ドリフト層を用いたパワーMOSFETを実現する
こと。 【解決手段】n型ドリフト層2、バリア絶縁膜3、p型
ドリフト層4が交互に繰り返して配列された領域内に、
MOSFET構造を構成するp型ベース層5、n型ソー
ス層6、ゲート絶縁膜7およびゲート電極8を設ける。
Description
その製造方法に係わり、特に電力用スイッチング素子と
してのパワー半導体素子を含む半導体装置およびその製
造方法に関する。
ける電源機器の小型化・高性能化の要求を受けて、パワ
ー半導体素子は高耐圧・大電流化とともに、低損失化・
高速化・高破壊耐量化に対する性能改善が求められてい
る。パワー半導体素子のなかでも、パワーMOSFET
はその高速スイッチング性能のため、スイッチング電源
分野などでキーデバイスとして定着している。
面図を示す。図中、101は低抵抗のn型ドレイン層1
01を示しており、n型ドレイン層101上に高抵抗の
n型ベース層102が設けられている。n型ベース層1
02の表面にはp型ベース層103が選択的に形成さ
れ、p型ベース層103の表面にはn型ソース層104
が選択的に形成されている。n型ソース層104とn型
ベース層102との間のp型ベース層103上には、ゲ
ート絶縁膜105を介してゲート電極106が設けられ
ている。
イン電極107が設けられ、n型ソース層104および
p型ベース層103上にはソース電極108が設けられ
ている。
において、ゲート電極106直下のp型ベース層103
の表面にnチャネルが形成され、ソース・ドレイン間に
電子電流が流れるようになる。このように従来のパワー
MOSFETは、多数キャリアデバイスであるため、少
数キャリアの蓄積時間が無く、スイッチングが速いとい
う利点がある。
導度変調を起こさないために、絶縁ゲート型バイポーラ
トランジスタ(IGBT)などのパワー半導体素子と比
べると、オン抵抗の点で不利であり、オン抵抗が大きく
なり易い。以下、この点についてさらに説明する。
けるオフ状態における電界強度分布を示す。図63の従
来のパワーMOSFETの場合、n型ベース層102の
電界強度E、距離(幅)yおよび不純物濃度Nの間に
は、dE/dy=N/ε(εはパワーMOSFETの半
導体材料の誘電率)の関係が成り立ち、素子の耐圧(V
b)はVb=∫E・dyとして求められる。すなわち、
n型ベース層102の電界強度分布の面積が大きいほ
ど、素子の耐圧は高くなる。
イン層101およびp型ベース層103の電界強度分布
の面積の影響も受けるが、これらの電界強度分布の面積
は、n型ベース層102の電界強度分布の面積に比べて
十分に小さいので、無視している。
は、n型ベース層102を厚くするか、もしくはn型ベ
ース層102の不純物濃度を下げるという手法を取るこ
とになる。しかし、これらの手法は、いずれも、n型ベ
ース層102の抵抗を増加させ、オン抵抗を上昇させ
る。したがって、高耐圧化を進めるほど、オン抵抗は高
くなる。
ETとして、図65に示す構造のパワーMOSFETが
知られている。このパワーMOSFETは、高抵抗のn
型ベース層103の代わりに、ピラー状のn型ドリフト
層109とp型ドリフト層110とが交互に繰り返して
配列してなるドリフト層を用いたものである。
抵抗を下げるためにn型ドリフト層109の不純物濃度
を高くしても、オフ時にn型ドリフト層109/p型ド
リフト層110の接合から横方向に広がる空乏層によ
り、ブレークダウンが起こる前に、n型ドリフト層10
9およびp型ドリフト層110が完全空乏化するように
設計することで、図63のパワーMOSFETと同等の
耐圧が得られる。
ドリフト層109のn型不純物総量が同じであれば、n
型ドリフト層109のn型不純物濃度によらず耐圧は一
定である。したがって、n型ドリフト層109のn型不
純物総量を変えずにn型不純物濃度を高くすれば、オン
抵抗は下がる。
高くするためには、n型ドリフト層109の幅を狭くす
る必要がある。n型ドリフト層109は、n型不純物の
イオン注入と熱処理を用いて形成されている。そのた
め、n型ドリフト層109の幅が狭くなるほど、熱処理
時のn型不純物のp型ドリフト層110への外方拡散の
影響が大きくなり、所望通りの高いn型不純物濃度を得
ることが困難となる。
物のイオン注入と熱処理を用いて形成される。そのた
め、n型ドリフト層109の幅が狭くなるほど、熱処理
時のp型不純物のn型ドリフト層109内への外方拡散
の影響が大きくなり、所望通りの高いn型不純物濃度を
得ることが困難になる。
低減化に有効なものではあるが、n型ドリフト層109
内の正味のn型不純物濃度を高くすることが困難である
ために、オン抵抗を十分に低減することは困難であると
いうのが現状である。
接合終端領域の構造を示す。図にはダイシングライン領
域も示してある。接合終端領域においても、n型ドリフ
ト層109とp型ドリフト層110とが交互に繰り返し
形成されているが、セル領域端より所定距離離れた位置
からチップ端に至るまでの領域にはp型ドリフト層11
0は形成されておらず、n型ドリフト層109(n型ベ
ース層)のみが形成されている。
は、高濃度のnチャネルストッパ層111が形成され、
nチャネルストッパ層111上には電極112が設けら
れている。
OSFETの製造方法について、図67を参照しながら
説明する。
準備され(ステップS11)、この基板上にはn型ドリ
フト層109およびp型ドリフト層110が、n型シリ
コン層のエピタキシャル成長(ステップS12)とp型
不純物のイオン注入等(ステップS13)との繰り返し
によって形成される。
109の一部を構成するn型シリコン層が所定の厚さだ
けエピタキシャル成長される(ステップS12)。
上に開口部を有するレジストが周知のフォトリソグラフ
ィプロセスを用いて上記n型シリコン層上に形成され、
その後上記レジストをマスクにしてp型不純物(例えば
ボロン)が上記n型シリコン層中にイオン注入され、続
いて上記p型不純物を活性化するためアニール(活性化
アニール)が行われる。その結果、p型ドリフト層11
0の一部を構成するp型シリコン層が所定の厚さだけ形
成される(ステップS13)。
シリコン層およびp型シリコン層が所定の厚さになるま
で、すなわち所定の厚さのn型ドリフト層109および
p型ドリフト層110が得られるまで繰り返される。こ
のようにして、n型ドレイン層101上にn型ドリフト
層109およびp型ドリフト層110が形成されたウェ
ハが得られる(ステップS14)。
周知のプロセスにより形成され(ステップS15)、最
後に、パワーMOSFETを含むチップがウェハから切
り出される。
電流定格が異なると、必要なn型ドリフト層109およ
びp型ドリフト層110の個数は一般には異なる。した
がって、ウェハに作り込まれるパワー半導体素子の耐圧
が同じでも電流定格が異なると、チップサイズは一般に
は異なる。
述したように、p型不純物のイオン注入が用いられるの
で、電流定格(チップサイズ)毎に異なるイオン注入用
のマスクが必要となる。
定格毎に異なるイオン注入用のマスクを形成する必要が
あり、そして異なるイオン注入用のマスク毎に異なる露
光用のマスクを形成する必要がある。このように同じ耐
圧でも電流定格毎に異なるマスクを形成することは、製
造コストの上昇の原因となっている。
型ドリフト層およびp型ドリフト層を用いたパワーMO
SFETは、n型ドリフト層の高濃度化が困難であるた
めに、オン抵抗が十分に下げられていない。
プ化に際しては、同じ耐圧のものでも電流定格毎に異な
るイオン注入用のマスク、露光用のマスクを形成する必
要があり、これが製造コスト上昇の原因となっている。
ので、その目的とするところは、オン抵抗の低減化、あ
るいは製造コストの削減化を図れる、第1導電型ドリフ
ト層と第2導電型ドリフト層を用いたパワー半導体素子
を含む半導体装置およびその製造方法を提供することに
ある。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明に係る半導体装置は、パワー半導体素子を含む半導
体装置であって、前記パワー半導体素子は、第1導電型
ドレイン層と、前記第1導電型ドレイン層に設けられた
第1導電型ドリフト層および第2導電型ドリフト層と、
第1導電型ドリフト層と第2導電型ドリフト層との間に
これらに接して設けられた絶縁膜と、前記第1導電型ド
リフト層の表面に設けられた第1の第2導電型ベース層
と、前記第1の第2導電型ベース層の表面に選択的に設
けられた第1導電型ソース層と、前記第1導電型ソース
層と前記第1導電型ドリフト層との間の前記第1の第2
導電型ベース層上にゲート絶縁膜を介して設けられたゲ
ート電極と、前記第2導電型ドリフト層の表面に設けら
れた第2の第2導電型ベース層と、前記第1導電型ドレ
イン層に設けられた第1の主電極と、前記第1導電型ソ
ース層、前記第1の第2導電型ベース層および前記第2
の第2導電型ベース層に設けられた第2の主電極とを備
えていることを特徴とする。
半導体装置とは、複数のパワー半導体素子が集まって一
つのパワー半導体素子として機能するものや、複数のパ
ワー半導体素子とその駆動回路や保護回路等が一つのチ
ップ上に集積化されたもの(IC)も含む。
は以下のように構成することができる。
縁膜との界面準位密度、前記第2導電型ドリフト層と前
記絶縁膜との界面準位密度は、それぞれ1×1012cm
-2以上である。
縁膜と接した面における表面再結合速度、および前記第
2導電型ドリフト層の前記絶縁膜と接した面における表
面再結合速度は、それぞれ5×103 cm・s-1以上で
ある。
でドリフト電流を流すと共に、オフ状態で空乏化し、第
2導電型ドリフト層は、オフ状態で空乏化する。
2導電型ドリフト層、またはこれら両層の不純物濃度分
布は、前記第1の主電極と前記第2の主電極との間を結
ぶ素子の厚さ(深さ)方向において不均一である。
2導電型ドリフト層、またはこれら両層の不純物濃度分
布は、前記第1導電型ドリフト層と前記第2導電型ドリ
フト層の表面、あるいは両ドリフト層の所定の深さにお
ける前記表面と平行な面に導入された不純物の熱拡散に
よって形成される分布を有する。
フト層の側面の全領域、前記第2導電型ドリフト層の側
面の全領域、および前記第1導電型ドリフト層に接して
いる。
フト層の側面の一部、および前記第2導電型ドリフト層
の側面の一部に接している。
層が形成されていない方の主表面に達している。
ート電極は、前記第1導電型ドレイン層が形成されてい
ない方の主表面上に形成されたプレーナ型MOSFET
を構成する。
ゲート電極は、前記第1導電型ドリフト層の表面におい
て、前記第2導電型ベース層の深さより深い位置まで達
するように形成されたトレンチの内部に形成され、トレ
ンチ型MOSFETを構成する。
ゲート電極は、前記絶縁膜の表面において、前記第2導
電型ベース層の深さより深い位置まで達するように形成
されたトレンチの内部に形成され、トレンチ型MOSF
ETを構成する。
型ドリフト層の幅より小さい。
が、前記第1導電型ドリフト層の幅より小さいことを特
徴とする請求項1記載の半導体素子。
1の主電極および記第2の主電極が同一主面上に形成さ
れてなる横パワー半導体素子である。
蔵された前記半導体素子(以下、内蔵素子という。)
は、逆導通ダイオードである。
ドリフト層に形成されたパワーMOSFET(例えばパ
ワーMOSFET)の駆動回路を構成する素子である。
ドリフト層に形成されたパワーMOSFET(例えばパ
ワーMOSFET)の保護回路を構成する素子である。
電型ドリフト層と第2導電型ドリフト層との間にこれら
に接して設けられた絶縁膜によって、第1導電型ドリフ
ト層と第2導電型ドリフト層との間における不純物の拡
散を抑制できるようになる。これにより、第1導電型ド
リフト層の幅を狭くしても、第1導電型ドリフト層の不
純物濃度を高くできるようになり、オン抵抗の低減化を
図れるようになる。
1導電型ドレイン層と、前記第1導電型ドレイン層に接
して設けられた第1導電型ドリフト層と、前記第1導電
型ドレイン層および前記第1導電型ドリフト層に接して
設けられた第2導電型ドリフト層とが交互に繰り返して
配列されてなるドリフト層と、前記ドリフト層内に設け
られ、パワー半導体素子を含むセル領域と、前記ドリフ
ト層内に前記セル領域を囲むように設けられ、接合終端
構造を含む接合終端領域とを備えていることを特徴とす
る。
は以下のように構成することができる。
2導電型ドリフト層、またはこれら両方のドリフト層に
接して、第1導電型チャネルストッパ層が設けられてい
る。
体素子が複数設けられ、前記セル領域と前記接合終端領
域との合計幅(好ましくはこれらの領域にダイシングラ
イン領域の幅を加えた合計幅)は、前記第1導電型ドリ
フト層の単位幅と前記第2導電型ドリフト層の単位幅と
を合せた繰り返し幅(ピッチ)の整数倍に設定されてい
る。
半導体素子の耐圧が同じであれば、異なる電流定格のも
のであっても、電流定格毎にイオン注入用のマスク、露
光用のマスクを形成する必要が無くなるので、製造コス
トの削減化を図れるようになる。
は、第1導電型ドレイン層と、該第1導電型ドレイン層
上に設けられたベース層とを含む基板を準備する工程
と、前記ベース層中に複数の溝を形成し、該複数の溝を
介して互いに隔たれた、前記ベース層からなる複数の半
導体層を形成する工程と、前記複数の溝の内部に絶縁膜
を形成する工程と、前記複数の半導体層について、一つ
おきにその表面に第1導電型不純物をイオン注入し、残
りの前記複数の半導体層の表面に第2導電型不純物をイ
オン注入する工程と、前記第1導電型不純物および第2
導電型不純物を熱処理により前記半導体層内に拡散さ
せ、前記第1導電型不純物が拡散された前記半導体層か
らなる第1導電型ドリフト層、および前記第2導電型不
純物が拡散された前記半導体層からなる第2導電型ドリ
フト層を形成する工程と、前記第1導電型ドリフト層の
表面に第1の第2導電型ベース層、前記第1の第1導電
型ベース層の表面に第1導電型ソース層、前記第1導電
型ソース層と前記第1導電型ドリフト層との間の前記第
1の第2導電型ベース層上にゲート絶縁膜、前記ゲート
絶縁膜上にゲート電極、前記第2導電型ドリフト層の表
面に第2の第2導電型ベース層、前記ドレイン層に第1
の主電極、前記第1導電型ソース層と前記第1および第
2の第2導電型ベース層に第2の主電極をそれぞれ形成
する工程とを有することを特徴とする。
方法は、第1導電型ドレイン層と、該第1導電型ドレイ
ン層上に設けられたベース層とを含む基板を準備する工
程と、前記ベース層の表面の互いに隔てられた複数の第
1の領域内に第1導電型不純物をイオン注入し、前記ベ
ース層の表面の前記複数の第1の領域で挟まれた複数の
第2の領域内に第2導電型不純物をイオン注入する工程
と、前記複数の第1の領域と前記複数の第2の領域との
間の領域を含む複数の第3の領域に複数の溝を形成し、
該複数の溝を介して互いに隔たれた、前記第1導電型不
純物および前記第2導電型不純物がイオン注入された前
記ベース層からなる複数の半導体層を形成する工程と、
前記複数の溝の内部に絶縁膜を形成する工程と、前記第
1導電型不純物および第2導電型不純物を熱処理により
前記半導体層内に拡散させ、前記第1導電型不純物が拡
散された前記半導体層からなる第1導電型ドリフト層、
および前記第2導電型不純物が拡散された前記半導体層
からなる第2導電型ドリフト層を形成する工程と、前記
第1導電型ドリフト層の表面に第1の第2導電型ベース
層、前記第1の第1導電型ベース層の表面に第1導電型
ソース層、前記第1導電型ソース層と前記第1導電型ド
リフト層との間の前記第1の第2導電型ベース層上にゲ
ート絶縁膜、前記ゲート絶縁膜上にゲート電極、前記第
2導電型ドリフト層の表面に第2の第2導電型ベース
層、前記ドレイン層に第1の主電極、前記第1導電型ソ
ース層と前記第1および第2の第2導電型ベース層に第
2の主電極をそれぞれ形成する工程とを有することを特
徴とする。
法によれば、熱処理により不純物を半導体層内に拡散さ
せ、第1導電型ドリフト層と第2導電型ドリフト層を形
成する際に、隣り合う半導体層間における不純物の拡散
を溝内に形成した絶縁膜によって抑制でき、第1導電型
ドリフト層と第2導電型ドリフト層との間における不純
物の拡散を抑制できるようになる。これにより、第1導
電型ドリフト層の幅を狭くしても、第1導電型ドリフト
層の不純物濃度を高くできるようになり、オン抵抗の低
減化を図れるようになる。
方法は、第1導電型ドレイン層と、該第1導電型ドレイ
ン層上に設けられた第1のベース層とを含む基板を準備
する工程と、前記第1のベース層の表面の互いに隔てら
れた複数の第1の領域に第1導電型不純物をイオン注入
し、前記第1のベース層の表面の前記複数の第1の領域
で挟まれた複数の第2の領域に第2導電型不純物をイオ
ン注入する工程と、前記第1のベース層上に第2のベー
ス層を形成する工程と、前記複数の第1の領域上の前記
第2のベース層の表面の第1の領域に第1導電型不純物
をイオン注入し、前記複数の第2の領域上の前記第2の
ベース層の表面の第2の領域に第2導電型不純物をイオ
ン注入する工程と、前記第1のベース層の前記複数の第
1の領域と前記複数の第2の領域との間、および前記第
2のベース層の前記複数の第1の領域と前記複数の第2
の領域との間の領域を含む複数の領域に複数の溝を形成
し、前記複数の溝を介して互いに隔たれた、前記第1導
電型不純物および前記第2導電型不純物がイオン注入さ
れた前記第1および第2のベース層からなる複数の半導
体層を形成する工程と、前記複数の溝の内部に絶縁膜を
形成する工程と、前記第1導電型不純物および第2導電
型不純物を熱処理により前記半導体層内に拡散させ、前
記第1導電型不純物が拡散された前記半導体層からなる
第1導電型ドリフト層、および前記第2導電型不純物が
拡散された前記半導体層からなる第2導電型ドリフト層
を形成する工程と、前記第1導電型ドリフト層の表面に
第1の第2導電型ベース層、前記第1の第1導電型ベー
ス層の表面に第1導電型ソース層、前記第1導電型ソー
ス層と前記第1導電型ドリフト層との間の前記第1の第
2導電型ベース層上にゲート絶縁膜、前記ゲート絶縁膜
上にゲート電極、前記第2導電型ドリフト層の表面に第
2の第2導電型ベース層、前記ドレイン層に第1の主電
極、前記第1導電型ソース層と前記第1および第2の第
2導電型ベース層に第2の主電極をそれぞれ形成する工
程とを有することを特徴とする。
よれば、上記本発明に係る半導体装置の製造方法と同様
の作用効果が得られる他に、厚い第1導電型ドリフト層
および第2導電型ドリフト層を容易に形成できるように
なる。
方法は、第1導電型ドレイン層上に、第1導電型ドリフ
ト層と第2導電型ドリフト層とが交互に繰り返して配列
してなるドリフト層を形成する工程と、前記ドリフト層
内に、互いに隔てられた、パワー半導体素子を含むセル
領域を複数形成するとともに、前記セル領域を囲み、か
つ接合終端構造を含む接合終端領域を複数形成すること
により、前記ドリフト層内に前記セル領域とそれを囲む
前記接合終端領域との対からなる、セル・接合終端領域
を複数形成する工程と、複数の前記セル・接合終端領域
を互いに分離する工程とを有することを特徴とする。
は以下のように構成することができる。
前記第1導電型ドリフト層上に形成された第1導電型半
導体層の全領域に亙って、複数の第2導電型ドリフト層
を選択的に形成する工程を含む。複数の第2導電型ドリ
フト層が形成されずに残った第1導電型半導体層が複数
の第1導電型ドリフト層となる。
第1導電型不純物を含む第1導電型半導体層をエピタキ
シャル成長させる工程と、この第1導電型半導体層の表
面の複数の領域に第2導電型不純物を選択的にイオン注
入する工程とからなる一連の工程を複数回繰り返す工程
と、前記第1導電型不純物および第2導電型不純物を第
1導電型半導体層中に拡散するための熱処理工程とを含
む。
よれば、パワー半導体素子の耐圧が同じであれば、異な
る電流定格のものであっても、電流定格毎にイオン注入
用のマスク、露光用のマスクを形成する必要が無くなる
ので、製造コストの削減化を図れるようになる。
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。
の実施形態を説明する。なお、以下の全ての実施形態で
は第1導電型としてn型、第2導電型としてp型を用い
ている。
の実施形態に係る縦型のパワーMOSFETを含む半導
体装置の断面図である。
ドレイン層を示しており、n型ドレイン層1上には、ピ
ラー状のn型ドリフト層2とバリア絶縁膜3とp型ドリ
フト層4とが交互に繰り返して配列されている。n型ド
リフト層2、バリア絶縁膜3およびp型ドリフト層4
は、n型ドレイン層1に接している。
代表的な値は、例えば、幅が5μmの場合で不純物濃度
が4×1015cm-3、幅が1μmの場合で不純物濃度が
2×1016cm-3である。p型ドリフト層4の幅および
不純物濃度の代表的な値は、n型ドリフト層2のそれら
と同じである。
ース層5が選択的に設けられ、第1のp型ベース層5の
表面には高不純物濃度のn型ソース層6が選択的に設け
られている。第1のp型ベース層5はバリア絶縁膜3に
接している。
の第1のp型ベース層5上には、ゲート絶縁膜(第1の
ゲート絶縁膜)7を介してゲート電極8が設けられてい
る。これらのn型ソース層6、第1のp型ベース層5、
n型ドリフト層2、ゲート絶縁膜7およびゲート電極8
により、ゲート電極8直下の第1のp型ベース層5の表
面をチャネル領域とする電子注入用のnチャネルMOS
FETが構成されている。
型ドリフト層4よりも高不純物濃度の第2のp型ベース
層9が設けられている。第2のp型ベース層9はその両
側のバリア絶縁膜3と接している。そして、n型ドレイ
ン層1上にはドレイン電極10(第1の主電極)が設け
られ、第1のp型ベース層5、n型ソース層6および第
2のp型ベース層9上にはソース電極11(第2の主電
極)が設けられている。
型ソース層6に設けられたソース電極11と、第2のp
型ベース層9上に設けられたソース電極11とはそれぞ
れ別の電極として形成されているが、配線Wを介して電
気的には接続されている。
は、以下の通りである。図2に、オフ状態初期の素子内
の空乏層の広がりを示す。より詳細には以下の通りであ
る。本実施形態のパワーMOSFETは300Vの電源
が用いられた装置のスイッチング素子として使用され、
ドレイン電極10およびソース電極11はそれぞれ上記
電源のプラス端子およびマイナス端子側に接続されてい
る。
8にしきい値電圧Vth以上の電圧が印加されたオン状態
(ソース・ドレイン間の電圧Vdsは1〜5V程度)か
ら、上記電源がオンのままでゲート電極8にしきい値電
圧Vthよりも低い電圧を印加してオフ状態に切り替え
る。このオフ状態の初期(電圧Vdsの上昇値が50V程
度以下の期間)の素子内の空乏層の広がりが図2に示さ
れている。図中、空乏層は点線で示されている。
の寄生インダクタの影響によって電圧Vdsは一時的に6
00V程度まで上昇することがある。よって、電源が3
00Vの場合、オフ状態で通常600V程度の耐圧が求
められる。
状態初期においては、n型ドリフト層2と第1のp型ベ
ース層5との境界、n型ドリフト層2とp型ドリフト層
4との間に介在するバリア絶縁膜3、およびp型ドリフ
ト層4とn型ドレイン層1との境界を接合面として、空
乏層は広がり始める。すなわち、n型ドリフト層2とp
型ドリフト層4との間にバリア絶縁膜3が介在しても、
オフ状態初期の空乏層の広がり方はバリア絶縁膜3がな
い場合のそれと同様である。
れたときの電位分布(等電位線)、図4に図3の矢視B
−B’断面における阻止状態での電界強度分布、図5に
図3の矢視C−C’断面における阻止状態での電界強度
分布をそれぞれ示す。図3において等電位線は点線で示
してある。
ト層2、バリア絶縁膜3およびp型ドリフト層4の三つ
に電圧が分担される。
の場合、n型ドリフト層109およびp型ドリフト層1
10の二つにしか電圧は分担されない。
従来のパワーMOSFETには無いバリア絶縁膜3に電
圧の一部を分担させることができ、これにより耐圧の向
上を図れるようになる。
いは静耐圧相当の電圧が印加された状態において、n型
ドリフト層2とバリア絶縁膜3との境界、およびp型ド
リフト層4とバリア絶縁膜3の境界から横方向に広がる
空乏層が、素子がブレークダウンする前に、n型ドリフ
ト層2とp型ドリフト層4とが完全空乏化するように、
n型ドリフト層2およびp型ドリフト層4のパラメータ
(例えば、不純物濃度、幅)が選ばれている。
リフト層4の縦方向に関しては、図5に示すようにn型
ドリフト層2内にはあたかもn不純物濃度が低いかのよ
うな一定の電界が形成される。これにより、図64の従
来の電界強度分布に比べて、n型ドリフト層2(図64
のn型ベース層102に相当)の電界強度分布の面積を
大きくでき、耐圧の向上を図れるようになる。
縁膜3で電圧の一部を分担できること、n型ドリフト層
2の電界強度分布をフラットにでき、その面積を大きく
できることの相乗効果により、耐圧を十分に改善でき、
高耐圧が得られるようになる。
理由について説明する。図6に、オン状態(導通状態)
のキャリア(電子e-)の流れを模式的に示す。
前に、n型ドリフト層2とp型ドリフト層4とが横方向
から広がる空乏層によって完全空乏化するように、n型
ドリフト層2およびp型ドリフト層4のパラメータが選
ばれている。
ト層2のn型不純物濃度は例えば4×1015cm-3ある
いは2×1016という高い値に設定される。すなわち、
n型ドリフト層2のn型不純物濃度は、上記完全空乏化
が実現される範囲内においていくらでも高くでき、そし
て、その値は上記数値のように従来のパワーMOSFE
T(図65)では耐圧の関係からは取り得ない大きな値
に設定できる。この点について以下さらに説明する。
リフト層の不純物濃度Nn-と耐圧Vbとの関係は次式で
表される。
t2 )/(2×ε) Emax:MOSFETの半導体材料の絶縁破壊電界(Siでは約2
×105[V/cm]) Ldrift:n型ドリフト層の厚さ q:素電荷量(1.60219×10-19[C]) Nn-:n型ドリフト層のn型不純物濃度[cm-3] ε:MOSFETの半導体材料の誘電率(Siでは1.04×10
-12[F/cm]) 本実施形態では、n型ドリフト層2のn型不純物濃度
(Ndrift)は、従来のMOSFETのNn-よりも高くできる
ことから、Ndrift>2×ε×(Emax×Ldrift−V
b)/(q×Ldrift2 )の不等式が得られる。
×Ldrift2 )の値は、絶縁破壊が起こらない範囲で実
現可能な、従来のMOSFETのn型ドリフト層の最大
不純物濃度(臨界値)である。本実施形態によれば、従
来のパワーMOSFETの臨界値を越える高不純物濃度
のn型ドリフト層2を有するパワーMOSFETを実現
できる。
物濃度を高くできることにより、オン抵抗の低減化を図
れる。したがって、本実施形態によれば、高耐圧化と低
オン抵抗化の両立が実現される。
2及びp型ドリフト層3内の不純物総量と両ドリフト層
の厚さ(ドリフト長)とによって決まるので、高耐圧化
を進める場合、単にドリフト長を耐圧に比例させて長く
すれば良く、オン抵抗は耐圧の1乗に比例する(図
7)。これに対して、従来のMOSFETで高耐圧化を
進める場合は、不純物濃度を下げ且つドリフト長も長く
しなければならないので、オン抵抗は耐圧の約2.5乗
に比例する(図7)。よって、耐圧が高くなればなるほ
ど、本実施形態におけるオン抵抗の低減効果は大きくな
る。
量を固定して)n型ドリフト層2の幅の微細化を進めた
場合、n型ドリフト層2の幅が狭いほど、n型ドリフト
層2のn型不純物濃度は高くできる。したがって、耐圧
を固定して、n型ドリフト層2の幅の微細化を進めた場
合、n型ドリフト層2の幅が狭くなればなるほど低オン
抵抗化の効果は大きくなる。言い換えれば、同じ耐圧で
あれば、従来よりもオン抵抗を低くできる。
製造方法を用いることにより、n型ドリフト層2の幅を
容易に微細化することができる。したがって、n型ドリ
フト層2の幅を狭くし、n型ドリフト層2のn型不純物
濃度を高くすることで、オン抵抗の低減化を図ることは
容易に実現できる。
ン状態では、素子のドレイン電圧に応じて、n型ドリフ
ト層2とp型ドリフト層4との間に数V程度の逆バイア
ス電圧が印加される。例えば、ソース電圧が0V、ドレ
イン電圧が5Vの場合、n型ドリフト層2とp型ドリフ
ト層4との間に2〜3V程度の逆バイアス電圧が印加さ
れる。
すると、上記逆バイアス電圧によりn型ドリフト層2と
p型ドリフト層4との境界から左右の横方向にそれぞれ
幅1μm程度の空乏層が広がり、合計で幅2μm程度の
空乏層が生じる。その結果、n型ドリフト層2の実効的
な幅が縮小してしまう。
での逆バイアス電圧の大部分がバリア絶縁膜3にかかる
ため、n型ドリフト層2内には空乏層がほとんど広がら
ず、n型ドリフト層2の幅のほぼ全面に亙って電子が流
れる。このような機構もオン抵抗の低減化を図れる理由
の一つである。
パワーMOSFETおよび従来のMOSFET(図6
3)の耐圧−オン抵抗特性を示す図である。素子の材料
はSiである。図7から、本実施形態のパワーMOSF
ETは、耐圧が200V以上の高耐圧領域において、顕
著な低オン抵抗化の効果が得られることが分かる。
用いたパワーMOSFETを例にとって説明したが、最
大破壊電界強度がSiより大きいSiCを材料に用いた
場合などでも同様の効果が得られる。
の実施形態に係る縦型のパワーMOSFETを含む半導
体装置の断面図である。なお、以下の図において、前出
した図と対応する部分には前出した図と同一符号を付し
てあり、詳細な説明は省略する。
は、n型ドリフト層2とバリア絶縁膜3との界面準位密
度、およびp型ドリフト層4とバリア絶縁膜3との界面
準位密度が、それぞれ所定値以上に設定されていること
にある。具体的には、1×10 11cm-2以上に設定され
ている。好ましくは1×1012cm-2以上に設定すると
よい。図8において、12は界面準位などが原因となっ
て生じる再結合中心を示している。再結合中心12は、
例えば、n型ドリフト層2/バリア絶縁膜3/p型ドリ
フト層4の形成工程で行われるRIE(Reactive Ion E
tching)で形成される。具体的には第4の実施形態で説
明する。
る点について、界面準位密度の観点からではなく、再結
合中心12からの観点から述べると、以下の通りであ
る。
膜3と接した面における表面再結合速度、およびp型ド
リフト層4のバリア絶縁膜3と接した面における表面再
結合速度は、それぞれ所定値以上に設定されている。具
体的には、1×103 cm・s-1以上に設定されてい
る。好ましくは、5×103 cm・s-1以上に設定する
とよい。
や表面再結合速度を所定値以上に設定することにより、
パワーMOSFETを逆導通ダイオードのモードで用い
た場合、このダイオードがオン状態からオフ状態に切り
替わる逆回復時に、p型ドリフト層4内のキャリアを速
やかに消滅させることができ、これにより第2のp型ベ
ース層9とp型ドリフト層4とn型ドレイン層1とによ
り構成された素子内に内蔵されている逆導通ダイオード
の逆回復電流を効果的に低減でき、逆回復時間を短縮で
きることが明らかになった。
とn型ドレイン層1は、例えばパワーMOSFETによ
りHブリッジ、コンバータ等を構成する際に、逆導通ダ
イオードとして機能する。
の実施形態に係る縦型のパワーMOSFETのn型ドレ
イン層1、n型ドリフト層2、p型ドリフト層4および
p型ベース層5内のn型およびp型の不純物濃度分布
(以下、単にn型およびp型の不純物濃度という。)を
示す図である。
およびD−D’の断面におけるn型不純物の濃度分布、
破線は図3の矢視C−C’およびD−D’の断面におけ
るp型不純物の濃度分布を示している(不純物濃度分布
を示す他の図においても同様)。
p型ドリフト層4のそれぞれの正味の不純物濃度分布
(カウンタードープにより互いに打ち消し合っているn
型およびp型不純物を除いた、n型およびp型不純物の
濃度分布)が、素子の厚さ(深さ)方向に対して一定に
形成されている。これにより、素子の厚さ方向で電界強
度も一定に保たれ、高耐圧が安定して得られる。
4の実施形態に係る縦型のパワーMOSFETのn型お
よびp型の不純物濃度分布を示す図である。
p型ドリフト層4のそれぞれの正味の不純物濃度分布
が、n型ドリフト層2およびp型ドリフト層4の表面に
それぞれ導入されたn型不純物(例えばリン)およびp
型不純物(例えばボロン)の熱拡散によって形成される
分布を有している。
リフト層2およびp型ドリフト層4を作製することが可
能となる。また、ゲート電極8が形成される素子表面側
からn型およびp型不純物のイオン注入を行うことによ
り、深い位置に注入されたn型不純物、すなわちn型ド
レイン層1近傍のn型およびp型ドリフト層2,4のn
型不純物の濃度を低くできる。これにより、オフ状態時
に、n型ドレイン層1近傍のn型およびp型ドリフト層
2,4の局所的電界強度が弱められるので、高耐圧が安
定して得られる。
るパワーMOSFETの製造工程を示す断面図である。
のn型ドレイン層1と、n型ドレイン層1上に設けられ
た低濃度(高抵抗)のn型ベース層13とを含む基板を
準備する。n型ベース層13の不純物濃度は、例えば1
×1014cm-3である。
ベース層13にn型ドレイン層1の表面に達する複数の
トレンチ14を形成する。
active Ion Etching)プロセスにより形成すれば、例え
ば使用するエッチングガスの種類を適当に選ぶことによ
り、トレンチ14の側壁の表面状態を制御でき、これに
よりトレンチ14の側壁に前述した所定値以上の界面準
位密度や表面再結合速度を実現するために必要な密度の
再結合中心12を形成することが可能となる。RIEプ
ロセス以外のドライエッチングプロセスや、ウエットプ
ロセス等の他の界面処理のよっても高密度の再結合中心
12を形成することも可能である。
レイン層1の表面に達している必要はない。トレンチ1
4の底がn型ドレイン層1の表面に達していないパワー
MOSFETの実施形態は後で説明する。
ンチ14の内部にバリア絶縁膜3を形成する。具体的に
は、トレンチ14の内部を埋め込むように、バリア絶縁
膜3を全面に堆積し、その後、トレンチ14の外部のバ
リア絶縁膜3を例えばCMP(Chemical Mechanical Po
lishing)プロセスにより除去する。バリア絶縁膜3
は、例えば熱酸化膜、CVD酸化膜等の酸化膜(SiO
2 膜)である。これらの酸化膜の代わりに窒化膜(Si
3 N4 膜)等の他の絶縁材料からなる絶縁膜も使用可能
である。
ドリフト層2となる領域のn型ベース層13の表面を図
示しないマスクで覆った状態で、リン等のn型不純物1
5をn型ベース層13の表面にイオン注入し、その後上
記マスクを除去し、p型ドリフト層4となる領域のn型
ベース層13の表面を図示しないマスクで覆った状態
で、ボロン等のp型不純物16をイオン注入する。その
後、p型不純物16のイオン注入に使用したマスクを除
去する。
し、その後n型不純物15をイオン注入しても構わな
い。また、上記マスクの材料は、例えばフォトレジスト
である。さらに、上記マスクをバリア絶縁膜3の一部ま
たは全てを覆うように形成しても良い。
16の活性化アニールを行い、その後、n型不純物15
およびp型不純物16を熱処理によりn型ベース層13
中にドライブイン拡散させることにより、図10に示し
た不純物濃度分布を有するn型ドリフト層2およびp型
ドリフト層4が得られる(図11(e))。
に第1のp型ベース層5、n型ソース層6、ゲート絶縁
膜7およびゲート電極8を形成する工程、p型ドリフト
層4の表面に第2のp型ベース層9を形成する工程、ド
レイン電極10およびソース電極11を形成する工程等
の周知の工程を経て、本実施例形態のパワーMOSFE
Tが得られる。
およびp型不純物16がn型ベース層13中にドライブ
イン拡散される際に、バリア絶縁膜3がn型不純物15
およびp型不純物16の横方向拡散に対するバリア(障
壁)として作用する。
純物16はそれぞれn型ドリフト層2およびp型ドリフ
ト層4の厚さ(深さ)方向に効率良く拡散される。
15はp型ドリフト層4中には染み出ず、同様にp型ド
リフト層4中のp型不純物16はn型ドリフト層2中に
は染み出さない。これにより、n型ドリフト層2の幅を
容易に微細化することができ、n型ドリフト層2のn型
不純物濃度を高められるので、低オン抵抗のパワーMO
SFETが実現される。p型ドリフト層4もn型ドリフ
ト層2と同様に微細化されるので、素子全体も容易に微
細化することができる。
層4の形成工程は、トレンチ14の形成工程、バリア絶
縁膜3の形成工程、n型およびp型不純物15,16の
イオン注入工程、ドライブイン拡散工程の順で行われた
が、この順序に限るものではなく、例えば、図12に示
すような順序によってもn型ドリフト層2とp型ドリフ
ト層4を形成することができる。
けられたn型ベース層13とを含む基板を準備し(図1
2(a))、次いでn型ベース層13の表面の複数の第
1の領域にn型不純物15を、複数の第2の領域にp型
不純物16をそれぞれ選択的にイオン注入し(図12
(b))、その後n型およびp型不純物15,16の活
性化アニールを行ってから、複数の第1の領域と複数の
第2の領域との間の領域を含む複数の第3の領域のn型
ベース層13中に複数のトレンチ14を形成し(図12
(c))、次いで複数のトレンチ14の内部にバリア絶
縁膜3を形成し(図12(d))、そしてn型およびp
型不純物15,16を熱処理によりn型ベース層13中
にドライブイン拡散させる(図12(e))。
5の実施形態に係る縦型のパワーMOSFETのn型お
よびp型の不純物濃度分布を示す図である。
のn型不純物濃度分布が素子の厚さ(深さ)方向に対し
て一定の分布を有し、p型ドリフト層4の正味のp型不
純物濃度がp型ドリフト層4の表面に導入されたp型不
純物の熱拡散によって形成される分布を有している。
リフト層2が形成された基板(ウェハ)をあらかじめ準
備し、p型ドリフト層4のみを後から形成すれば良く、
具体的には例えば図11に示した製造工程において、最
初に準備するn型ベース層13の代りに、例えば1×1
015cm-3以上のn型不純物濃度を有するn型ドリフト
層2そのものを形成した基板を準備し、その後のイオン
注入工程はp型不純物16についてのみ行えば良い。
リフト層2およびp型ドリフト層4を最初から形成する
場合に比べて、プロセスがいっそう簡略化される。
層4の正味のp型不純物濃度分布が素子の厚さ(深さ)
方向に対して一定の分布を有し、n型ドリフト層2の正
味のn型不純物濃度がn型ドリフト層2の表面に導入さ
れたn型不純物の熱拡散によって形成される分布を有し
ていても構わない。
フト層4が形成された基板(ウェハ)をあらかじめ準備
し、n型ドリフト層2のみを後から形成すれば良く、具
体的には例えば図11に示した製造工程において、最初
に準備するn型ベース層13の代りに、例えば1×10
15cm-3以上のp型不純物濃度を有するp型ドリフト層
4そのものを形成した基板を準備し、その後のイオン注
入工程はn型不純物15についてのみ行えば良い。
6の実施形態に係る縦型のパワーMOSFETのn型お
よびp型の不純物濃度分布を示す図である。
不純物濃度分布は、n型ドリフト層2の上面およびそれ
に平行な所定深さの面にそれぞれ導入されたn型不純物
の熱拡散により形成される分布を有し、同様に、p型ド
リフト層4のp型不純物濃度分布は、p型ドリフト層4
の上面およびそれに平行な所定深さの面に導入されたp
型不純物の熱拡散により形成される分布を有している。
ト層4の一方の不純物濃度分布が、図14に示すような
不純物濃度分布であっても構わない図15は、図14の
不純物濃度分布を有するパワーMOSFETの製造工程
を示す断面図である。
のn型ドレイン層1と、n型ドレイン層1上に設けられ
た低濃度(高抵抗)のn型ベース層17とを含む基板を
準備する。n型ベース層17の不純物濃度は、例えば1
×1014cm-3である。
ドリフト層となる領域のn型ベース層17の表面を図示
しないマスクで覆った状態で、n型不純物15をn型ベ
ース層13の表面の複数の領域A1にイオン注入し、そ
の後上記マスクを除去し、p型ドリフト層となる領域の
n型ベース層17の表面を図示しないマスクで覆った状
態で、p型不純物16をn型ベース層13の複数の領域
A2にイオン注入する。その後、p型不純物16のイオ
ン注入に使用したマスクを除去する。
ベース層17上に新たに別のn型ベース層18をエピタ
キシャル成長させる。
ドリフト層となる領域のn型ベース層18の表面を図示
しないマスクで覆った状態で、n型不純物15をn型ベ
ース層18の表面の複数の領域A3にイオン注入し、そ
の後上記マスクを除去し、p型ドリフト層となる領域の
n型ベース層18の表面を図示しないマスクで覆った状
態で、p型不純物16をn型ベース層18の表面の複数
の領域A4にイオン注入する。その後、p型不純物16
のイオン注入に使用したマスクを除去する。
16の活性化アニールを行い、その後図15(e)に示
すように、複数の領域A1と複数の領域A2との間、お
よび複数の領域A3と複数の領域A4との間の領域を含
むn型ベース層17,18の複数の領域にn型ドレイン
層1の表面に達する複数のトレンチ14を形成する。
形態等で説明した高密度の再結合中心12を形成しても
構わないし、またトレンチ14の底はトレンチ14の場
合と同様に必ずしもn型ドレイン層1の表面に達してい
る必要はない。
ンチ14の内部にバリア絶縁膜3を形成する。
を熱処理によりn型ベース層17,18中にドライブイ
ン拡散することにより、図14に示した不純物濃度分布
を有するn型ドリフト層2とp型ドリフト層4が得られ
る(図15(g)。
に第1のp型ベース層5、n型ソース層6、ゲート絶縁
膜7およびゲート電極8を形成する工程、p型ドリフト
層4の表面に第2のp型ベース層9を形成する工程、ド
レイン電極10およびソース電極11を形成する工程等
の周知の工程を経て、本実施例形態のパワーMOSFE
Tが得られる。
と同様の効果が得られるのに加えて、n型ドリフト層2
とp型ドリフト層4の厚さが厚い場合でも、プロセスを
複雑あるいは困難にすることなく、フラット(均一)に
近い不純物分布を有する微細な(幅が狭い)n型および
p型ドリフト層2,4を形成できるようになる。
p型ドリフト層4となるn型ベース層の形成工程と、n
型およびp型不純物15,16のイオン注入工程と、n
型およびp型不純物15,16の活性化のためのアニー
ル工程とからなる一連の工程を2回行ったが、3回以上
行っても良い。要は、上記一連の工程の回数は、形成す
るべきドリフト層2,4の厚さに応じて適宜決めれば良
い。
7の実施形態に係る縦型のパワーMOSFETを含む半
導体装置の断面図である。
は、ゲート絶縁膜7およびゲート電極8が、バリア絶縁
膜3を跨ぐ形で、n型ドリフト層2およびp型ドリフト
層4上に形成されているとともに、第1および第2のp
型ベース層5,9がバリア絶縁膜3に接しないようにそ
れぞれn型ドリフト層2およびp型ドリフト層4の表面
に選択的に形成されていることにある。
層5,9は、ゲート電極8をイオン注入用のマスクとす
るイオン注入を用いたセルフアラインプロセスにより形
成できる。したがって、素子表面のMOSFET構造
は、複雑なプロセスを用いずに簡単に形成できる。
8の実施形態に係る縦型のパワーMOSFETを含む半
導体装置の断面図である。
は、一つのn型ドリフト層2に一つのMOSFET構造
が形成されていることにある。
電極8が、バリア絶縁膜3aを跨ぐ形で、n型ドリフト
層2およびp型ドリフト層4上に形成されているととも
に、ソース電極11が、バリア絶縁膜3aの隣りのバリ
ア絶縁膜3bを跨ぐ形で、n型ドリフト層2およびp型
ドリフト層4上に形成され、さらにバリア絶縁膜3bに
接するように、第1および第2のp型ベース層5,9が
それぞれn型ドリフト層2およびp型ドリフト層4の表
面に選択的に形成され、そして一つの第1のp型ベース
層5の表面に一つのn型ソース層6が選択的に形成され
ている。
層2に一つのMOSFET構造を形成すれば済むので、
第1の実施形態のように、一つのn型ドリフト層2に二
つのMOSFET構造を形成する場合に比べて、MOS
FET構造の微細化の制約が小さくなる。
9の実施形態に係る縦型のパワーMOSFETを含む半
導体装置の断面斜視図である。図18(a)には、n型
ドリフト層2、バリア絶縁膜3、p型ドリフト層4の配
列方向に対して垂直なn型ドリフト層2の断面S1が示
され、図18(b)には、上記配列方向に対して垂直な
p型ドリフト層4の断面S2が示されている。
は、n型ドリフト層2、バリア絶縁膜3、p型ドリフト
層4の配列方向に対して垂直な断面S1において、第1
のp型ベース層5およびn型ソース層6が選択的に形成
されていることにある。
ET構造(チャネル構造)の繰り返しピッチP1と、ド
リフト層(n型ドリフト層2/バリア絶縁膜3/p型ド
リフト層4)の繰り返しピッチP2とを独立に設定でき
るようになる。繰り返しピッチP1を示している破線は
第1のp型ベース層の中心を指し、繰り返しピッチP2
を示している破線はバリア絶縁膜3の中心を指してい
る。
2に対して、nチャネルMOSFET構造の繰り返しピ
ッチP2を独立に設定できる。
り返しピッチP2を、nチャネルMOSFET構造の繰
り返しピッチP1よりも小さくできる。例えば、繰り返
しピッチP1を20μmに設定しても、繰り返しピッチ
P2は5μmに設定できる。このように本実施形態によ
れば、n型ドリフト層2の微細化をよりいっそう容易に
行え、より低オン抵抗化を図れるようになる。
第10の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、バリア絶縁膜3が素子の表面に達していないととも
に、n型ドリフト層2、バリア絶縁膜3およびp型ドリ
フト層4の上に第1および第2のp型ベース層5,9が
一体形成され、一つのp型ベース層19として形成さ
れ、かつ第1および第2のp型ベース層5,9に共通の
一つのソース電極11Lが設けられていることにある。
ス電極11Lとの実効的なコンタクト面積を十分大きく
取ることができ、破壊耐量の大きい素子が得られる。こ
の点について以下さらに説明する。
がそれぞれ電源のマイナス端子およびプラス端子側に接
続され、上記電源がオン、ゲート電極8にしきい値電圧
Vth以上の電圧が印加されたオン状態から、ゲート電極
8にしきい値電圧Vth未満の電圧を印加して、オン状
態からオフ状態への移行時(ターンオフ時)には、第1
のp型ベース層5のコーナー部5cには局所的に大きな
電界が加わる。この大きな電界によるインパクトイオン
化によって電子正孔対が発生する。インパクトイオン化
によって発生した正孔は、第1のp型ベース層5、ソー
ス電極11を通り素子外に排出される。
実際には第1のp型ベース層5よりも大きなp型ベース
層19、ソース電極11よりも大きなソース電極11L
を通り素子外に排出されるので、正孔排出経路の抵抗、
特にp型ベース層・ソース電極間のコンタクト抵抗は低
減される。正孔排出経路の抵抗が低減されると、正孔電
流と正孔排出経路の抵抗とで起こる電圧降下が小さくな
るので、寄生npnトランジスタの発生は抑制される。
これにより、ターンオフ動作の失敗が回避され、破壊耐
量の大きい素子が得られる。
第11の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、n型ドリフト層2およびp型ドリフト層4の深い位
置にバリア絶縁膜3が存在していないことにある。言い
換えれば、n型ドレイン層1の近傍上にはバリア絶縁膜
3は存在していない。
4を深く形成しなくても済み、製造が容易になる。
1の近傍上のn型およびp型ドリフト層2,4において
はn型およびp型不純物が相互に拡散し、n型ドレイン
層1の近傍上のn型およびp型ドリフト層2,4の正味
の不純物濃度は低下する。これにより、この不純物濃度
が低下した領域のn型およびp型ドリフト層2,4があ
たかもバッファ層のように振る舞うようになるので、破
壊耐量が向上する。
第12の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、n型ドレイン層1とp型ドリフト層4との間にn型
ドリフト層2aが挿入されていることにある。
(図13)で説明したように、n型ドリフト層2が予め
形成された基板を準備し、その後、バリア絶縁膜3とp
型ドリフト層4をn型ドレイン層1の表面に達しないよ
うに形成することにより得られる。バリア絶縁膜3とp
型ドリフト層4の形成順序はどちらが先でも構わない。
p型不純物のドライブイン拡散時間を制御することによ
り、p型不純物がn型ドレイン層1の表面に導入されな
いようにする。また、図21では、バリア絶縁膜3の下
面とp型ドリフト層4の下面とが一致しているが、多少
ずれていても良い。
は直接コンタクトしているので、これらの間でカウンタ
ードープが起こり、n型ドリフト層2aの正味のn型不
純物濃度はn型ドリフト層2のそれよりも低くなる。そ
の結果、n型ドリフト層2aは内蔵ダイオードのn型バ
ッファ層として働き、内蔵ダイオードの逆特性回復のソ
フト化を図れる。
第13の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、バリア絶縁膜3がn型ドレイン層1の途中の深さま
で達しているとともに、n型およびp型ドリフト層2,
4側のn型ドレイン層1のn型不純物濃度が、ドレイン
電極10側のn型ドレイン層1のn型不純物濃度よりも
低くなっていることにある。
図13または図14に示した構造において、n型ドレイ
ン層1内のn型不純物を熱処理により素子表面側にドラ
イブイン拡散させ、バリア絶縁膜3の下部を含むように
n型ドレイン層1の拡散深さを深くすることにより形成
することができる。
物濃度が連続的に低くなるように変化したn型ドレイン
層1が得られる。すなわち、図21のn型ドリフト層2
aと同様の機能(バッファ層効果)を有するn型ドレイ
ン層1が得られる。
壊耐量の向上や内蔵ダイオードの逆回復特性のソフト化
が図れる。
第14の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、バリア絶縁膜3が素子表面に達しておらず、バリア
絶縁膜3上の素子表面付近にソース電極11が埋め込み
形成されていることにある。
p型ベース層5の表面および側面にソース電極11がコ
ンタクトするので、n型ソース層6および第1のp型ベ
ース層5とソース電極11とのコンタクト抵抗が下が
り、オン抵抗がいっそう下がると同時に、破壊耐量が向
上する。
第15の実施形態に係る横型のパワーMOSFETを含
む半導体装置の断面図である。
は、SOI(Silicon on Insulator)基板上に、横型の
パワーMOSFETを形成したことにある。
膜(例えばSiO2 膜)、21はSOI基板の台基板、
22は基板電極(通常はグランドに接続される。)をそ
れぞれ示している。
ア絶縁膜3およびp型ドリフト層4が形成され、同一主
面上にnチャネルMOSFET構造および各種電極1
0,11が形成されている。
中耐圧領域(600V以下)で用いられる横型のパワー
MOSFETにおいても、オン抵抗の低減化を図れるよ
うになる。
第16の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、チャネル構造としてトレンチ型ゲート構造を用いた
ことにある。
6から第1のp型ベース層5を通ってn型ドリフト層2
に至る深さのトレンチ23内に、ゲート絶縁膜7を介し
て、ゲート電極8が埋め込まれた構成となっている。
るときに、n型ドリフト層2内に予め形成された第1の
p型ベース層およびn型ソース層が分断され、図25に
示した第1のp型ベース層5およびn型ソース層6が得
られる。
ことにより、MOSFET構造(チャネル構造)が微細
化されるのでn型ドリフト層2の幅が縮小され、さらに
チャネル長も容易に縮小できるので、さらなるオン抵抗
の低減が可能になる。
第17の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、トレンチゲート構造が、バリア絶縁膜が埋め込まれ
るトレンチ内に設けられていることにある。
までは達しておらず、第1のp型ベース層5よりも下の
トレンチ14内にまでしか埋め込まれておらず、バリア
絶縁膜3上のトレンチ14内にはゲート絶縁膜7を介し
てゲート電極8が埋め込まれている。
用してトレンチゲート構造を形成することにより、n型
ドリフト層2の幅をいっそう縮小でき、オン抵抗をより
下げることが可能となる。
第18の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、p型ドリフト層4の幅がn型ドリフト層2の幅より
も狭いことにある。例えば、p型ドリフト層4の幅はn
型ドリフト層2の幅の半分であり、具体的には2.5μ
mである。これにより、面積効率が向上し、同一サイズ
のチップ内により多くの素子を形成でき、いっそう低オ
ン抵抗化が図られる。
も、n型ドリフト層2の幅とp型ドリフト層4の幅は一
律に規定されるものではなく、各々の不純物濃度等に応
じて任意に設定することが可能である。
第19の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。本実施形態では、セル領
域の繰り返し構造(p型ドリフト層/バリア絶縁膜3/
p型ドリフト層4)が、一組のp型ドリフト層4とバリ
ア絶縁膜3とにより終端され、その外周領域には接合終
端構造を含み、かつバリア絶縁膜3を含まない接合終端
領域が設けられている。
半導体層24の表面に選択的に形成された所定段数(図
では2段)のp型ガードリング層25と、p型ガードリ
ング層25よりも外側のn型半導体層24の表面に選択
的に形成された高不純物濃度のnチャネルストッパ層2
6と、nチャネルストッパ層26に設けられた電極27
とで構成されている。
みが不純物のイオン注入により形成される場合、すなわ
ち図13等の不純物濃度分布を有する場合、n型ドリフ
ト層2となり、n型ドリフト層2およびp型ドリフト層
4がイオン注入により形成される場合、すなわち図14
等の不純物濃度分布を有する場合、低不純物濃度のn型
ベース層17となる。
半導体層24内にバリア絶縁膜3が設けられていないの
で、接合終端領域内に空乏層が広がりやすくなり、そし
てn型半導体層24内に通常通りの接合終端構造を形成
することにより、素子の周辺部での耐圧低下を防止でき
るようになる。
7となる場合(低濃度のn型半導体層24の場合)の方
が、空乏層がよりいっそう広く広がるので、より安定か
つより高い耐圧が得られる。
構造として、ガードリング構造を例示したが、接合終端
部の表面構造はこれに限定されず、例えば、リサーフ構
造やフィールドプレート構造等でも構わない。
体素子として、第1の実施形態のパワーMOSFETが
示されているが、第2〜第18の実施形態のパワーMO
SFET、さらにはこれら以外のp型ドリフト層/バリ
ア絶縁膜3/p型ドリフト層4を有するパワー半導体素
子、例えば第21の実施形態以降で説明するパワー半導
体素子でも構わない。
第20の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。本実施形態では、セル領
域の繰り返し構造(p型ドリフト/バリア絶縁膜3/p
型ドリフト層4)が、一組のn型ドリフト層4とバリア
絶縁膜3により終端され、その外周領域には接合終端構
造を含み、かつバリア絶縁膜3を含まない接合終端領域
が設けられている。
に接したp型ドリフト層4aが一つ形成されている。p
型ドリフト層4aは、n型半導体層24の表面および所
定深さの面において導入されたp型不純物がドライブイ
ン拡散されて形成されたもの、すなわち図14等の不純
物濃度分布を有するものである。このような不純物濃度
分布を有する場合、n型半導体層24はn型ベース層1
7となる。
示されていないが、n型層24内に複数のp型ドリフト
層4aを形成しても良い。n型半導体層24の表面に
は、図28と同様に、p型ガードリング層25、nチャ
ネルストッパ層26が選択的に形成され、そしてnチャ
ネルストッパ層26には電極27が設けられている。
に、素子の周辺部での耐圧低下を防止できる。また、接
合終端構造、パワー半導体素子も第17の実施形態と同
様に種々の変更が可能である。また、p型ドリフト層4
aの不純物濃度分布についても種々の変更が可能であ
る。
第21の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、p型ドリフト層4にも縦型のパワーMOSFET
(pチャネル)が形成されていることにある。
SFETは、n型ドリフト層2に形成されたパワーMO
SFETの各層の導電型を逆にし、かつ各層を上下逆に
形成した構成になっている。以下、p型ドリフト層4に
形成されたパワーMOSFETについてさらに説明す
る。
度のp型ドレイン層28が設けられている。一方、p型
ドレイン層4の裏面には、n型ベース層29が選択的に
設けられている。n型ベース層29の表面にはp型ソー
ス層30が選択的に設けられている。
間のn型ベース層29上には、第2のゲート絶縁膜31
を介して、第2のゲート電極32が設けられている。
29、p型ドリフト層4、第2のゲート絶縁膜31およ
び第2のゲート電極32により、第2のゲート電極32
直下のn型ベース層29の表面をチャネル領域とする正
孔注入用のpチャネルMOSFETが構成されている。
ドレイン電極33が設けられ、n型ベース層29および
p型ソース層30上には第2のソース電極34が設けら
れている。さらに、第1のドレイン電極10と第2のソ
ース電極34とが電気的に接続されて第1の端子35に
繋がり、第1のソース電極11と第2のドレイン電極3
3が電気的に接続されて第2の端子36に繋がってい
る。
形態の図2および図3に相当する図を示す。本実施形態
(第21の実施形態)でも、第1の実施形態と同様の理
由により、耐圧の向上効果が得られる。また、本実施形
態でも、第1の実施形態と同様の理由により、オン抵抗
の低減効果が得られる。
ように、オン状態(導通状態)において、p型ドリフト
層4に形成されたpチャネルパワーMOSFETにもキ
ャリア(正孔h)が流れることによっても、オン抵抗の
低減効果が得られる。
よび従来のMOSFET(図63)の耐圧−オン抵抗特
性を示す図である。素子の材料はSiである。
ETによれば、耐圧が200V以上の高耐圧領域におい
て、従来よりも顕著な低オン抵抗化の効果が得られるこ
とが分かり、さらに第1の実施形態のパワーMOSFE
Tに比べても低オン抵抗化の効果が高いことが分かる。
これは、本実施形態の場合、nチャネルパワーMOSF
ETとpチャネルパワーMOSFETとが複合化された
素子構造を備えているので、オン抵抗がいっそう低減さ
れるからである。
nチャネルパワーMOSFETが形成されたn型ドリフ
ト層2とpチャネルMOSFETが形成されたp型ドリ
フト層4との間に、バリア絶縁膜3が挿入されている。
フト層4への電子の拡散、p型ドリフト層4からn型ド
リフト層2への正孔の拡散は防止される。これにより、
MOSFET動作からバイポーラ動作への移行が防止さ
れ、MOSFETの高速性が維持されるという効果が得
られる。
製造方法の一例を図35および図36を用いて説明す
る。
37上にn型ドリフト層2が形成された基板を準備す
る。台基板37は例えば高不純物濃度のn型半導体層で
あり、n型ドリフト層2は例えば上記n型半導体層上に
エピタキシャル成長されたものである。
ドリフト層2のうちp型ドリフト層となる領域の表面に
ボロン等のp型不純物16を図示しないマスクを用いて
選択的にイオン注入する。その後、p型不純物16の活
性化アニールを行う。
ドリフト層2に台基板37に達する複数のトレンチ14
を選択的に形成する。トレンチ14は、p型不純物16
をイオン注入した領域とp型不純物16をイオン注入し
ていない領域との間の領域に形成する。すなわち、バリ
ア絶縁膜3が埋め込まれる領域に形成する。
ンチ14の内部にバリア絶縁膜3を埋込み形成する。
れたp型不純物16を熱処理によりドライブイン拡散し
て、図35(e)に示すように、p型ドリフト層4を形
成する。この結果、n型ドリフト層2、バリア絶縁膜
3、p型ドリフト層4が繰り返して配列してなるピラー
構造のドリフト層が得られる。
ドリフト層の表面に、nチャネルパワーMOSFETの
第1のp型ベース層5、n型ソース層6、ゲート絶縁膜
7、ゲート電極8およびソース電極11、ならびにpチ
ャネルパワーMOSFETのp型ドレイン層28および
ドレイン電極33を形成する。
えば同じ導電膜(例えばAl膜)をフォトリソグラフィ
とエッチングにより加工して同時に形成する。p型ドレ
イン層28は、例えばp型ドリフト層4の表面にp型不
純物をイオン注入し、その後活性アニールを行うことに
よって形成する。なお、本工程で次の図36(g)の工
程で形成する素子構造を形成し、次の図36(g)の工
程で本工程で形成する素子構造を形成しても良い。
板37を研磨またはエッチングにより除去し、その後、
上記ドリフト層の裏面にnチャネルパワーMOSFET
のn型ドレイン層1およびドレイン電極10、ならびに
pチャネルパワーMOSFETのn型ベース層29、p
型ソース層30、ゲート絶縁膜31、ゲート電極32お
よびソース電極34を形成する。
えば同じ導電膜(例えばAl膜)をフォトリソグラフィ
とエッチングにより加工して同時に形成する。n型ドレ
イン層1は、例えばn型ドリフト層2の表面にn型不純
物をイオン注入し、その後活性化アニールを行うことに
よって形成する。
型ドリフト層2とp型ドリフト層4の幅を容易に微細化
することができ、n型ドリフト層2のn型不純物濃度と
p型ドリフト層4のp型不純物濃度を高められるので、
オン抵抗が低いパワーMOSFETを実現できる。
とp型ドリフト層4の形成方法として、p型不純物のみ
をイオン注入するプロセスを述べたがこれに限定され
ず、例えば図12で説明したp型およびn型不純物のイ
オン注入を用いたプロセスでも構わない。この場合、台
基板37上にn型ベース層13が形成された基板を準備
する。
ンチ14とバリア絶縁膜3を形成した後、不純物をイオ
ン注入しても構わない。この場合も、p型不純物のみ、
あるいはp型およびn型不純物のイオン注入を用いたプ
ロセスが可能である。
オン注入工程とエピタキシャル工程とを所定回数繰り返
すプロセスでも構わない。
造としてプレーナ型ゲート構造を用いたが、これに限ら
ず、図25等で説明したトレンチ型ゲート構造を用いて
も構わない。
第22の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面斜視図である。図37(a)には、
n型ドリフト層2、バリア絶縁膜3、p型ドリフト層4
の配列方向に対して垂直なn型ドリフト層2の断面S1
が示され、図37(b)には、上記配列方向に対して垂
直なp型ドリフト層4の断面S2が示されている。
は、n型ドリフト層2の断面S1にnチャネルパワーM
OSFETの第1のp型ベース層5およびn型ソース層
6が選択的に形成され、p型ドリフト層4の断面S2に
pチャネルパワーMOSFETのn型ベース層29およ
びp型ソース層30が選択的に形成されていることにあ
る。
(チャネル構造)の繰り返しと、ドリフト層のピラー構
造(n型ドリフト層2/バリア絶縁膜3/p型ドリフト
層4)の繰り返しピッチと、pチャネルMOSFET構
造(チャネル構造)の繰り返しピッチとをそれぞれ独立
に設定できるようになる。
返しピッチに対して、nチャネルおよびpチャネルMO
SFET構造の繰り返しピッチを独立に設定できる。
MOSFET構造の繰り返しピッチを、ピラー構造の繰
り返しピッチよりも狭くできる。例えば、nチャネルお
よびpチャネルMOSFET構造の繰り返しピッチを2
0μmに設定しても、ピラー構造の繰り返しピッチを5
μmに設定できる。このように本実施形態によれば、n
型ドリフト層2およびp型ドリフト層4の微細化をより
いっそう容易に行え、より低オン抵抗化を図れるように
なる。
第23の実施形態に係る横型のパワーMOSFETを含
む半導体装置の断面斜視図である。図38(a)には、
n型ドリフト層2、バリア絶縁膜3、p型ドリフト層4
の配列方向に対して垂直なn型ドリフト層2の断面が示
され、図38(b)には、上記配列方向に対して垂直な
p型ドリフト層4の断面が示されている。
は、SOI基板上に横型のnおよびpチャネルパワーM
OSFETを形成したことにある。
ア絶縁膜3およびp型ドリフト層4が形成され、同一主
面上にnおよびpチャネルMOSFET構造および各種
電極10,11,33,34が形成されている。
ことにより、比較的小中耐圧領域(600V以下)で用
いられる横型のMOSFETにおいても、低オン抵抗化
を図ることができる。
第24の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面斜視図である。
は、p型ドリフト層を利用した内蔵ダイオードを備えて
いることにある。
間には低不純物濃度(高抵抗)のn型バッファ層38が
設けられている。バリア絶縁膜3はn型ドレイン層1に
達している。その結果、n型ドリフト層2下のn型ドレ
イン層1と、p型ドリフト層4下のn型ドレイン層1と
は直接にはコンタクトしていない。第2のp型ベース層
9、その下のp型ドリフト層4、n型バッファ層38お
よびn型ドレイン層1によって内蔵ダイオードのpin
構造が構成されている。
では、内蔵ダイオードの逆回復過程において、低不純物
濃度のn型ベース層102中の蓄積キャリアが多い場合
は逆回復時間が長くなり、逆に蓄積キャリアが少ない場
合は一気に空乏層が広がるため、ハードリカバリになっ
て波形振動やノイズが大きくなるという問題がある。
ッファ層38を省いた素子構造とすれば、n型ドリフト
層2とp型ドリフト層3とが完全空乏化するまでの間に
キャリアが排出され終わるため、上記逆回復時間が長い
という問題は解決できる。
の空乏化が終了した時点で急速に電圧が上昇するため、
内蔵ダイオードの逆回復過程において、電流減少率(―
dIr/dt)が急峻なハードリカバリになり、電流減
少率に比例する電圧の跳ね上りが発生する。このような
電圧の跳ね上がりは、電圧振動という問題を引き起こし
やすい。
ード内にn型バッファ層38が存在するために、n型お
よびp型ドリフト層2,4の空乏化が終了した時点でも
残留キャリアが内蔵ダイオード内に蓄積される。
示すように、逆回復時のテール領域での電流減少率が減
少してソフトリカバリな逆回復特性が実現される。これ
により、電圧の跳ね上りを低減でき、電圧振動の発生を
防止できるようになる。さらに、バリア絶縁膜3の存在
により、内蔵ダイオード内の残留キャリアの拡散が防止
され、また、界面で再結合が促進されて、残留キャリア
に伴う逆回復時間の増加は抑制される。
向でのオン抵抗が低く、かつ逆回復時間が短くてソフト
リカバリな逆回復特性を持つ内蔵ダイオードが複合化さ
れたパワーMOSFETを含む半導体装置を実現でき
る。
製造するには、例えば第21の実施形態の製造方法(図
35、図36)において、図35(a)の工程で、n型
バッファ層38が台基板37とn型ドリフト層2との間
に挿入された基板を使用し、図36(g)の工程で、p
チャネルMOSFET構造の代わりに、n型バッファ層
38の表面にn型ドレイン層1を形成すれば良い。
第25の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、n型ドレイン層1上の全面に亙ってn型バッファ層
38が設けられ、このn型バッファ層38に接してn型
ドリフト層2、バリア絶縁膜3、p型ドリフト層4から
なるピラー構造のドリフト層が設けられていることにあ
る。
実施形態よりも簡単な製造方法によって、第24の実施
形態と同様なソフトリカバリな逆回復特性を持つ内蔵ダ
イオードが複合化されたパワーMOSFETを含む半導
体装置を実現できる。
施形態の製造方法(図35、図36)において、図35
(a)の工程で、n型バッファ層38が台基板37とn
型ドリフト層2との間に挿入された基板を使用すること
で、図36(g)の工程で、n型バッファ層38の表面
にn型ドレイン層1を形成する必要が無くなるからであ
る。
第26の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、p型ドリフト層4上の第2のp型ベース層9の表面
に、主MOSFET(nチャネルパワーMOSFET)
の駆動回路や保護回路等の回路Cを構成する素子を形成
したことにある。図には、回路Cを構成する素子とし
て、主MOSFETと同じ工程で形成されたMOSFE
Tが示されているが、これに限定されるものではない。
れるnチャネルパワーMOSFETの低オン抵抗特性を
維持したまま、駆動回路や保護回路等の回路Cを一体形
成でき、素子の高機能化が図れる。
第27の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。図43には、セル領域お
よび接合終端領域の他に、ダイシングライン領域も示さ
れている。
層2とp型ドリフト層4とが交互に繰り返し形成され、
nチャネルパワーMOSFETが形成されている。図に
はセルサイズWCcell、n型ドリフト層2とp型ドリフ
ト層4との繰り返しピッチ(ピラーピッチ)も示してあ
る。
成せずに、図65に示したパワーMOSFETを形成し
たが、セル領域にn型ドリフト層2とバリア絶縁膜3と
p型ドリフト層4とを交互に繰り返して形成し、第1の
実施形態等で説明したパワーMOSFETを形成しても
構わない接合終端領域およびダイシングライン領域内に
もn型ドリフト層2とp型ドリフト層4とが交互に繰り
返し形成されている。
ングライン領域では、セル領域端より所定距離離れた位
置からチップ端に至るまでの領域にはn型ドリフト層1
09のみが形成されていたが、本実施形態の場合には、
n型ドリフト層2およびp型ドリフト層4が形成されて
いる。
でなく接合終端領域およびダイシングライン領域を含む
素子の全領域に亙って、n型ドリフト層2とp型ドリフ
ト層4が形成されている。
の幅および不純物濃度の具体的な数値は、第1の実施形
態で述べたとおりであるが、不純物濃度に関してはバリ
ア絶縁膜3がないので、不純物の拡散によってカウンタ
ードープが生じ、正味の不純物濃度は第1の実施形態の
それよりも低くなる。
リフト層4の表面にはnチャネルストッパ層39が形成
され、その上には電極40が設けられている。なお、n
チャネルストッパ層39は、n型ドリフト層2およびp
型ドリフト層4の一方の表面のみに設けられていても構
わない。
Tのオフ状態における電位分布(等電位線)を示す。等
電位線は破線で示されている。セル領域、接合終端領域
およびダイシングライン領域に亙る全素子領域に、n型
ドリフト層2およびp型ドリフト層4が形成された本実
施形態の素子構造においても、空乏層がnチャネルスト
ッパ層39にかからなければ、図66のパワーMOSF
ETと同等の耐圧が得られる。
る。図45は、露光用マスクに対応した1回の単位露光
により基板(ウェハ)上に転写される平面構造を模式的
に示したものである。
では、ステッパと呼ばれる露光装置が用いられる。この
種の露光装置には固有の最大露光範囲(露光エリア・ピ
ッチ)が存在する。図45の場合、例えば、露光エリア
・ピッチLPEPが15mm、チップサイズLchipが5m
mであり、面積15×15mm2 (露光エリア・ピッチ
LPEPの二乗)の露光エリア領域を9分割して、面積5
×5mm2 (チップサイズLchipの二乗)のチップを9
個取得する。
ngも考慮する必要があるが、ここでは説明を簡単にする
ために考慮していない。しかし、露光エリア・ピッチL
PEPが15mmの場合、ダイシングライン幅Ldicingは
60μmであり、ダイシングライン幅Ldicingは露光エ
リア・ピッチLPEPに比べて十分に小さいので、ダイシ
ングライン幅Ldicingを考慮しなくても実用上大きな支
障は生じない。
プは同じ耐圧のものでも電流定格が異なると、チップサ
イズは一般には異なる。通常は、電流定格が大きいほ
ど、パワー半導体素子の集積個数が多くなり、チップサ
イズは大きくなる。
は、チップサイズ毎にp型ドリフト層110の個数が異
なり、チップサイズ毎にp型不純物のイオン注入用マス
クは異なることになる。したがって、異なるイオン注入
用マスクに対応して異なる露光用マスクを形成する必要
がある。露光用マスクの作成には時間とコストがかかる
ため、異なるチップサイズ毎に異なる露光用マスクを形
成することは製造コストの上昇に繋がる。
びp型ドリフト層2,4が基板(ウェハ)の全領域に亙
って等間隔で形成されることから、異なる電流定格(チ
ップサイズ)のパワーMOSFETを形成する場合で
も、必要な露光用マスクの種類は一つで済む。
イズ)のパワーMOSFETを形成するにあたって、一
つの共通の基板(ウェハ)を使用することが可能とな
る。このような基板を用いれば、異なる電流定格(チッ
プサイズ)毎にn型およびp型ドリフト層2,4の個数
が異なる基板を作製する必要がなくなり、製造方法が簡
易で製造コストが低いパワーMOSFETのチップを実
現できる。
リフト層4の単位幅との和、すなわち、両ドリフト層
2,4の繰り返しピッチ(ピラーピッチ)の整数倍にな
るように、チップサイズを設定することにより、製造コ
ストのさらなる削減が可能となる。以下、この点につい
てさらに説明する。
倍になるように、チップサイズを設定した場合、全ての
MOSFET構造について、MOSFET構造が形成さ
れるドリフト層2,4の構造は同じになる。すなわち、
全てのMOSFET構造について、上から見たMOSF
ET構造とその下地のドリフト層2,4との相対的な位
置関係は同じなる。この場合、全てのMOSFET構造
の露光マスクのCADデータは、ドリフト層2,4のC
ADデータから得られる一つの共通のデータとなる。
造とその下地のドリフト層2,4との相対的な位置関係
は、全てのMOSFET構造については同じにならな
い。これでも基本的には問題にはならないが、何か問題
が生じた場合にその原因を究明するためには、全てのM
OSFET構造についてその下地のドリフト層2,4と
の相対的な位置関係が同じである方が容易である。
造について、上記相対的な位置関係を同じにするには、
異なる相対的な位置関係毎に上記露光マスクのCADデ
ータに修正を施す必要がある。しかし、このような露光
マスクのCADデータの修正は、製造コストの上昇に繋
がる。
第28の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、フィールドプレート電極41を備えていることにあ
る。
接合終端領域との境界領域のn型ソース層6および第1
のp型ベース層5にコンタクトし、接合終端領域のn型
およびp型ドリフト層2,4上に絶縁膜42を介して設
けられている。このようなフィールドプレート電極41
を導入することにより、高い耐圧を安定して得ることが
できる。
第29の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、リサーフ層(低不純物濃度のp型層)43を備えて
いることにある。
域との境界領域の第1のp型ベース層5に接し、かつ該
第1のp型ベース層5よりも浅く、接合終端領域のn型
およびp型ドリフト層2,4の表面に選択的に形成され
ている。このようなリサーフ層43を導入することによ
り、高い耐圧を安定して得ることができる。
第30の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、n型ドリフト層2およびp型ドリフト層4の形状に
あり、p型ドリフト層4は櫛団子状の形状を有してい
る。このような形状を有するn型ドリフト層2およびp
型ドリフト層4は、以下の製造方法により形成される。
濃度のn型半導体基板を準備し、このn型半導体基板上
にn型半導体層をエピタキシャル成長させる。その後、
p型ドリフト層4となる領域のn型半導体層の表面にボ
ロン等のp型不純物を選択的にイオン注入し、続いてp
型不純物の活性化アニールを行う。
長工程とp型不純物のイオン注入工程とを複数回繰り返
し(図45の形状とするには5回繰り返す。)、p型不
純物を拡散するための熱処理を行うことにより、図48
に示すような形状を有するn型ドリフト層2およびp型
ドリフト層4が得られる。
n型ドリフト層2とp型ドリフト層4を形成できるよう
になる。
第31の実施形態に係る縦型のパワーMOSFETを含
む半導体装置の断面図である。
は、p型ドリフト層4中に、n型ドリフト層2とp型ド
リフト層4との境界面に平行な面を有する絶縁膜44が
形成され、絶縁膜44により分断された2つのp型ドリ
フト層4a,4bが電極45によって接続されているこ
とにある。
割された2つのp型ドリフト層4a,4bは電極45に
よって等電位になるため、絶縁膜が存在してもその外側
に空乏層が広がって、高耐圧を確保できるようになる。
このように、n型ドリフト層2とp型ドリフト層4とが
繰り返して配列されてなるドリフト層中に絶縁膜44を
形成する場合においても、高耐圧を確保することはでき
る。
2およびp型ドリフト層4は、例えば以下のような製造
方法により形成される。
濃度のn型半導体基板を準備し、このn型半導体基板上
にn型半導体層をエピタキシャル成長させる。
が埋め込まれるトレンチを形成し、上記トレンチの側壁
にボロン等のp型不純物をイオン注入し、このイオン注
入したp型不純物を活性化するためのアニールを行い、
そして上記p型不純物を拡散するための熱処理を行う。
その結果、p型不純物が拡散した領域のn型半導体層は
p型ドリフト層4となり、残りの領域のn型半導体層は
n型ドリフト層2となる。
膜44を形成する。トレンチの外部に形成された絶縁膜
44は、例えばCMPまたはエッチングにより除去す
る。絶縁膜44は熱酸化以外の方法、例えばCVDで形
成しても構わない。その後、電極45を形成して、図4
9に示すような構造を有するn型ドリフト層2およびp
型ドリフト層4が得られる。
p型ドリフト層4との境界面に平行な面を必ずしも持つ
必要はない。
27〜第31の実施形態で説明したパワーMOSFET
の具体的な平面構造について説明する。
ダイシングライン領域を含む全領域に亙って、ストライ
プ状のp型ドリフト層4が一方向に沿って配列形成され
ている平面構造を示している。ここで、ストライプ状の
p型ドリフト層4の長手方向に直交する方向(横方向)
のチップサイズは、p型ドリフト層4の繰り返しピッチ
の整数倍に設定されている。
トライプ状のp型ドリフト層4の長手方向において、ス
トライプ状のp型ドリフト層4が所定の長さをもって分
割形成されている平面構造を示している。
ト層4が互いに直交する二方向に配列形成されている平
面構造を示している。ここで、ストライプ状のp型ドリ
フト層4の長手方向に平行な方向(縦方向)のチップサ
イズは、同方向におけるp型ドリフト層4の繰り返しピ
ッチの整数倍に設定されている。
ッシュ状に配列形成されている平面構造を示している。
ここで、縦および横方向のチップサイズは、それぞれ、
p型ドリフト層4の縦および横方向の繰り返しピッチの
整数倍に設定されている。
好ましくは、n型およびp型ドリフト層2,4の繰り返
しピッチの整数倍に設定する。
第33の実施形態に係る縦型のパワーMOSFETを含
むチップのプロセスフローを示す図である。上記パワー
MOSFETは、n型ドリフト層とp型ドリフト層とが
セル領域、接合終端領域およびダイシングライン領域の
全体に形成されたものであり、具体的には図43、図4
4、図46〜図48に示したパワーMOSFET等であ
る。以下、これらの図に用いられた共通の参照符号
(1,2,4)を参照しながら説明する。
濃度のn型半導体層からなる基板(ウェハ)を準備し
(ステップS1)、次いで、台基板上に、n型およびp
型ドリフト層2,4となるn型半導体層をエピタキシャ
ル成長させる(ステップS2)。
ドリフト層4を選択的に形成し、n型ドリフト層2とp
型ドリフト層4とが交互に繰り返されたドリフト層を形
成する(ステップS3)。p型ドリフト層4が形成され
ずに残ったn型半導体層がn型ドリフト層2となる。こ
のようにしてドリフト層が作り込まれた基板(ウェハ)
が得られる。なお、上記ドリフト層の全てが主電流が流
れるドリフト層として使用されるのではなく、一部は接
合終端およびダイシングラインとして使用される。
によって決まる。したがって、同じ耐圧の素子であれ
ば、電流定格(チップサイズ)に関係なく、ステップS
3にて得られたドリフト層が作り込まれた基板は、共通
の基板として使用することができる。一つの基板から切
り出されるチップの数は、電流定格が大きいほど少なく
なる。
p型半導体層を形成する方法としては、様々な方法を用
いることが可能である。以下に代表的な二つの方法を示
す。
いた方法である。まず、露光・イオン注入・活性化アニ
ール等の工程を通して、p型ドリフト層4となる領域の
n型半導体層の表面に、活性化されたp型不純物を選択
的に導入する。
半導体層上に、n型半導体層を再びエピタキシャル成長
させ、再度、同様に、p型不純物を導入する。この一連
の工程を繰り返し、n型およびp型ドリフト層2,4と
して必要な厚さを有する、p型不純物が導入されたn型
半導体層を形成する。
の工程は繰り返されるが、耐圧が同じであれば電流定格
に関係なく、必要となる露光用マスクは一枚である。
不純物を熱処理により拡散させ、n型およびp型ドリフ
ト層2,4が得られる。
ル成長を用いた方法である。まず、p型ドリフト層とな
る領域のn型半導体層内に基板に達するトレンチを選択
的に形成する。
光用マスクが必要となるが、耐圧が同じであれば電流定
格に関係なく、トレンチを形成する工程は1回なので、
必要となる露光用マスクは一枚である。
4としてのp型半導体層をエピタキシャル成長させ、n
型およびp型ドリフト層2,4が得られる。
びp型ドリフト層2,4の表面にMOSFET構造を形
成し、セル領域の素子構造を完成させる工程、接合終端
領域の接合終端構造を完成させる工程等の周知の工程が
続き、所定電流定格のパワーMOSFETが作り込まれ
る基板が得られる(ステップS4)。
切り、パワーMOSFETのチップを得る(ステップS
5)。
なる電流定格(チップサイズ)のパワーMOSFETの
チップを製造するにあたって、電流定格毎の異なる基板
を形成する必要が無くなるので、プロセスの簡略化、製
造コストの削減化を図られるようになる。
第34の実施形態に係る縦型のパワー半導体素子を含む
半導体装置の断面図である。
は、セル領域に静電誘導型トランジスタ(SIT)が形
成されていることにある。このSITは、n型ソース層
6、n型ドリフト層2、n型ドレイン層1を電流通路と
し、この電流通路はp型ドリフト層4とn型ドリフト層
2とによって構成されるpn接合の界面から生じる空乏
層によって制御される。
に、同じ耐圧であれば、電流定格(素子サイズ)が異な
っても、作成に使用する基板は同じなので、製造コスト
の削減化等の効果が得られる。
ートを用いて説明する。図55中の各線は、上から順
に、ゲート端子Gのゲート電圧Vg、ドレイン端子Dを
流れるドレイン電流Id、ドレイン端子Dの電圧Vdを
示している。
子Gにソース端子Sに対して負の電圧が印加される。こ
れにより、p型ドリフト層4とn型ドリフト層2とによ
って構成されるpn接合の空乏領域によって電流通路が
遮断され、図56に示すように等電位線が分布して、素
子は高電圧を阻止する。図56において等電位線は点線
で示してある。
ゲート端子Gにソース端子Sに対して零電圧または上記
pn接合のビルトイン電圧以下の正の電圧が印加され
る。これにより、オフ状態で広がっていた、上記pn接
合の空乏領域は消失し、図57に示すように、n型ソー
ス層6からn型ドリフト層2を通ってn型ドレイン層1
に電子e- が流れて、素子がオン状態になる。
態)のパワー半導体素子および図65の従来のMOSF
ET(p/n型ドリフト層)の耐圧−オン抵抗特性を示
す特性図である。なお、図中には、図63の従来のMO
SFET(単一ドリフト層)の耐圧−オン抵抗特性も併
記してある。
は、ドリフト層をn型ドリフト層109とp型ドリフト
層110とが交互に形成された短冊構造を用いて構成す
ることにより、単一のn型ベース層102のみをドリフ
ト層として持つ図63の従来のMOSFETよりオン抵
抗が低減される。
Tは、素子の耐圧が低くなるほど、素子のオン抵抗に占
めるMOSFET構造のチャネル抵抗の成分が増加する
ために、オン抵抗の十分な低減が困難である。
FETの場合であれば、250V以下の耐圧において顕
著になる。特に、破壊電界強度が大きくドリフト層厚を
薄くできるSiC系のMOSFETの場合により顕著に
なる。上記問題は、チャネル抵抗を有する他の素子にも
いえる。
素子では、素子のオン・オフ制御がpn接合の空乏領域
によってなされることから、電流通路にMOSチャネル
が介在せず、低耐圧領域まで十分な低オン抵抗特性が実
現される。
半導体素子を例に説明したが、最大破壊電界強度がSi
より大きいSiCを材料に用いた場合には、Siを用い
た場合よりもドリフト層の厚さを薄くできることから、
図58に示した効果はいっそう顕著となる。
第35の実施形態に係る縦型のパワー半導体素子を含む
半導体装置の断面図である。
は、第1のp型ベース層5を備えていることにある。
2、p型ドリフト層4およびn型ソース層6に接すると
ともに、n型ソース層6より深く形成され、かつn型ソ
ース層6を側面から挟み込むように形成されている。
に、第1のp型ベース層5とn型ドリフト層2とのpn
接合から生じる空乏層によって、n型ドリフト層2を介
して隣り合う第1のp型ベース層5同士がピンチオフす
ることによる電流通路の遮断の方が、n型ドリフト層2
とp型ドリフト層4とのpn接合から生じる空乏層によ
って、n型ドリフト層2を介して隣り合う第1のp型ベ
ース層5同士がピンチオフすることによる電流通路の遮
断よりも速く起こる。これにより、n型ソース層6直下
に空乏領域を素早く確実に形成できることから、ターン
オフ速度を速くでき、かつ安定して高耐圧が得られる。
第36の実施形態に係る縦型のパワー半導体素子を含む
半導体装置の断面斜視図である。
と異なる点は、n型ドリフト層2、p型ドリフト層4の
配列方向に対して垂直方向に、ゲート電極8、ソース電
極11が配列されていることにある。図60において、
46は絶縁膜を示している。
ト層4の繰り返しピッチと、ゲート電極8の繰り返しピ
ッチとを独立に設定することができる。これにより、上
記配列方向と平行な断面S4において、n型ドリフト層
2、p型ドリフト層4を微細化でき、n型ドリフト層2
のn型不純物濃度を高くできることから、オン抵抗のさ
らなる低減化を図れる。
第37の実施形態に係る縦型のパワー半導体素子を含む
半導体装置の断面斜視図である。
は、n型ドリフト層2、p型ドリフト層4の配列方向に
対して垂直な断面S5において、n型ソース層6と第1
のp型ベース層5とが選択的に形成されていることにあ
る。
型ベース層5の繰り返しピッチと、n型ドリフト層2お
よびp型ドリフト層4の繰り返しピッチとを独立に設定
することができる。
型ベース層5の繰り返しピッチに対して、n型ドリフト
層2およびp型ドリフト層4の繰り返しピッチを独立に
設定できるようになる。
断面S5において、n型ドリフト層2およびp型ドリフ
ト層4の繰り返しピッチを、n型ソース層6および第1
のp型ベース層5の繰り返しピッチよりも小さくでき、
n型ドリフト層2の幅をより狭くできる。
でき、n型ドリフト層2のn型不純物濃度をより高くで
きることから、オン抵抗のさらなる低減化を図れるよう
になる。
第38の実施形態に係る縦型のパワー半導体素子を含む
半導体装置の断面斜視図である。
は、n型ドリフト層2、p型ドリフト層4との配列方向
に対して垂直な方向に、ゲート電極8、ソース電極11
が配列されていることにある。言い換えれば、第37の
実施形態と第36の実施形態とを組み合わせたのが本実
施形態である。
同様に、n型ドリフト層2、p型ドリフト層4の繰り返
しピッチと、ゲート電極8の繰り返しピッチとを独立に
設定することができる。これにより、n型ドリフト層
2、p型ドリフト層4をより微細化できることから、オ
ン抵抗のさらなる低減化を図れるようになる。
ものではない。例えば、上記実施形態では第1導電型と
してn型、第2導電型としてp型を用いているが、その
反対に第1導電型としてp型、第2導電型としてn型を
用いても良い。
子として、パワーMOSFETやSITを例にあげた
が、n型ドリフト層、p型ドリフト層を用いたものであ
れば、特に限定されるものではない。
いて具体的な例示はしなかったが、パワー半導体素子を
含むものであれば、特に限定されるものではない。その
範囲は、例えば家庭用の電気機器(例えばテレビ)か
ら、輸送関係の機器(例えば自動車)、工場内の機器
(例えばコンピュータ制御の工作機械(CNC))と幅
広いものである。
み合わせて実施することも可能である。
の発明が含まれており、開示される複数の構成要件にお
ける適宜な組み合わせにより種々の発明が抽出され得
る。例えば、実施形態に示される全構成要件から幾つか
の構成要件が削除されても、発明が解決しようとする課
題の欄で述べた課題を解決できる場合には、この構成要
件が削除された構成が発明として抽出され得る。
で、種々変形して実施できる。
ン抵抗の低減化、あるいは製造コストの削減化を図れ
る、第1導電型ドリフト層と第2導電型ドリフト層を用
いたパワー半導体素子を含む半導体装置およびその製造
方法を実現できるようになる。
OSFETを含む半導体装置の断面図
が得られる理由を説明するための断面図
電圧が印加されたときの電位分布(等電位線)を示す図
電界強度分布を示す図
電界強度分布を示す図
通状態)でのキャリア(電子)の流れを示す図
ン抵抗特性を示す特性図
OSFETを含む半導体装置の断面図
OSFETのn型およびp型の不純物濃度分布を示す図
MOSFETのn型およびp型の不純物濃度分布を示す
図
SFETの製造工程を示す断面図
SFETの製造工程の変形例を示す断面図
MOSFETのn型およびp型の不純物濃度分布を示す
図
MOSFETのn型およびp型の不純物濃度分布を示す
図
SFETの製造工程を示す断面図
MOSFETを含む半導体装置の断面図
MOSFETを含む半導体装置の断面図
MOSFETを含む半導体装置の断面斜視図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
圧が得られる理由を説明するための断面図
(阻止状態)での電位分布(等電位線)を示す図
(導通状態)でのキャリア(電子、正孔)の流れを示す
図
オン抵抗特性を示す特性図
示す断面図
Tの製造工程を示す断面図
ーMOSFETを含む半導体装置の断面斜視図
ーMOSFETを含む半導体装置の断面斜視図
ーMOSFETを含む半導体装置の断面斜視図
の関係を示す図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
おける電位分布(等電位線)を示す図
り基板(ウェハ)上に転写される平面構造を模式的に示
す図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
ーMOSFETを含む半導体装置の断面図
面構造を示す平面図
な平面構造を示す平面図
具体的な平面構造を示す平面図
ーMOSFETを含む半導体装置を含むチップのプロセ
スフローを示す図
ー半導体素子を含む半導体装置の断面図
ト
態における電位分布(等電位線)を示す図
態(導通状態)でのキャリア(電子)の流れを示す図
OSFETの耐圧−オン抵抗特性を示す特性図
ー半導体素子を含む半導体装置の断面図
ー半導体素子を含む半導体装置の断面斜視図
ー半導体素子を含む半導体装置の断面斜視図
ー半導体素子を含む半導体装置の断面斜視図
分布を示す図
を示す断面図
れを示す図
層) 5…第1のp型ベース層(第1の第2導電型ベース層) 6…n型ソース層(第1導電型ソース層)w 7…ゲート絶縁膜(第1のゲート絶縁膜) 8…ゲート電極(第1のゲート電極) 9…第2のp型ベース層(第2の第2導電型ベース層) 10…ドレイン電極(第1の主電極) 11,11L…ソース電極(第2の主電極) 12…再結合中心 13…n型ベース層 14…トレンチ 15…n型不純物 16…p型不純物 17,18…n型ベース層 19…p型ベース層 20…絶縁膜 21…基板 22…基板電極 23…トレンチ 24…n型半導体層層 25…p型ガードリング層(接合終端構造) 26…nチャネルストッパ層(接合終端構造) 27…電極 28…p型ドレイン層 29…n型ベース層 30…p型ソース層 31…第2のゲート絶縁膜 32…第2のゲート電極 33…第2のドレイン電極 34…第2のソース電極 35…第1の端子 36…第2の端子 37…基板 38…n型バッファ層 39…nチャネルストッパ層 40…電極 41…フィールドプレート電極(接合終端構造) 42…絶縁膜 43…リサーフ層(接合終端構造) 44…絶縁膜 45…電極 46…絶縁膜
Claims (21)
- 【請求項1】パワー半導体素子を含む半導体装置であっ
て、前記パワー半導体素子は、 第1導電型ドレイン層と、 前記第1導電型ドレイン層に設けられた第1導電型ドリ
フト層および第2導電型ドリフト層と、 第1導電型ドリフト層と第2導電型ドリフト層との間に
これらに接して設けられた絶縁膜と、 前記第1導電型ドリフト層の表面に設けられた第1の第
2導電型ベース層と、 前記第1の第2導電型ベース層の表面に選択的に設けら
れた第1導電型ソース層と、 前記第1導電型ソース層と前記第1導電型ドリフト層と
の間の前記第1の第2導電型ベース層上にゲート絶縁膜
を介して設けられたゲート電極と、 前記第2導電型ドリフト層の表面に設けられた第2の第
2導電型ベース層と、 前記第1導電型ドレイン層に設けられた第1の主電極
と、 前記第1導電型ソース層、前記第1の第2導電型ベース
層および前記第2の第2導電型ベース層に設けられた第
2の主電極とを具備してなることを特徴とする半導体装
置。 - 【請求項2】Ndrift>2×ε×(Emax×Ldrift−V
b)/(q×Ldrift2 ) Ndrift:前記第1導電型ドリフト層の第1導電型不純
物の濃度[cm-3] ε :前記パワー半導体素子の半導体材料の誘電率
[F/cm] Emax :前記半導体材料の絶縁破壊電界[V/cm] Ldrift:前記第1導電型ドリフト層の厚さ[cm] Vb :前記パワー半導体素子の耐圧[V] q :素電荷量(1.60219×10-19[C]) を満たすことを特徴とする請求項1に記載の半導体装
置。 - 【請求項3】前記絶縁膜は前記第1導電型ドレイン層に
接し、かつ前記絶縁膜はその両側の前記第1導電型ドリ
フト層および第2導電型ドリフト層の側面全体に接して
いることを特徴とする請求項1に記載の半導体装置。 - 【請求項4】前記絶縁膜はその両側の前記第1導電型ド
リフト層および第2導電型ドリフト層の側面の一部に接
していることを特徴とする請求項1に記載の半導体装
置。 - 【請求項5】前記第2導電型ドリフト層の幅は、前記第
1導電型ドリフト層の幅よりも狭いことを特徴とする請
求項1に記載の半導体装置。 - 【請求項6】前記第1導電型ドリフト層と前記絶縁膜と
の界面準位密度、および前記第2導電型ドリフト層と前
記絶縁膜との界面準位密度は、それぞれ1×1011cm
-2以上であることを特徴とする請求項1に記載の半導体
装置。 - 【請求項7】前記第1導電型ドリフト層の前記絶縁膜と
接した面における表面再結合速度、および前記第2導電
型ドリフト層の前記絶縁膜と接した面における表面再結
合速度は、それぞれ1×103 cm・s-1以上であるこ
とを特徴とする請求項1に記載の半導体装置。 - 【請求項8】前記第1導電型ドリフト層、前記第1の第
2導電型ベース層、前記第2導電型ソース層、前記ゲー
ト絶縁膜および前記ゲート電極により規定されるMOS
FET構造は、そのチャネル領域には、前記パワー半導
体素子のオン状態において、前記絶縁膜と前記第1導電
型ドリフト層との界面から生じる空乏層がかからないよ
うに形成されていることを特徴とする請求項1に記載の
半導体装置。 - 【請求項9】前記第1導電型ドリフト層内の不純物濃度
分布は、前記第1導電型ドリフト層と前記第1導電型ド
レイン層との境界から、前記第1導電型ドリフト層の内
部に向かって、第1導電型不純物の濃度が減少する分布
を含むことを特徴とする請求項1に記載の半導体装置。 - 【請求項10】前記第1導電型ドリフト層、前記第1の
第2導電型ベース層、前記第2導電型ソース層、前記ゲ
ート絶縁膜および前記ゲート電極により規定されるMO
SFET構造は、そのチャネル長方向が、前記第1導電
型ドリフト層、前記絶縁膜および前記第2導電型ドリフ
ト層の配列方向とは別の方向に設定されていることを特
徴とする請求項1に記載の半導体装置。 - 【請求項11】前記絶縁膜は前記第1導電型ドレイン層
に接しておらず、かつ前記第1導電型ドレイン層側にお
いて、前記第1導電型ドリフト層と前記第2導電型ドリ
フト層とは前記絶縁膜を介さずに接していることを特徴
とする請求項1に記載の半導体装置。 - 【請求項12】前記第2の主電極は、前記第1導電型ソ
ース層の上面および側面に接していることを特徴とする
請求項1に記載の半導体装置。 - 【請求項13】内部に絶縁膜を含まない接合終端領域を
さらに備えていることを特徴とする請求項1に記載の半
導体装置。 - 【請求項14】前記接合終端領域は、前記第1導電型ド
リフト層よりも低不純物濃度の第1導電型半導体層を含
むことを特徴とする請求項13に記載の半導体装置。 - 【請求項15】前記第2導電型ドリフト層には、半導体
素子が内蔵されていることを特徴とする請求項1に記載
の半導体装置 - 【請求項16】前記半導体素子は、前記パワー半導体素
子と逆導電チャネルタイプのMOSFET構造を有する
もの、または逆導通ダイオードであることを特徴とする
請求項15に記載の半導体装置。 - 【請求項17】第1導電型ドレイン層と、 前記第1導電型ドレイン層に接して設けられた第1導電
型ドリフト層と、前記第1導電型ドレイン層および前記
第1導電型ドリフト層に接して設けられた第2導電型ド
リフト層とが交互に繰り返して配列されてなるドリフト
層と、 前記ドリフト層内に設けられ、パワー半導体素子を含む
セル領域と、 前記ドリフト層内に前記セル領域を囲むように設けら
れ、接合終端構造を含む接合終端領域とを具備してなる
ことを特徴とする半導体装置。 - 【請求項18】第1導電型ドレイン層と、該第1導電型
ドレイン層上に設けられたベース層とを含む基板を準備
する工程と、 前記ベース層中に複数の溝を形成し、該複数の溝を介し
て互いに隔たれた、前記ベース層からなる複数の半導体
層を形成する工程と、 前記複数の溝の内部に絶縁膜を形成する工程と、 前記複数の半導体層について、一つおきにその表面に第
1導電型不純物をイオン注入し、残りの前記複数の半導
体層の表面に第2導電型不純物をイオン注入する工程
と、 前記第1導電型不純物および第2導電型不純物を熱処理
により前記半導体層内に拡散させ、前記第1導電型不純
物が拡散された前記半導体層からなる第1導電型ドリフ
ト層、および前記第2導電型不純物が拡散された前記半
導体層からなる第2導電型ドリフト層を形成する工程
と、 前記第1導電型ドリフト層の表面に第1の第2導電型ベ
ース層、前記第1の第1導電型ベース層の表面に第1導
電型ソース層、前記第1導電型ソース層と前記第1導電
型ドリフト層との間の前記第1の第2導電型ベース層上
にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前
記第2導電型ドリフト層の表面に第2の第2導電型ベー
ス層、前記ドレイン層に第1の主電極、前記第1導電型
ソース層と前記第1および第2の第2導電型ベース層に
第2の主電極をそれぞれ形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項19】第1導電型ドレイン層と、該第1導電型
ドレイン層上に設けられたベース層とを含む基板を準備
する工程と、 前記ベース層の表面の互いに隔てられた複数の第1の領
域内に第1導電型不純物をイオン注入し、前記ベース層
の表面の前記複数の第1の領域で挟まれた複数の第2の
領域内に第2導電型不純物をイオン注入する工程と、 前記複数の第1の領域と前記複数の第2の領域との間の
領域を含む複数の第3の領域に複数の溝を形成し、該複
数の溝を介して互いに隔たれた、前記第1導電型不純物
および前記第2導電型不純物がイオン注入された前記ベ
ース層からなる複数の半導体層を形成する工程と、 前記複数の溝の内部に絶縁膜を形成する工程と、 前記第1導電型不純物および第2導電型不純物を熱処理
により前記半導体層内に拡散させ、前記第1導電型不純
物が拡散された前記半導体層からなる第1導電型ドリフ
ト層、および前記第2導電型不純物が拡散された前記半
導体層からなる第2導電型ドリフト層を形成する工程
と、 前記第1導電型ドリフト層の表面に第1の第2導電型ベ
ース層、前記第1の第1導電型ベース層の表面に第1導
電型ソース層、前記第1導電型ソース層と前記第1導電
型ドリフト層との間の前記第1の第2導電型ベース層上
にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前
記第2導電型ドリフト層の表面に第2の第2導電型ベー
ス層、前記ドレイン層に第1の主電極、前記第1導電型
ソース層と前記第1および第2の第2導電型ベース層に
第2の主電極をそれぞれ形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項20】第1導電型ドレイン層と、該第1導電型
ドレイン層上に設けられた第1のベース層とを含む基板
を準備する工程と、 前記第1のベース層の表面の互いに隔てられた複数の第
1の領域に第1導電型不純物をイオン注入し、前記第1
のベース層の表面の前記複数の第1の領域で挟まれた複
数の第2の領域に第2導電型不純物をイオン注入する工
程と、 前記第1のベース層上に第2のベース層を形成する工程
と、 前記複数の第1の領域上の前記第2のベース層の表面の
第1の領域に第1導電型不純物をイオン注入し、前記複
数の第2の領域上の前記第2のベース層の表面の第2の
領域に第2導電型不純物をイオン注入する工程と、 前記第1のベース層の前記複数の第1の領域と前記複数
の第2の領域との間、および前記第2のベース層の前記
複数の第1の領域と前記複数の第2の領域との間の領域
を含む複数の領域に複数の溝を形成し、前記複数の溝を
介して互いに隔たれた、前記第1導電型不純物および前
記第2導電型不純物がイオン注入された前記第1および
第2のベース層からなる複数の半導体層を形成する工程
と、 前記複数の溝の内部に絶縁膜を形成する工程と、 前記第1導電型不純物および第2導電型不純物を熱処理
により前記半導体層内に拡散させ、前記第1導電型不純
物が拡散された前記半導体層からなる第1導電型ドリフ
ト層、および前記第2導電型不純物が拡散された前記半
導体層からなる第2導電型ドリフト層を形成する工程
と、 前記第1導電型ドリフト層の表面に第1の第2導電型ベ
ース層、前記第1の第1導電型ベース層の表面に第1導
電型ソース層、前記第1導電型ソース層と前記第1導電
型ドリフト層との間の前記第1の第2導電型ベース層上
にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極、前
記第2導電型ドリフト層の表面に第2の第2導電型ベー
ス層、前記ドレイン層に第1の主電極、前記第1導電型
ソース層と前記第1および第2の第2導電型ベース層に
第2の主電極をそれぞれ形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項21】第1導電型ドレイン層上に、第1導電型
ドリフト層と第2導電型ドリフト層とが交互に繰り返し
て配列してなるドリフト層を形成する工程と、 前記ドリフト層内に、互いに隔てられた、パワー半導体
素子を含むセル領域を複数形成するとともに、前記セル
領域を囲み、かつ接合終端構造を含む接合終端領域を複
数形成することにより、前記ドリフト層内に前記セル領
域とそれを囲む前記接合終端領域との対からなる、セル
・接合終端領域を複数形成する工程と、複数の前記セル
・接合終端領域を互いに分離する工程とを有することを
特徴とする半導体装置。
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