JP2006049582A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ゲート直下のｐウェルとｎウェルとの接合近傍のｎウェル濃度を高めること。ｐウェルの直下におけるｎウェルの不純物量および厚さを増加させ、ハイサイドスイッチに適した高いパンチスルー耐圧を得ること。
【解決手段】ｐ型半導体基板１の表面層にｎウェル２が形成され、ｎウェル２内にｎ+ドレイン領域８とｐウェル３が形成され、ｐウェル３内にｎ+ソース領域４が形成され、ｐウェル３の、ｎ+ソース領域４とｎウェル２とに挟まれた部分の表面上にゲート酸化膜６を介してゲート電極７が形成された横型ＭＯＳＦＥＴにおいて、ｐウェル３を内包するように第２のｎウェル１３を形成し、ゲート直下のｐウェル３とｎウェル２との接合近傍におけるｎ型不純物濃度を高くするとともに、ｐウェル３の直下におけるｎ型半導体領域の不純物量と厚さを増加させる。
【選択図】 図１

Description

この発明は、半導体装置およびその製造方法に関し、特に耐圧とオン電圧のトレードオフが良好な横型ＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する電界効果トランジスタ）等を構成する半導体装置およびその製造方法に関する。
図１２は、従来の横型ＭＯＳＦＥＴの構成を示す断面図である。図１２に示すように、ｐ型半導体基板１の表面層に、ｎウェル２が形成されている。ｎウェル２の表面層には、ｐウェル３が選択的に形成されている。ｐウェル３の表面層には、ｎ+ソース領域４とｐ+コンタクト領域５が形成されている。ｐ+コンタクト領域５とｎ+ソース領域４には、ソース電極１０が接触している。また、ｎウェル２の表面層には、ｎ+ドレイン領域８がｐウェル３から離れて形成されている。ｎ+ドレイン領域８には、ドレイン電極１１が接触している。
ｎ+ソース領域４とｎウェル２は、その間にｐウェル３の一部を挟んで離れており、ｐウェル３の、ｎ+ソース領域４とｎウェル２に挟まれた部分の表面上には、ゲート酸化膜６を介してゲート電極７が形成されている。ゲート酸化膜６およびゲート電極７は、ｎ+ドレイン領域８の近くまで延びている。そして、ゲート電極７のドレイン寄りの部分からｎ+ドレイン領域８に至るまでの間の部分には、この部分のゲート電極７の直下の電界を緩和する等の目的のため、ＬＯＣＯＳ酸化膜９が形成されている。また、ｐ型半導体基板１の裏面には、裏面電極１２が形成されている。この裏面電極１２は、通常、ソース電極１０と同電位にされる。
図１２に示す構成のＭＯＳＦＥＴでは、ソース電極１０に対して正となる電圧がドレイン電極１１に印加された状態で、ゲート電極７にゲート閾値以下の電圧が印加されているときには、ｐウェル領域３とｎウェル領域２との間のｐｎ接合が逆バイアスされた状態となるため、電流は流れない。それに対して、ゲート電極７にゲート閾値以上の電圧が印加されると、ｐウェル領域３の、ゲート電極７の直下の部分の表面層に反転層が形成される。それによって、ｎ+ドレイン領域８、ｎウェル２、ｐウェル３の表面反転層およびｎ+ソース領域４の経路で電流が流れるので、周知のＭＯＳＦＥＴのスイッチング動作を行うことができる。
以上のような構造を有するＭＯＳＦＥＴは、ｐウェル３とｐ型半導体基板１とがｎウェル２によって分離されているので、ＭＯＳＦＥＴのオン状態のときにｎ+ソース領域４およびｐウェル３の電位が高くなるハイサイドスイッチに適用可能である。なお、このような構造の横型ＭＯＳＦＥＴにおいて、耐圧とオン電圧のトレードオフを改善するには、リサーフ（ＲＥＳＵＲＦ：リデュースト・サーフィス・フィールド）構造を適用することが有効である。リサーフ構造を適用する場合、ｎウェル２の単位面積当たりの不純物総量は、リサーフ条件である１×１０12ｃｍ-2程度である。
ところで、以下のような構成の半導体装置が公知である。例えば、ｐ型半導体基板上にｎ-エピタキシャル層を成長させ、そのエピタキシャル層にｐ+ボディ領域を形成し、そのボディ領域内にｐチャネル領域およびｎ+ソース領域を形成し、チャネル領域から離れてエピタキシャル層にｎ+のドレイン領域を形成し、ソース領域からドレイン領域に至る部分とチャネル領域の上に、ゲート酸化膜を介してゲート電極を配置し、ボディ領域の直下にｎ+埋め込み層を形成した横型ＭＯＳＦＥＴが公知である（例えば、特許文献１参照。）。
また、ｐ型半導体基板と、その半導体基板の表面に選択的に形成されたｐボディ層と、そのボディ層の表面に選択的に形成されたｎ+ソース層と、半導体基板の表面のボディ層とは異なる領域に選択的に形成されたｎ-第１オフセット層と、その第１オフセット層の表面に選択的に形成されたｎ-第２オフセット層と、その第２オフセット層の表面に選択的に形成されたｎ+ドレイン層と、ソース層と第１オフセット層とに挟まれた領域上にゲー卜絶縁膜を介して形成されたゲート電極と、ボディ層の表面とソース層の表面の両者に接して形成されたソース電極と、ドレイン層の表面に形成されたドレイン電極とを備えた構造の高耐圧ＭＯＳＦＥＴが公知である（例えば、特許文献２参照。）。
さらに、ｎ型半導体層を有した基板と、半導体層の表層部に形成されたｐベース領域と、ベース領域の表層部に形成されたｎ+ソース領域と、半導体層の表層部において、ベース領域から離間するように配置されたｎ+ドレイン領域と、ソース領域とドレイン領域との間に位置するベース領域をチャネル領域とし、そのチャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ソース領域に接続されたソース電極と、ドレイン領域に接続されたドレイン電極とを備えてなり、さらに、半導体層の表層部には、ドレイン領域とベース領域との間に配置されたｎ型領域が備えられ、そのｎ型領域が、半導体層よりも高濃度で形成され、ドレイン領域に近づくほど高濃度となるように構成された横型ＭＯＳＦＥＴが公知である（例えば、特許文献３参照。）。
特開平１１−１０２９８２号公報（図１） 特開平１１−１２１７４２号公報（図１） 特開２００１−３５２０７０号公報（図１、図２）
図１２に示す従来構成の横型ＭＯＳＦＥＴでは、ｐウェル３を形成するための拡散によって、ｐウェル３とｎウェル２との接合付近におけるｎウェル２の濃度は非常に低くなる。また、ｎウェル２の形成後にＬＯＣＯＳ酸化膜９を成長させる際に、ｐ型半導体基板１においてｐ型不純物として通常用いられるボロンが酸化膜中に吸い出されるため、正味のｎ型不純物濃度が上昇し、図１３（ｂ）に示すように、ｐウェル３とｎウェル２との接合付近からＬＯＣＯＳ酸化膜９のソース側端部にかけての濃度勾配が特に大きくなる。図１３において、（ａ）は、ｐウェル３からＬＯＣＯＳ酸化膜９のソース側端部までのＳｉ表面近傍の概略構成を示しており、（ｂ）は、（ａ）の構成に対応する濃度分布を模式的に示している。
また、図１３（ｃ）に、同図（ｂ）に示すような濃度分布において、ｎウェル２とｐ型半導体基板１（図１２参照）との接合から伸びる空乏層がｎウェル２とｐウェル３との接合から伸びる空乏層につながり、空乏層の横方向の広がりが増加（リサーフ効果）する条件のときのアバランシェ電圧近傍での電界分布を模式的に示す。図１３（ｃ）に示すように、ｎウェル２とｐウェル３とのｐｎ接合近傍の電界強度は低く、不純物濃度が急激に高くなるＬＯＣＯＳ酸化膜９のソース側端部付近で最大電界強度となる。なお、ｎウェル２の濃度が低い場合には、ＬＯＣＯＳ酸化膜９のドレイン側端部付近で最大電界強度となる。
ＬＯＣＯＳ酸化膜９のソース側端部付近で最大電界強度となるため、電界強度の積分で表される電圧のうち、ｐウェル３とＬＯＣＯＳ酸化膜９のソース側端部との間で保持する部分は小さくなる。また、この部分の濃度が低いと、ゲートに閾値以上の電圧が印加されたときに、ｐウェル３の、ゲート電極７の直下の部分の表面層に形成されるチャネル領域からｎウェル２に流入する電子に対してＪＦＥＴ効果が現れやすい。そのため、オン抵抗が上昇し、耐圧とオン抵抗のトレードオフが悪化してしまう。そして、リサーフ効果を利用しない場合にはｎウェル２の濃度を低下させる必要があるため、ＪＦＥＴ効果によるオン抵抗の増加は、さらに顕著となる。一方、ｎウェル２の濃度を高くすると、ＬＯＣＯＳ酸化膜９のゲート側端部の直下の電界強度が非常に高くなり、耐圧が低下してしまう。そのため、ｎウェル２の濃度をあまり高くすることはできない。
さらに、図１２に示す従来構成の横型ＭＯＳＦＥＴをハイサイドスイッチとして使用する場合には、次のような不都合が生じることがある。図１４は、ＭＯＳＦＥＴを用いたハイサイドスイッチの一般的な接続例を示す等価回路図である。図１４に示すように、ＭＯＳＦＥＴ２１のドレイン端子（Ｄ）は電源に接続され、ソース端子（Ｓ）は負荷２２に接続されている。ＭＯＳＦＥＴ２１がオン状態であるときのソース電位は、おおよそＶｄｄ（≒Ｖｄｄ−ＭＯＳＦＥＴのオン電圧）になっている。
図１５は、ハイサイドスッチとして用いた横型ＭＯＳＦＥＴのオン状態での空乏層の広がりを説明する図である。ＭＯＳＦＥＴ２１がオン状態であるとき、ｎウェル２とｐ型半導体基板１とのｐｎ接合からは、Ｖｄｄ−ＧＮＤ（接地電位）間の電圧で空乏層が広がっている。この空乏層は、電圧が高くなると、ｐウェル３とｎウェル２とのｐｎ接合から広がる空乏層につながり、さらにはパンチスルー現象が発生してｐウェル３からｐ型半導体基板１に向かって電流（ＩPT）が流れる。この電流ＩPTは、負荷２２を流れる電流（ＩL）とは別に、負荷２２をバイパスして流れるため、無効な電流となり、負荷２２に電流を流すという本来の目的を達成することができない。
このときのパンチスルー電圧は、ｎウェル２の濃度勾配にも依存するが、基本的にｎウェル２の、ｐウェル３の直下の部分の不純物総量が多いほど高く、かつｎウェル２の実質的な厚さが大きいほど高い。ここで、ｎウェル２の実質的な厚さとは、ｎウェル２の、ｐウェル３によって反転した部分を差し引いた残りの厚さのことである。ｎウェル２をリサーフ条件にした場合、その単位面積当たりの正味の不純物総量は約１×１０12ｃｍ-2程度である。しかし、ｎウェル２の、ｐウェル３の直下の部分では、ｐウェル３によって打ち消されるため、不純物総量は大幅に減少してしまう。また、ｎウェル２の残りの厚さも減少してしまう。
特に、ｎウェル２を拡散によって形成する場合には、表面近傍の高濃度領域がｐウェル３によって打ち消されるため、ｎウェル２の不純物総量および厚さの減少は顕著である。これらの不具合は、ｎウェル２の拡散深さを深くすることによって改善されるが、そのためには高温で長時間の拡散処理が必要である。従って、ｎウェル２の拡散深さにも限度があり、所望の改善効果を得るのは困難である。なお、このようなＭＯＳＦＥＴをローサイドスイッチに用いる場合には、ｐウェル３とｐ型半導体基板１とが同じ電位になるので、上述したような不都合は生じない。
この発明は、上述した従来技術による問題点を解消するため、ゲート直下のｐウェルとｎウェルとの接合近傍のｎウェル濃度を高めることによって、耐圧とオン電圧のトレードオフを改善することができる半導体装置を提供することを目的とする。また、この発明は、ｐウェルの直下におけるｎウェルの不純物量および厚さを増加させることによって、ハイサイドスイッチに適した高いパンチスルー耐圧を有する半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の半導体層と、前記半導体層の表面層に形成された第２導電型の第１の半導体領域と、前記第１の半導体領域内に形成された第２導電型のドレイン領域と、前記ドレイン領域から離れて前記第１の半導体領域の表面層に形成された第１導電型のチャネル領域と、前記チャネル領域内に形成された第２導電型のソース領域と、前記チャネル領域の、前記ソース領域と前記第１の半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記チャネル領域を内包するように形成された第２導電型の第２の半導体領域と、を備えることを特徴とする。この請求項１の発明によれば、ゲート直下のチャネル領域と第１の半導体領域との接合近傍における第２導電型半導体領域の不純物濃度が高くなるので、耐圧とオン電圧のトレードオフを改善することができる。また、チャネル領域の直下における第２導電型半導体領域の不純物量および厚さが増加するので、ハイサイドスイッチに適した高いパンチスルー耐圧を得ることができる。
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１の半導体領域の、前記ドレイン領域と前記チャネル領域との間で、かつ前記チャネル領域から離れた部分の表面に、電界緩和用の厚い絶縁層が形成されていることを特徴とする。この請求項２の発明によれば、第１の半導体領域の、厚い絶縁層の下の部分の電界を緩和することができる。
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記第１の半導体領域の単位面積当たりの正味の不純物総量が０．５×１０12ｃｍ-2〜３．０×１０12ｃｍ-2であることを特徴とする。この請求項３の発明によれば、第１の半導体領域によるリサーフ効果によって、オン抵抗と耐圧のトレードオフを良好な値にすることができる。
また、請求項４の発明にかかる半導体装置は、第１導電型の半導体層と、前記半導体層の表面層に形成された第２導電型の第１の半導体領域と、前記第１の半導体領域内に形成された第２導電型のドレイン領域と、前記第１の半導体領域に接するように形成された第２導電型の第２の半導体領域と、前記第２の半導体領域の表面層に形成された第１導電型のチャネル領域と、前記チャネル領域内に形成された第２導電型のソース領域と、前記チャネル領域の、前記ソース領域と前記第１の半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して形成されたゲート電極と、を備えることを特徴とする。この請求項４の発明によれば、第２の半導体領域の不純物濃度を高くすることによって、ゲート直下のチャネル領域と第１の半導体領域との接合近傍における第２導電型半導体領域の不純物濃度が高くなるので、耐圧とオン電圧のトレードオフを改善することができる。また、第２の半導体領域を深く形成することによって、チャネル領域の直下における第２導電型半導体領域の不純物量および厚さが増加するので、ハイサイドスイッチに適した高いパンチスルー耐圧を得ることができる。
また、請求項５の発明にかかる半導体装置は、請求項４に記載の発明において、前記第２の半導体領域は、前記第１の半導体領域よりも高濃度であることを特徴とする。この請求項５の発明によれば、ゲート直下のチャネル領域と第１の半導体領域との接合近傍における第２導電型半導体領域の不純物濃度が高くなるので、耐圧とオン電圧のトレードオフを改善することができる。また、チャネル領域の直下における第２導電型半導体領域の不純物量および厚さが増加するので、ハイサイドスイッチに適した高いパンチスルー耐圧を得ることができる。
また、請求項６の発明にかかる半導体装置は、請求項４または５に記載の発明において、前記第１の半導体領域の、前記ドレイン領域と前記チャネル領域との間で、かつ前記チャネル領域から離れた部分の表面に、電界緩和用の厚い絶縁層が形成されていることを特徴とする。この請求項６の発明によれば、第１の半導体領域の、厚い絶縁層の下の部分の電界を緩和することができる。
また、請求項７の発明にかかる半導体装置は、請求項４〜６のいずれか一つに記載の発明において、前記第１の半導体領域の単位面積当たりの正味の不純物総量が０．５×１０12ｃｍ-2〜３．０×１０12ｃｍ-2であることを特徴とする。この請求項７の発明によれば、第１の半導体領域によるリサーフ効果によって、オン抵抗と耐圧のトレードオフを良好な値にすることができる。
また、請求項８の発明にかかる半導体装置は、第１導電型の半導体層と、前記半導体層の表面層に形成された第２導電型の第１の半導体領域と、前記第１の半導体領域内に形成された第２導電型のドレイン領域と、前記ドレイン領域から離れて前記第１導電型の半導体層の表面層に形成された第１導電型のチャネル領域と、前記チャネル領域内に形成された第２導電型のソース領域と、前記チャネル領域を内包するように形成された第２導電型の第２の半導体領域と、前記チャネル領域の、前記ソース領域と前記第２の半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して形成されたゲート電極と、を備え、第１の半導体領域と第２の半導体領域が連なっており、かつ第１の半導体領域の正味の不純物総量が第２の半導体領域の正味の不純物総量より少ないことを特徴とする。この請求項８の発明によれば、耐圧とオン電圧のトレードオフを改善し、高いパンチスルー耐圧を得る構造が製造工程を増やすことなく実現できる。
また、請求項９の発明にかかる半導体装置は、請求項８に記載の発明において、前記第１の半導体領域の正味の不純物総量が、前記第２の半導体領域側よりドレイン領域側で高濃度であることを特徴とする。この請求項９の発明によれば、オン耐圧の低下を防ぐことができる。
また、請求項１０の発明にかかる半導体装置は、請求項８または９に記載の発明において、前記第１の半導体領域の、前記ドレイン領域と前記チャネル領域との間で、かつ前記チャネル領域から離れた部分の表面に、電界緩和用の厚い絶縁層が形成されていることを特徴とする。この請求項１０の発明によれば、第１の半導体領域の、厚い絶縁層の下の部分の電界を緩和することができる。
また、請求項１１の発明にかかる半導体装置は、請求項８〜１０のいずれか一つに記載の発明において、前記第１の半導体領域の単位面積当たりの正味の不純物総量が０．５×１０12ｃｍ-2〜３．０×１０12ｃｍ-2であることを特徴とする。この請求項１１の発明によれば、第１の半導体領域によるリサーフ効果によって、オン抵抗と耐圧のトレードオフを良好な値にすることができる。
また、請求項１２の発明にかかる半導体装置の製造方法は、上記請求項４〜７のいずれか一つに記載の半導体装置を製造するにあたって、第１導電型の半導体層の表面に選択的に厚い絶縁膜を形成する第１の工程と、前記第１の工程後、前記厚い絶縁膜をマスクとして自己整合的に、前記半導体層の、第２導電型の第１の半導体領域および第２導電型の第２の半導体領域を形成する部分に第２導電型の不純物を注入する第２の工程と、前記第２の工程後、前記半導体層の、前記第１の半導体領域を形成する部分の表面をマスク用の膜で被覆する第３の工程と、前記第３の工程後、前記厚い絶縁膜と前記マスク用の膜をマスクとして自己整合的に、前記半導体層の、前記第２の半導体領域を形成する部分に第２導電型の不純物を注入する第４の工程と、を含むことを特徴とする。この請求項１２の発明によれば、第１の半導体領域と第２の半導体領域を形成するためのイオン注入領域は同一のマスクにより決定されるので、マスクの合わせ精度の影響を受けずに、第１の半導体領域と第２の半導体領域を精度よく形成することができる。
また、請求項１３の発明にかかる半導体装置の製造方法は、上記請求項８〜１１のいずれか一つに記載の半導体装置を製造するにあたって、第１導電型の半導体層の表面に選択的に厚い絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜形成工程後、前記半導体層の、第２導電型の第１の半導体領域および第２導電型の第２の半導体領域を形成する部分の表面を開口部を有するマスク用の膜で被覆する被覆工程と、前記被覆工程後、前記厚い絶縁膜と前記マスク用の膜をマスクとして自己整合的に、前記半導体層の、前記第１の半導体領域および前記第２の半導体領域を形成する部分に第２導電型の不純物を注入する注入工程と、を含むことを特徴とする。この請求項１３の発明によれば、第１の半導体領域と第２の半導体領域を同一のマスクで一度に形成できるので、マスクの合わせ精度の影響を受けずに、第１の半導体領域と第２の半導体領域を精度よく一度の工程で形成することができる。
また、請求項１４の発明にかかる半導体装置の製造方法は、請求項１３に記載の製造方法において、前記開口部を有するマスク用の膜の開口部の形状が、第１の半導体領域を形成する部分と第２の半導体領域を形成する部分で異なることを特徴とする。この請求項１４の発明によれば、第１の半導体領域と第２の半導体領域の不純物濃度と深さを別々に任意に設定することができる。
また、請求項１５の発明にかかる半導体装置の製造方法は、請求項１４に記載の製造方法において、第１の半導体領域を形成する部分でのマスク用の膜の開口部が複数あることを特徴とする。この請求項１５の発明によれば、第２の半導体領域に比べて第１の半導体領域の不純物濃度を低くしたり、浅くしたりすることができる。
本発明によれば、ゲート直下のチャネル領域と第１の半導体領域との接合近傍における第２導電型半導体領域の不純物濃度を高くすることができるので、耐圧とオン電圧のトレードオフを改善した半導体装置が得られるという効果を奏する。また、本発明によれば、チャネル領域の直下における第２導電型半導体領域の不純物量および厚さを増加させることができるので、ハイサイドスイッチに適した高いパンチスルー耐圧を有する半導体装置が得られるという効果を奏する。
以下に添付図面を参照して、この発明の好適な実施の形態を詳細に説明する。以下の説明および添付図面において、ｎまたはｐを冠記した領域は、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す+は、比較的高不純物濃度であることを表す。なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。
実施の形態１．
図１は、本発明の実施の形態１にかかる横型ＭＯＳＦＥＴの構成を示す断面図である。図１に示すように、実施の形態１のＭＯＳＦＥＴは、図１２に示す従来構成のＭＯＳＦＥＴに、ｎウェル２とは別のｎウェル１３を追加した構成となっている。説明の便宜上、従来よりあるｎウェル２を第１のｎウェル２とし、本実施の形態において新たに追加したｎウェル１３を第２のｎウェル１３とする。第２のｎウェル１３は、ｐウェル３を囲むように形成されている。
その他の構成およびＭＯＳＦＥＴのスイッチング動作については、図１２に示す従来のＭＯＳＦＥＴと同様であるので、説明を省略する。なお、本実施の形態においては、ｐ型半導体基板１、第１のｎウェル２、ｐウェル３、ゲート酸化膜６、第２のｎウェル１３およびＬＯＣＯＳ酸化膜９は、それぞれ半導体層、第１の半導体領域、チャネル領域、ゲート絶縁膜、第２の半導体領域および電界緩和用の厚い絶縁層に相当する。以下、図１２に示す構成と異なる構成について説明する。
第２のｎウェル１３のｎ型不純物は、横方向拡散により濃度勾配を形成する。従って、第１のｎウェル２においては、ｐウェル３の近傍部分の濃度が上昇するが、ＬＯＣＯＳ酸化膜９に近い部分の濃度は上昇しない。このため、第１のｎウェル２の、ゲート電極７の直下の部分の濃度は、比較的均一になる。図２（ａ）に、ｐウェル３からＬＯＣＯＳ酸化膜９のソース側端部までのＳｉ表面近傍の概略構成を示し、同図（ｂ）に、（ａ）の構成に対応する濃度分布を模式的に示す。図２（ｂ）に示すように、ｐウェル３からＬＯＣＯＳ酸化膜９のソース側端部までのＳｉ表面近傍においては、ｐウェル３と第１のｎウェル２との接合の最近傍を除いて、比較的均一な濃度分布となる。
また、図２（ｃ）に、同図（ｂ）に示すような濃度分布において、第１のｎウェル２とｐ型半導体基板１（図１参照）との接合から伸びる空乏層が第１のｎウェル２とｐウェル３との接合から伸びる空乏層につながり、空乏層の横方向の広がりが増加（リサーフ効果）する条件のときのアバランシェ電圧近傍での電界分布を模式的に示す。図２（ｃ）に示すように、第１のｎウェル２とｐウェル３との接合の近傍と、ＬＯＣＯＳ酸化膜９のソース側端部の近傍に電界の極大点があり、電界強度の積分値である電圧のうち、ｐウェル３とＬＯＣＯＳ酸化膜９のソース側端部との間で保持する部分が、図１３（ｃ）に示す従来よりも大きくなる。
また、ゲート電極７の直下における第１のｎウェル２の表面近傍の濃度が高くなり、ＪＦＥＴ効果が抑制されるので、オン抵抗を低減することができる。さらに、ｐウェル３の直下では、第１のｎウェル２に加えて第２のｎウェル１３が加わるので、ｎ型不純物の量は、図１２に示す従来のＭＯＳＦＥＴよりも高くなる。そして、第２のｎウェル１３とｐ型半導体基板１との接合を深くすることができるので、実施の形態１のＭＯＳＦＥＴをハイサイドスイッチとして用いた場合のパンチスルー耐圧を高くすることができる。また、第２のｎウェル１３の熱処理を第１のｎウェル２の熱処理と共通化してもよく、そうすることによって製造工程の増加を最小限に抑えることができるので、好ましい。
実施の形態２．
図３は、本発明の実施の形態２にかかる横型ＭＯＳＦＥＴの構成を示す断面図である。図３に示すように、実施の形態２のＭＯＳＦＥＴが実施の形態１と異なるのは、第１の半導体領域に相当する第１のｎウェル２２がソース側で形成されていないことである。そして、第２のｎウェル１３は、第１のｎウェル２２よりも不純物濃度が高い。これにより、パンチスルー耐圧をさらに高めるために第２のｎウェル１３の濃度を高めた場合に、ゲート酸化膜６の直下において、ｐウェル３とＬＯＣＯＳ酸化膜９に挟まれた部分の濃度が高くなり過ぎて耐圧が低下してしまうのを防ぐことができる。その他の構成およびＭＯＳＦＥＴのスイッチング動作については、実施の形態１と同様であるので、説明を省略する。
図３に示す構成のＭＯＳＦＥＴは、例えば次のようにして作製される。まず、図４に示すように、ｐ型半導体基板１の表面に、選択的にＬＯＣＯＳ酸化膜９，１９を形成する。このとき、ｐ型半導体基板１の、第１のｎウェル２２を形成する領域および第２のｎウェル１３を形成する領域では、ｐ型半導体基板１が露出している。そして、ＬＯＣＯＳ酸化膜９，１９をマスクとして自己整合的にｎ型不純物のイオン注入を行い、ｐ型半導体基板１の、第１のｎウェル２２を形成する領域と第２のｎウェル１３を形成する領域にｎ型不純物を注入する。図４において、ｐ型半導体基板１の表面近傍の細かい点線は、注入されたｎ型不純物を表している。
ついで、図５に示すように、ｐ型半導体基板１の、第１のｎウェル２２を形成する領域の表面をフォトレジスト等のマスク用の膜１４により被覆する。そして、ＬＯＣＯＳ酸化膜９，１９およびマスク用の膜１４をマスクとして自己整合的にｎ型不純物のイオン注入を行い、ｐ型半導体基板１の、第２のｎウェル１３を形成する領域にｎ型不純物をさらに注入する。このとき、ｐ型半導体基板１の、第１のｎウェル２２を形成する領域には、ｎ型不純物は注入されない。図５において、ｐ型半導体基板１の表面近傍の点線は、注入されたｎ型不純物を表しており、粗い点線は細かい点線よりも高濃度であることを表している。
しかる後、図６に示すように、マスク用の膜１４を除去し、熱処理を行い、注入されたｎ型不純物を拡散させて第１のｎウェル２２および第２のｎウェル１３を形成する。上述したように、実施の形態２では、第１のｎウェル２２を形成するためのイオン注入領域と、第２のｎウェル１３を形成するためのイオン注入領域は、同一の酸化膜マスク（ＬＯＣＯＳ酸化膜９，１９）により決定されるので、マスクの合わせ精度を気にすることなく、精度よく第１のｎウェル２２および第２のｎウェル１３を形成することができる。その後、ＬＯＣＯＳ酸化膜９は除去され、図３に示した位置にＬＯＣＯＳ酸化膜９が再び形成される。他の実施の形態では、ｎウェル２，３２の形成前の酸化膜マスクとしてはＬＯＣＯＳ酸化膜１９だけを用い、ＬＯＣＯＳ酸化膜９は後の工程で形成される。これらに対して、実施の形態２では、ＬＯＣＯＳ酸化膜９が位置をずらせて２回形成される。
実施の形態３．
図７は、本発明の実施の形態３を説明するための図であり、実施の形態３にかかる横型ＭＯＳＦＥＴの断面構成（ａ）と、ｎウェルを形成するためのイオン注入マスクの平面形状（ｂ）を示している。図７（ｂ）に示すマスクの平面形状は、図７（ａ）に示すＭＯＳＦＥＴの断面構成と対応している。図７（ａ）に示すように、実施の形態３のＭＯＳＦＥＴが実施の形態１と異なるのは、実施の形態１の第１および第２のｎウェル２，１３をなくし、その代わりに、第１および第２のｎウェル２，１３が形成されていた領域に単一のｎウェル３２を形成したことである。以下、実施の形態３のＭＯＳＦＥＴを３つの領域（チャネル領域Ａ、ドリフト領域Ｂ、ドレイン領域Ｃ）に分けて説明する。
チャネル領域Ａは、ｐウェル３のドレイン側端部からその反対側の端部までの領域である。ドリフト領域Ｂは、ｐウェル３のドレイン側端部からｎ+ドレイン領域８のソース側端部までの領域である。ドレイン領域Ｃは、ｎ+ドレイン領域８のソース側端部からｎ+ドレイン領域８を含む領域である。このように分けると、ｎウェル３２では、ドリフト領域Ｂおよびドレイン領域Ｃの近傍領域の実質的な不純物量が、チャネル領域Ａの近傍領域よりも少なくなっている。また、ｎウェル３２の、チャネル領域Ａにおける深さは、ドリフト領域Ｂおよびドレイン領域Ｃにおける深さよりも深くなっている。その他の構成およびＭＯＳＦＥＴのスイッチング動作については、実施の形態１と同様であるので、説明を省略する。
上述したような不純物分布と深さを有するｎウェル３２を形成するためのイオン注入マスクについて説明する。図７（ｂ）に示すように、イオン注入マスク４０は、チャネル領域Ａに対応する部分では全面開口しており、ドリフト領域Ｂおよびドレイン領域Ｃに対応する部分では例えば１／２の開口比率となっている。例えば、イオン注入マスク４０の、ドリフト領域Ｂおよびドレイン領域Ｃに対応する部分において、開口部４１および非開口部４２はストライプ状になっており、開口部４１および非開口部４２の幅はそれぞれ１μｍである。なお、半導体に注入された不純物が熱処理により拡散する分だけ、イオン注入マスク４０の開口部の寸法は小さくなっている。イオン注入マスク４０を形成する時には、ＬＯＣＯＳ酸化膜１９だけ設けられており、ＬＯＣＯＳ酸化膜９は設けられていない。
デバイスを形成するための各種の熱処理後のｎウェル３２の正味の不純物量は、ｐ型半導体基板１の濃度等により必ずしも開口比率に比例しないが、熱処理による不純物拡散によりイオン注入マスク４０の非開口部４２に対応する部分でもｎウェル３２がつながり、平均的なｎウェル３２の不純物量は、チャネル領域Ａにおいてドリフト領域Ｂおよびドレイン領域Ｃよりも高くなる。そのため、図７（ａ）に示すように、チャネル領域Ａでは深く、かつドリフト領域Ｂおよびドレイン領域Ｃでは浅い単一のｎウェル３２が形成される。つまり、実施の形態２のようにイオン注入を２回行わなくてもよいので、工程数を増やさずに、実施の形態１または２のＭＯＳＦＥＴと同様の効果を得ることができる。
なお、イオン注入マスク４０の、チャネル領域Ａに対応する部分を全面開口させたパターンとする代わりに、チャネル領域Ａに対応する部分の一部を非開口部とし、その開口比率がドリフト領域Ｂおよびドレイン領域Ｃに対応する部分の開口比率よりも高くなるようなパターンとしても、同様の効果が得られる。また、不純物を熱拡散させた際に、イオン注入マスク４０の非開口部４２に対応する部分でｎウェル３２が必ずしもつながる必要はない。ドリフト領域Ｂにおけるｎウェル３２の平均的な正味の単位面積当たりの不純物量が、リサーフ条件である約０．５×１０12ｃｍ-2〜３．０×１０12ｃｍ-2であれば、ｐ型半導体基板１の不純物濃度を適当に選択することによって、リサーフ効果によりオン抵抗と耐圧のトレードオフを良好な値にすることができる。
実施の形態４．
図８は、本発明の実施の形態４を説明するための図であり、実施の形態４にかかる横型ＭＯＳＦＥＴの断面構成（ａ）と、ｎウェルを形成するためのイオン注入マスクの平面形状（ｂ）を示している。図８（ｂ）に示すマスクの平面形状は、図８（ａ）に示すＭＯＳＦＥＴの断面構成と対応している。図８（ａ）に示すように、実施の形態４のＭＯＳＦＥＴの断面構成は、実施の形態３と同じであるので、説明を省略する。実施の形態４では、イオン注入マスクの、ドリフト領域Ｂおよびドレイン領域Ｃに対応する部分の開口部の形状が実施の形態３とは異なる。すなわち、図８（ｂ）に示すように、イオン注入マスク５０の、ドリフト領域Ｂおよびドレイン領域Ｃに対応する部分の開口部５１は、例えば四角形状の島状になっている。なお、半導体に注入された不純物が熱処理により拡散する分だけ、イオン注入マスク５０の開口部の寸法は小さくなっている。
イオン注入マスク５０の、ドリフト領域Ｂおよびドレイン領域Ｃに対応する部分において、その開口比率が実施の形態３と同じであれば、ほぼ実施の形態３と同様の断面構造を有するｎウェル３２が形成され、実施の形態３と同じ効果が得られる。ただし、熱処理を行って不純物を拡散させたにもかかわらず、ｎウェル３２がつながらない場合には、連続したドリフト領域Ｂが形成されないため ＭＯＳＦＥＴとしての動作が得られなくなってしまう。そこで、実施の形態４では、イオン注入マスク５０の、ドリフト領域Ｂに対応する部分では、少なくとも開口部５１からの不純物拡散の拡散長が非開口部５２の幅よりも大きくなるようなパターンであることが必要である。
なお、イオン注入マスク６０の、ドリフト領域Ｂおよびドレイン領域Ｃに対応する部分の開口部６１および非開口部６２のパターンは、図９（ｂ）に示すようなパターンでもよい。また、開口部５１，６１の形状は四角形状に限らない。このように、イオン注入マスクの開口部および非開口部の形状およびパターンは、種々変更可能である。
実施の形態５．
図１０は、本発明の実施の形態５を説明するための図であり、実施の形態５にかかる横型ＭＯＳＦＥＴの断面構成（ａ）と、ｎウェルを形成するためのイオン注入マスクの平面形状（ｂ）を示している。図１０（ｂ）に示すマスクの平面形状は、図１０（ａ）に示すＭＯＳＦＥＴの断面構成と対応している。図１０（ａ）に示すように、実施の形態５のＭＯＳＦＥＴでは、ｎウェル７２は、チャネル領域Ａおよびドレイン領域Ｃにおいて、ドリフト領域Ｂよりも深くなっている。また、ｎウェル７２では、ドリフト領域Ｂの実質的な不純物量が、チャネル領域Ａの近傍領域およびドレイン領域Ｃの近傍領域よりも少なくなっている。ＭＯＳＦＥＴのその他の構成については、実施の形態３と同様であるので、説明を省略する。
上述したような不純物分布と深さを有するｎウェル７２を形成するためのイオン注入マスクについて説明する。図１０（ｂ）に示すように、イオン注入マスク８０は、チャネル領域Ａに対応する部分とドレイン領域Ｃに対応する部分では全面開口しており、ドリフト領域Ｂに対応する部分では１より小さい開口比率となっている。図示例では、イオン注入マスク８０の、ドリフト領域Ｂに対応する部分において、開口部８１および非開口部８２はストライプ状になっている。なお、実施の形態４のように、イオン注入マスク８０の、ドリフト領域Ｂに対応する部分が島状の開口部が並ぶパターンになっていてもよい。なお、半導体に注入された不純物が熱処理により拡散する分だけ、イオン注入マスク８０の開口部の寸法は小さくなっている。
実施の形態５では、ドリフト領域Ｂにおいて、ｎウェル７２の、ドレイン領域Ｃの近傍の領域に不純物量の勾配ができるので、素子がオンした状態での耐圧（オン耐圧）の低下を緩和することができる。すなわち、オン耐圧の低下は、高電圧印加時に現れるドリフト領域Ｂの強電界領域の空間電荷分布がオン状態で強電界領域に流れ込む多数キャリア（ここでは、電子）によって変化し、ドリフト領域Ｂのドレイン側端部の電界強度が増加することに起因している。ドリフト領域Ｂのドレイン側端部での電界強度が増加すると、キャリアの衝突電離によって発生した少数キャリア（ここでは、正孔）が強電界領域中央の電界強度を低下させ、電流の増加に伴う電圧の低下（負性抵抗）を発生させてオン状態での耐圧が低下する。
ドリフト領域Ｂのドレイン側端部に不純物量の勾配があると、電流増加に伴う強電界領域長の増加による負性抵抗の抑制効果により、オン耐圧の低下を防ぐことができる。不純物量の勾配を適切に選択すれば、オン耐圧を静耐圧以上にすることも可能である。なお、イオン注入マスク８０の、チャネル領域Ａに対応する部分とドレイン領域Ｃに対応する部分を全面開口させる代わりに、必要なパンチスルー耐圧や必要なオン耐圧に応じて、チャネル領域Ａに対応する部分の開口率とドレイン領域Ｃに対応する部分の開口率が異なるようにしてもよいし、イオン注入マスク８０の、チャネル領域Ａに対応する部分内、またはドレイン領域Ｃに対応する部分内で、部分的に開口率が異なるようにすることもできる。
なお、図１１（ｂ）に示すように、イオン注入マスク１００は、ドリフト領域Ｂに対応する部分において、チャネル領域Ａに対応する部分に近い側よりもドレイン領域Ｃに対応する部分に近い側で、開口部１０１の幅が広くなり、それに伴って非開口部１０２の幅が狭くなるようなパターンのマスクでもよい。つまり、イオン注入マスク１００の、ドリフト領域Ｂに対応する部分では、ドレイン領域Ｃに対応する部分の近くで開口比率が大きくなっている。このようなイオン注入マスク１００を用いることによって、図１１（ａ）に示すようなｎウェル９２が形成され、オン抵抗と耐圧のトレードオフをさらに改善することができる。
以上説明したように、実施の形態によれば、ｐウェル３とＬＯＣＯＳ酸化膜９との間のｎウェル２，２２，３２，７２，９２の濃度を最適化することができるので、耐圧が高くオン抵抗の低い横型ＭＯＳＦＥＴを得ることができる。また、ｐウェル３の直下のｎウェルの不純物量と厚さを大きくすることができるので、ハイサイドスイッチに必要なｐ型半導体基板１とｐウェル３との間のパンチスルー耐圧を高くすることができる。
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、上述した各実施の形態では、第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は、第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置およびその製造方法は、半導体スイッチングデバイスに有用であり、特に、ハイサイドスイッチに最適な横型ＭＯＳＦＥＴに適している。
本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。 図１に示す構成の半導体装置のＳｉ表面近傍における濃度分布と電界分布を模式的に示す図である。 本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。 図３に示す構成の半導体装置の製造途中の状態を示す断面図である。 図３に示す構成の半導体装置の製造途中の状態を示す断面図である。 図３に示す構成の半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態３にかかる半導体装置の断面構成とｎウェルを形成するためのイオン注入マスクの平面形状を示す図である。 本発明の実施の形態４にかかる半導体装置の断面構成とｎウェルを形成するためのイオン注入マスクの平面形状を示す図である。 本発明の実施の形態４にかかる半導体装置の断面構成とｎウェルを形成するためのイオン注入マスクの他の例の平面形状を示す図である。 本発明の実施の形態５にかかる半導体装置の断面構成とｎウェルを形成するためのイオン注入マスクの平面形状を示す図である。 本発明の実施の形態５にかかる半導体装置の他の例の断面構成とｎウェルを形成するためのイオン注入マスクの他の例の平面形状を示す図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置のＳｉ表面近傍における濃度分布と電界分布を模式的に示す図である。 ＭＯＳＦＥＴを用いたハイサイドスイッチの一般的な接続例を示す等化回路図である。 ハイサイドスッチとして用いた横型ＭＯＳＦＥＴのオン状態での空乏層の広がりを説明する断面図である。
符号の説明
１ 第１導電型の半導体層（ｐ型半導体基板）
２，２２ 第２導電型の第１の半導体領域（第１のｎウェル）
３ チャネル領域（ｐウェル）
４ ｎ+ソース領域
６ ゲート絶縁膜（ゲート酸化膜）
７ ゲート電極
８ ｎ+ドレイン領域
９ 電界緩和用の厚い絶縁層（ＬＯＣＯＳ酸化膜）
１３ 第２の半導体領域（第２のｎウェル）
１４ マスク用の膜



Claims (15)

  1. 第１導電型の半導体層と、
    前記半導体層の表面層に形成された第２導電型の第１の半導体領域と、
    前記第１の半導体領域内に形成された第２導電型のドレイン領域と、
    前記ドレイン領域から離れて前記第１の半導体領域の表面層に形成された第１導電型のチャネル領域と、
    前記チャネル領域内に形成された第２導電型のソース領域と、
    前記チャネル領域の、前記ソース領域と前記第１の半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して形成されたゲート電極と、
    前記チャネル領域を内包するように形成された第２導電型の第２の半導体領域と、
    を備えることを特徴とする半導体装置。
  2. 前記第１の半導体領域の、前記ドレイン領域と前記チャネル領域との間で、かつ前記チャネル領域から離れた部分の表面に、電界緩和用の厚い絶縁層が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の半導体領域の単位面積当たりの正味の不純物総量が０．５×１０12ｃｍ-2〜３．０×１０12ｃｍ-2であることを特徴とする請求項１または２に記載の半導体装置。
  4. 第１導電型の半導体層と、
    前記半導体層の表面層に形成された第２導電型の第１の半導体領域と、
    前記第１の半導体領域内に形成された第２導電型のドレイン領域と、
    前記第１の半導体領域に接するように形成された第２導電型の第２の半導体領域と、
    前記第２の半導体領域の表面層に形成された第１導電型のチャネル領域と、
    前記チャネル領域内に形成された第２導電型のソース領域と、
    前記チャネル領域の、前記ソース領域と前記第１の半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して形成されたゲート電極と、
    を備えることを特徴とする半導体装置。
  5. 前記第２の半導体領域は、前記第１の半導体領域よりも高濃度であることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１の半導体領域の、前記ドレイン領域と前記チャネル領域との間で、かつ前記チャネル領域から離れた部分の表面に、電界緩和用の厚い絶縁層が形成されていることを特徴とする請求項４または５に記載の半導体装置。
  7. 前記第１の半導体領域の単位面積当たりの正味の不純物総量が０．５×１０12ｃｍ-2〜３．０×１０12ｃｍ-2であることを特徴とする請求項４〜６のいずれか一つに記載の半導体装置。
  8. 第１導電型の半導体層と、
    前記半導体層の表面層に形成された第２導電型の第１の半導体領域と、
    前記第１の半導体領域内に形成された第２導電型のドレイン領域と、
    前記ドレイン領域から離れて前記第１導電型の半導体層の表面層に形成された第１導電型のチャネル領域と、
    前記チャネル領域内に形成された第２導電型のソース領域と、
    前記チャネル領域を内包するように形成された第２導電型の第２の半導体領域と、
    前記チャネル領域の、前記ソース領域と前記第２の半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して形成されたゲート電極と、
    を備え、
    第１の半導体領域と第２の半導体領域が連なっており、かつ第１の半導体領域の正味の不純物総量が第２の半導体領域の正味の不純物総量より少ないことを特徴とする半導体装置。
  9. 前記第１の半導体領域の正味の不純物総量が、前記第２の半導体領域側よりドレイン領域側で高濃度であることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１の半導体領域の、前記ドレイン領域と前記チャネル領域との間で、かつ前記チャネル領域から離れた部分の表面に、電界緩和用の厚い絶縁層が形成されていることを特徴とする請求項８または９に記載の半導体装置。
  11. 前記第１の半導体領域の単位面積当たりの正味の不純物総量が０．５×１０12ｃｍ-2〜３．０×１０12ｃｍ-2であることを特徴とする請求項８〜１０のいずれか一つに記載の半導体装置。
  12. 上記請求項４〜７のいずれか一つに記載の半導体装置を製造するにあたって、
    第１導電型の半導体層の表面に選択的に厚い絶縁膜を形成する第１の工程と、
    前記第１の工程後、前記厚い絶縁膜をマスクとして自己整合的に、前記半導体層の、第２導電型の第１の半導体領域および第２導電型の第２の半導体領域を形成する部分に第２導電型の不純物を注入する第２の工程と、
    前記第２の工程後、前記半導体層の、前記第１の半導体領域を形成する部分の表面をマスク用の膜で被覆する第３の工程と、
    前記第３の工程後、前記厚い絶縁膜と前記マスク用の膜をマスクとして自己整合的に、前記半導体層の、前記第２の半導体領域を形成する部分に第２導電型の不純物を注入する第４の工程と、
    を含むことを特徴とする半導体装置の製造方法。
  13. 上記請求項８〜１１のいずれか一つに記載の半導体装置を製造するにあたって、
    第１導電型の半導体層の表面に選択的に厚い絶縁膜を形成する絶縁膜形成工程と、
    前記絶縁膜形成工程後、前記半導体層の、第２導電型の第１の半導体領域および第２導電型の第２の半導体領域を形成する部分の表面を開口部を有するマスク用の膜で被覆する被覆工程と、
    前記被覆工程後、前記厚い絶縁膜と前記マスク用の膜をマスクとして自己整合的に、前記半導体層の、前記第１の半導体領域および前記第２の半導体領域を形成する部分に第２導電型の不純物を注入する注入工程と、
    を含むことを特徴とする半導体装置の製造方法。
  14. 前記開口部を有するマスク用の膜の開口部の形状が、第１の半導体領域を形成する部分と第２の半導体領域を形成する部分で異なることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 第１の半導体領域を形成する部分でのマスク用の膜の開口部が複数あることを特徴とする請求項１４に記載の半導体装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813390B1 (ko) * 2006-02-24 2008-03-12 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
KR100813391B1 (ko) * 2006-02-24 2008-03-12 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
CN101814437A (zh) * 2009-02-23 2010-08-25 精工电子有限公司 半导体装置及其制造方法
JP2013122948A (ja) * 2011-12-09 2013-06-20 Seiko Instruments Inc 半導体装置およびその製造方法
JP2013532382A (ja) * 2010-06-17 2013-08-15 日本テキサス・インスツルメンツ株式会社 薄められたドレインを用いる高電圧トランジスタ
WO2021161835A1 (ja) * 2020-02-14 2021-08-19 ローム株式会社 半導体装置
WO2023002763A1 (ja) * 2021-07-21 2023-01-26 ローム株式会社 半導体装置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100840667B1 (ko) * 2007-06-26 2008-06-24 주식회사 동부하이텍 수평형 디모스 소자 및 그 제조방법
JP5198030B2 (ja) * 2007-10-22 2013-05-15 株式会社東芝 半導体素子
US7649224B2 (en) * 2007-12-13 2010-01-19 Sanyo Electric Co., Ltd. DMOS with high source-drain breakdown voltage, small on- resistance, and high current driving capacity
JP2009231811A (ja) * 2008-02-27 2009-10-08 Seiko Instruments Inc 半導体装置およびその製造方法
JP2010016180A (ja) * 2008-07-03 2010-01-21 Panasonic Corp 半導体装置
KR101024638B1 (ko) * 2008-08-05 2011-03-25 매그나칩 반도체 유한회사 반도체 소자의 제조방법
JP2010118622A (ja) * 2008-11-14 2010-05-27 Panasonic Corp 半導体装置及びその製造方法
JP5801713B2 (ja) * 2011-12-28 2015-10-28 株式会社ソシオネクスト 半導体装置とその製造方法、およびｃａｎシステム
EP2665101B1 (en) * 2012-05-14 2018-10-31 ams AG Method of producing a high-voltage LDMOS transistor
US9245997B2 (en) 2013-08-09 2016-01-26 Magnachip Semiconductor, Ltd. Method of fabricating a LDMOS device having a first well depth less than a second well depth
KR101842318B1 (ko) * 2014-02-25 2018-03-27 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
KR101941295B1 (ko) * 2013-08-09 2019-01-23 매그나칩 반도체 유한회사 반도체 소자
EP2896737B1 (en) * 2014-01-15 2017-03-22 Electrolux Appliances Aktiebolag Fluid supply for a household appliance and household appliance
US11088031B2 (en) * 2014-11-19 2021-08-10 Key Foundry Co., Ltd. Semiconductor and method of fabricating the same
KR102389294B1 (ko) * 2015-06-16 2022-04-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
EP3144974B1 (en) * 2015-09-18 2022-01-26 Ampleon Netherlands B.V. Semiconductor device
TWI709196B (zh) * 2018-12-21 2020-11-01 新唐科技股份有限公司 半導體裝置及其形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730107A (ja) * 1993-07-13 1995-01-31 Sony Corp 高耐圧トランジスタ及びその製造方法
JPH08153803A (ja) * 1994-11-30 1996-06-11 Sony Corp 半導体装置及び半導体装置の製造方法
JP2001185720A (ja) * 1999-12-24 2001-07-06 Seiko Epson Corp Ｄｍｏｓ型トランジスタ及びその製造方法
JP2002026315A (ja) * 2000-07-06 2002-01-25 Toshiba Corp 半導体装置
US20030006482A1 (en) * 2001-07-03 2003-01-09 Intersil Corporation MOS integrated circuit with reduced on resistance
US20040046191A1 (en) * 2001-08-30 2004-03-11 Hideki Mori Semiconductor device and production method thereof
WO2004038805A1 (ja) * 2002-10-25 2004-05-06 Shindengen Electric Manufacturing Co., Ltd. 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
JP2005236142A (ja) * 2004-02-20 2005-09-02 Shindengen Electric Mfg Co Ltd 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11102982A (ja) 1997-09-26 1999-04-13 Sanyo Electric Co Ltd 半導体集積回路
JP3315356B2 (ja) 1997-10-15 2002-08-19 株式会社東芝 高耐圧半導体装置
JP2001352070A (ja) 2000-04-07 2001-12-21 Denso Corp 半導体装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730107A (ja) * 1993-07-13 1995-01-31 Sony Corp 高耐圧トランジスタ及びその製造方法
JPH08153803A (ja) * 1994-11-30 1996-06-11 Sony Corp 半導体装置及び半導体装置の製造方法
JP2001185720A (ja) * 1999-12-24 2001-07-06 Seiko Epson Corp Ｄｍｏｓ型トランジスタ及びその製造方法
JP2002026315A (ja) * 2000-07-06 2002-01-25 Toshiba Corp 半導体装置
US20030006482A1 (en) * 2001-07-03 2003-01-09 Intersil Corporation MOS integrated circuit with reduced on resistance
US20040046191A1 (en) * 2001-08-30 2004-03-11 Hideki Mori Semiconductor device and production method thereof
WO2004038805A1 (ja) * 2002-10-25 2004-05-06 Shindengen Electric Manufacturing Co., Ltd. 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
JP2005236142A (ja) * 2004-02-20 2005-09-02 Shindengen Electric Mfg Co Ltd 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813390B1 (ko) * 2006-02-24 2008-03-12 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
KR100813391B1 (ko) * 2006-02-24 2008-03-12 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
CN101814437A (zh) * 2009-02-23 2010-08-25 精工电子有限公司 半导体装置及其制造方法
JP2010199138A (ja) * 2009-02-23 2010-09-09 Seiko Instruments Inc 半導体装置およびその製造方法
JP2013532382A (ja) * 2010-06-17 2013-08-15 日本テキサス・インスツルメンツ株式会社 薄められたドレインを用いる高電圧トランジスタ
JP2013122948A (ja) * 2011-12-09 2013-06-20 Seiko Instruments Inc 半導体装置およびその製造方法
WO2021161835A1 (ja) * 2020-02-14 2021-08-19 ローム株式会社 半導体装置
WO2023002763A1 (ja) * 2021-07-21 2023-01-26 ローム株式会社 半導体装置

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