WO2004038805A1 - 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置 - Google Patents

横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置 Download PDF

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WO2004038805A1
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Shindengen Electric Manufacturing Co., Ltd.
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    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement

Definitions

  • the present invention relates to a horizontal short channel DMOS suitably used as a power MOSFET, and a method for producing the same.
  • the present invention also relates to a semiconductor device including the horizontal short channel DMOS.
  • FIG. 13 is a cross-sectional view of a conventional horizontal short channel DMOS 90.
  • the horizontal short-channel DMOS 90 is composed of an N-type epitaxial layer 910 formed near the surface of the P_-type semiconductor substrate 908,
  • N + -type drain region 918 formed near the surface of the N-type epitaxial layer 910;
  • a polysilicon gate electrode 922 formed above the channel formation region C with a gate insulating film 920 interposed therebetween for example, see Japanese Patent Application Laid-Open No. Fig. 1) and Hiroshi Yamazaki, "Application Technology of Power MOS FETs" Nikkan Kogyo Shimbun (first edition, 8th print), October 23, 1998, Fig. 2.1 and pages 9 to 12 See page.
  • the N + -type source region 916 is connected to a source terminal (not shown) via the source electrode 926, and the N + -type drain region 918 is connected to the drain electrode 928 Not shown through
  • the polysilicon gate electrode 9222 is connected to a gate terminal (not shown).
  • the P- type semiconductor substrate 908 is connected to a ground 932 fixed to 0V.
  • this horizontal short-channel DMOS 90 has a problem that high-speed switching is not easy because the resistance of the polysilicon gate electrode is high.
  • FIG. 14 is a cross-sectional view of another conventional horizontal short channel DMOS 92.
  • the horizontal short channel DM ⁇ S 92 has a gate resistance reducing metal layer 930 formed on the interlayer insulating film 924 connected to the polysilicon gate electrode 922. It has the structure which was done. For this reason, according to the lateral short-channel DMOS 92, since the gate resistance reducing metal layer 930 is connected to the polysilicon gate electrode 922, the resistance of the gate electrode layer as a whole decreases, High-speed switching is possible.
  • the contact hole (A) of the interlayer insulating film 924 provided to connect the polysilicon gate electrode 922 and the metal layer 930 for reducing the gate resistance is provided.
  • an isolation region (B) for electrically isolating the metal layer 930 for reducing the gate resistance from the source electrode 926 and the drain electrode 928 is required.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a lateral short-channel DMOS having low gate resistance and on-resistance, and having excellent high-speed switching characteristics and current driving characteristics. And Further, the present invention, c is an object to provide a method of manufacturing a lateral short-channel DMOS capable of producing such excellent lateral short-channel DMOS Disclosure of the invention
  • a first conductive type epitaxy layer formed on the surface of the semiconductor substrate; and a second conductive type opposite to the first conductive type, including a channel forming region formed near the surface of the first conductive type epitaxy layer.
  • a first conductivity type source region formed near the surface of the second conductivity type well
  • the first conductive type epitaxial layer is formed near the surface of the first conductive type epitaxial layer so as not to be in contact with the second conductive type well.
  • the first conductive type impurity is more concentrated than the first conductive type epitaxial layer.
  • the first conductivity type includes an on-resistance reducing plug,
  • a first conductivity type drain region formed in the vicinity of the surface of the first conductivity type on-resistance reducing well; and a region from the first conductivity type source region to the first conductivity type drain region.
  • a gate electrode formed at least above the channel formation region via a gut insulating film;
  • the first conductivity type DMQS is provided near the surface of the first conductivity type epitaxy layer so as not to contact the second conductivity type well.
  • An on-resistance reducing screw is formed, and the first conductive type drain region is formed near the surface of the first conductive type on-resistance reducing well.
  • Most of the current path between the source region of the first conductivity type and the source region of the first conductivity type is a low-resistance first conductivity type well for reducing the on-resistance, so the gate length must be increased to reduce the gate resistance.
  • the horizontal short-channel DMOS according to the first embodiment of the present invention has a low gate resistance and low on-resistance, and is excellent in high-speed switching characteristics and current driving characteristics.
  • the on-resistance of the first conductivity type including a higher concentration of impurities of the first conductivity type than the epitaxy layer of the first conductivity type. Since the reduction well is provided separately, the on-resistance at the time of on can be reduced without increasing the impurity concentration itself of the first conductive type epitaxy layer. There is no decrease in pressure resistance.
  • the impurity concentration of the on-resistance reducing plug of the first conductivity type is 1 ⁇ 1 or more Zcm 3
  • the impurity concentration of Epitakisharu layer is preferably not more than 1 XI 0 + 17 or Zc m3.
  • the impurity concentration of said first conductivity type on-resistance low.
  • 2 X 1 0 + is number / cm 3 or more, 5x1 O + IS pieces / cm 3 or more More preferably,
  • the impurity concentration of Epitakisharu layer of the first conductivity type, more preferably 5x1 0 + 16 pieces / c ni 3 or less, 2 X 1 0 + 16 or 0? 11 3 or less is still more preferable.
  • the second conductive type well and the first conductive type drain region are provided near the surface of the first conductive type epitaxial layer.
  • a floating diffusion layer of the second conductivity type is formed in a region between Preferably, it is formed.
  • the electric field intensity at the time of reverse bias in the vicinity of the region where the second conductivity type diffusion layer is formed is reduced, and the breakdown voltage can be further stabilized.
  • the current between the drain region of the first conductivity type and the source region of the first conductivity type at the time of ON is deeper than the diffusion layer of the second conductivity type, avoiding the diffusion layer of the second conductivity type. Since it flows through the portion (the first conductivity type epitaxial layer), there is no increase in on-resistance.
  • the impurity concentration of the second conductivity type diffusion layer is preferably in the range of 3X10 + IS pieces / c m3 ⁇ 5xl 0 + 18 cells / c m 3, 1 X 1 0 +17 number Z cm 3 ⁇ it is further favorable preferable in the range of 1 X 1 0 + 18 cells / c m3.
  • the second conductivity type diffusion layer is formed so as not to be in contact with the first conductivity type on-resistance reducing well. .
  • the second conductive type diffusion layer which is not biased, is configured not to be in contact with the first conductive type on-resistance reducing module.
  • the increase can be minimized.
  • the gate electrode in the region from the second conductive type diffusion layer to the first conductive type drain region, the gate electrode may be a field oxide film. It is preferable to face the first conductive type epitaxy layer through the layer.
  • the lateral short-channel DMOS according to the second aspect of the present invention includes:
  • a first conductivity type source region formed near the surface of the second conductivity type well
  • the first conductive type is formed near the surface of the epitaxial layer so as to be in contact with the first conductive type well and not to be in contact with the second conductive type well.
  • a first conductivity type drain region formed near the surface of the first conductivity type on-resistance reducing well
  • the horizontal short-channel DMOS according to the second aspect of the present invention For example, a first conductivity type on-resistance reducing well is formed near the surface of the epitaxial layer so as not to contact the second conductivity type well, and the surface of the first conductivity type on-resistance reducing well is formed. Since the drain region of the first conductivity type is formed in the vicinity, most of the current path between the drain region of the first conductivity type and the source region of the first conductivity type at the time of ON is the low-resistance type. Since it is a one-conduction-type on-resistance reduction tool, the overall on-resistance can be sufficiently reduced even if the gate length is increased to reduce the gate resistance. Therefore, the lateral short-channel DMOS according to the second embodiment of the present invention has a low gate resistance and on-resistance, and is excellent in high-speed switching characteristics and current driving characteristics.
  • the on-resistance of the first conductivity type containing an impurity of the first conductivity type higher than that of the first conductivity type is reduced. Since the well is separately provided, the resistance at the time of ON can be reduced without increasing the impurity concentration of the first conductivity type well, and the withstand voltage performance of the horizontal short-channel DMOS can be reduced. Absent.
  • a horizontal conductive short-circuit is formed by forming a first conductive type layer inside the epitaxial layer.
  • the withstand voltage of the channel DMOS can be controlled by the impurity concentration of the first conductivity type well.
  • the impurity concentration of the epitaxial layer can be adjusted to a concentration (eg, the first conductivity type) suitable for another element (eg, a logic circuit). (Lower than the above-mentioned concentration), and a semiconductor device having more excellent characteristics can be obtained.
  • the impurity concentration of the first conductivity type ON resistance lowering Ueru is a LXL O + IS pieces Zc m 3 or more, the first conductivity type Is the impurity concentration of I xl O + i? Pcs / cm 3 or less.
  • the impurity concentration of the first-conductivity-type on-resistance reducing well is more preferably 2 ⁇ 10 + is Zcm 3 or more, and more preferably 5 ⁇ 1 O + is / cm 3 or more. Preferred. Further, the impurity concentration of the first conductivity type well is more preferably 5 ⁇ 1 O + ie / cm 3 or less, and further preferably 2 ⁇ 1 O + is / cm 3 or less.
  • a space between the second conductivity type well and the first conductivity type drain region is provided in the vicinity of the surface of the first conductivity type well. It is preferable that a diffusion layer of the second conductivity type in a floating state is formed in the region so as not to be in contact with the second conductivity type well.
  • the electric field intensity at the time of reverse bias in the vicinity of the region where the second conductivity type diffusion layer is formed is reduced, and the breakdown voltage can be further stabilized.
  • the current between the drain region of the first conductivity type and the source region of the first conductivity type at the time of ON is deeper than the diffusion layer of the second conductivity type, avoiding the diffusion layer of the second conductivity type. Because it flows through the portion (the first conductivity type well), there is no increase in on-resistance.
  • the impurity concentration of the second conductivity type diffusion layer is more preferably in the range of 3x1 0 + IS pieces Z cm 3 ⁇ 5xl 0 + 18 or Z c m3, 1 X 1 0 +17 More preferably, it is in the range of cm3 to 1x10 + 18 pieces / cm3.
  • the second conductivity type diffusion layer is formed so as not to be in contact with the first conductivity type on-resistance reducing element. .
  • the non-biased diffusion layer of the second conductivity type is configured not to be in contact with the on-resistance reducing plug of the first conductivity type, the withstand voltage is reduced and the leakage current is reduced. The increase can be minimized.
  • the good electrode is formed via a field oxide film. Therefore, it is preferable to face the epitaxial layer.
  • the electric field intensity at the time of reverse bias in the vicinity of the region where the second conductivity type diffusion layer is formed is reduced, and therefore the first conductivity type diffusion layer is removed from the second conductivity type diffusion layer.
  • the thickness of the gate insulating film can be increased.
  • the gate electrode can be configured to face the epitaxy layer via the field oxide film, and as a result, the capacitance between the gate and the source and between the gate and the drain can be reduced.
  • the high-speed switching characteristics can be further improved.
  • a first conductivity type drain region formed near the surface of the first conductivity type on-resistance reducing well
  • the first conductive type well is in contact with the first conductive type well in the vicinity of the surface of the semiconductor substrate.
  • the first conductivity type on-resistance reducing well is formed so as not to be in contact with the first conductivity type on-resistance reducing well, and the first conductivity type drain region is formed near the surface of the first conductivity type on-resistance reducing well. Since most of the current path between the drain region of the first conductivity type and the source region of the first conductivity type at the time of the on-state is a low-resistance first-conductivity-type on-resistance reducing gel, the gate resistance is low.
  • the lateral short-channel DMOS according to the third embodiment of the present invention is a horizontal short-channel DMOS having low gate resistance and low on-resistance, and excellent in high-speed switching characteristics and current driving characteristics.
  • the first conductive type impurity containing a higher concentration of the first conductive type impurity than the first conductive type well is used. Since the first conductivity type on-resistance reducing well is separately provided, the on-resistance at the time of on can be reduced without increasing the impurity concentration itself of the first conductivity type well. It does not degrade the breakdown voltage performance of the channel DMOS.
  • the first conductivity type tool needs to be formed relatively deep from the surface of the semiconductor substrate in order to secure the breakdown voltage of the lateral short channel DMOS, while the first conductivity type tool for reducing the on-resistance is the first conductivity type tool. Since it only has to function as a current path from the drain region of the conductivity type to the source region of the first conductivity type, it may be formed relatively shallow from the surface of the semiconductor substrate. Therefore, the lateral spread when forming the first-conductivity-type on-resistance reducing well can be reduced, and as a result, the element area of the horizontal short-channel DMOS does not increase so much.
  • the formation of the first conductivity type on-resistance reducing well allows the first conductive type to be connected to the PN junction formed by the second conductive type well and the first conductive type well at the time of reverse bias, thereby providing the first conductive type.
  • the electric field strength on the surface of the semiconductor substrate does not increase and the breakdown voltage can be stabilized.
  • the impurity concentration of the first conductivity type ON resistance lowering Ueru is, 1 X1 O + is a is number Zc m 3 or more, the first conductive the impurity concentration of Ueru type is preferably less than or equal l xl O + i? pieces / cm 3.
  • the impurity concentration of said first conductivity type on resistance reduction for Ueru is more preferably 2x1 O + IS pieces ZCM 3 or more, further not more 5x1 O + IS pieces Zc m 3 or more preferable .
  • the impurity concentration of the first conductivity type well is more preferably 5 ⁇ 10 + is / cm 3 or less, further preferably 2 ⁇ 1 + Zcm 3 or less.
  • a space between the second conductivity type well and the first conductivity type drain region is provided in the vicinity of the surface of the first conductivity type well. It is preferable that a diffusion layer of the second conductivity type in a floating state is formed in the region so as not to be in contact with the second conductivity type well.
  • the electric field intensity at the time of reverse bias in the vicinity of the region where the second conductivity type diffusion layer is formed is reduced, and the breakdown voltage can be further stabilized.
  • the current between the drain region of the first conductivity type and the source region of the first conductivity type at the time of turning on is a part deeper than the diffusion layer of the second conductivity type, avoiding the diffusion layer of the second conductivity type. (The first conductivity type well), so that the on-resistance does not increase.
  • the impurity concentration of the diffusion layer of the second conductivity type is more preferably in the range of 3 ⁇ 10 + is / cm3 to 5xl0 + 18 Zcm3, and 1 ⁇ 10 + 17 number Z cm 3 ⁇ it is further favorable preferable in the range of 1 x1 0 + 18 pieces Bruno cm 3.
  • the second conductivity type diffusion layer is formed so as not to be in contact with the first conductivity type on-resistance reducing well. .
  • the gate electrode in a region from the second conductivity type diffusion layer to the first conductivity type drain region, is formed through a field oxide film. Preferably, it faces the semiconductor substrate.
  • the lateral short-channel DMOS of the present invention has a surface of a second conductivity type well including a channel forming region, as is clear from the lateral short-channel DMOS according to the first to third aspects.
  • the current flowing between the first conductivity type source region and the first conductivity type drain region formed in the vicinity is changed by the current flowing from the first conductivity type source region to the first conductivity type drain region.
  • the first conductivity type drain region is C is a lateral short-channel DMOS formed near the surface of the first conductivity type on-resistance reduction well formed so as not to contact the mold well.
  • silicon can be preferably used as the semiconductor substrate.
  • the gate electrode As a material for the gate electrode, polysilicon, tungsten silicide, molybdenum silicide, tungsten, molybdenum, copper, aluminum, or the like can be preferably used. As the metal for reducing the gate resistance, tungsten, molybdenum, copper, aluminum or the like can be preferably used.
  • the second conductivity type In the horizontal short channel DMOS of the present invention, the second conductivity type may be P-type and the first conductivity type may be N-type, or the second conductivity type may be N-type and the first conductivity type may be N-type. Can be P-type.
  • the “method for manufacturing a lateral short-channel DMOS” according to the first embodiment of the present invention is a manufacturing method for manufacturing the “horizontal short-channel DMOS” according to the first embodiment of the present invention,
  • the ⁇ method for producing a horizontal short channel DMOS '' according to the second aspect of the present invention is a production method for producing the ⁇ horizontal short channel DMOS '' according to the second aspect of the present invention
  • a field oxide film having a predetermined opening is formed on the surface of the epitaxial layer, and a gate insulating film is formed by thermal oxidation in the opening of the field oxide film.
  • the “method for manufacturing a horizontal short-channel DMOS” according to the third aspect of the present invention is a manufacturing method for manufacturing the “horizontal short-channel DMOS” according to the third aspect of the present invention
  • a field oxide film having a predetermined opening is formed on one surface of the semiconductor substrate, and a gate insulating film is formed on the opening of the field oxide film by thermal oxidation.
  • a semiconductor device includes the lateral short-channel DMOS according to any one of the first to third aspects.
  • the semiconductor device includes a lateral short-channel DMOS having a low gate resistance and a low on-resistance and having excellent high-speed switching characteristics and current driving characteristics.
  • the semiconductor device of the present invention can further include a logic circuit.
  • the semiconductor device of the present invention includes a lateral short-channel DMOS having low gate resistance and low on-resistance, and excellent in high-speed switching characteristics and current driving characteristics, and a logic circuit for controlling the same. Therefore, the semiconductor device becomes an excellent power control semiconductor device.
  • the horizontal short-channel DMOS according to the second aspect described above it is particularly preferable to employ the horizontal short-channel DMOS according to the second aspect described above as the horizontal short-channel DMOS.
  • the lateral short-channel DMOS having the first conductivity type formed inside the epitaxial layer can be used to reduce the breakdown voltage of the horizontal short channel DMOS. It can be controlled by the density.
  • the impurity concentration of the epitaxial layer can be adjusted to a concentration suitable for the logic circuit (for example, lower than that of the first conductivity type), and a semiconductor device for power control having excellent characteristics can be obtained.
  • FIG. 1A is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 1A.
  • FIG. 1B is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 1B.
  • FIG. 1C is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 1C.
  • FIG. 1D is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 1D.
  • FIG. 1E is a cross-sectional view of the horizontal short channel DMOS according to Embodiment 1E.
  • FIG. 2A is a cross-sectional view of a horizontal short channel DMOS according to Embodiment 2A.
  • FIG. 2B is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 2B.
  • FIG. 2C is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 2C.
  • FIG. 2D is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 2D.
  • FIG. 2E is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 2E.
  • FIG. 2F is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 2F.
  • FIG. 3A is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 3A.
  • FIG. 3B is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 3B.
  • FIG. 3C is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 3C.
  • FIG. 3D is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 3D.
  • FIG. 3E is a cross-sectional view of the horizontal short-channel DMOS according to the embodiment 3E.
  • FIG. 4A is a plan view of a horizontal short-channel DMOS according to Embodiment 3D.
  • FIG. 4B is a plan view of a horizontal short-channel DMOS according to Embodiment 3D.
  • FIG. 5 is a cross-sectional view of a horizontal short channel DMOS according to Embodiment 3D.
  • FIG. 6 is a cross-sectional view of a semiconductor device in which a horizontal short-channel DMOS according to Embodiment 2E and other elements are integrated.
  • FIGS. 7A to 7F are diagrams illustrating the manufacturing process of the horizontal short-channel DMOS according to the fourth embodiment.
  • FIGS. 8a to 8g are views showing the steps of manufacturing the horizontal short-channel DMOS according to the fifth embodiment.
  • 9a to 9g are diagrams showing the steps of manufacturing the horizontal short-channel DMOS according to the sixth embodiment.
  • FIG. 10 is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 7E.
  • FIG. 1A is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 8E.
  • FIG. 11B is a cross-sectional view of a lateral short-channel DMOS according to Embodiment 8F.
  • FIG. 12 is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 9E.
  • FIG. 13 is a cross-sectional view of a conventional horizontal short-channel DMOS.
  • FIG. 14 is a cross-sectional view of a conventional horizontal short channel DMOS.
  • FIG. 1A is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 1A.
  • the horizontal short-channel DMOS 1OA according to the embodiment 1A is the horizontal short-channel DMOS 1 according to the first embodiment of the present invention.
  • a P ⁇ type semiconductor substrate semiconductor substrate
  • An N-type epitaxy layer first conductivity type epitaxy layer 110 is formed on the surface of 1 ⁇ 8.
  • a P-type well (second conductive type well) 114 including a channel forming region C is formed.
  • An N + type source region (source region of the first conductivity type) 116 is formed near the surface.
  • an N-type resistor for reducing the on-resistance (a first-conductivity-type on-resistance reducing tool) so as not to contact the P-type module 114.
  • An N + -type drain region (a first conductivity type drain region) 118 is formed near the surface of the on-resistance reducing N-type well 134.
  • a polysilicon gate electrode 122 is formed at least above the channel forming region C in the region from the N + type source region 116 to the N + type drain region 118 via the gate insulating film 120. Have been.
  • the polysilicon gate electrode 122 is connected to the gate resistance reducing metal layer 130.
  • An element isolation region 140 is provided on the right side of the N + type drain region 118.
  • an N-type for reducing the on-resistance is provided near the surface of the N-type epitaxial layer 110.
  • the n-type drain region 118 is formed near the surface of the on-resistance reducing n-type well 134 so that the p-type well 134 is formed so as not to contact the p-type well 114.
  • Most of the current path from the N + type drain region 118 to the N + type source region 116 is a low resistance N-type resistor 134 for reducing the on-resistance, and the gate length is long to reduce the gate resistance. Even so, the on-resistance can be sufficiently reduced as a whole. Therefore, the lateral short-channel DMOS 1OA according to Embodiment 1A has a low gate resistance and low on-resistance, and is excellent in high-speed switching characteristics and current driving characteristics.
  • an N-type well 134 for reducing the on-resistance containing a higher concentration of N-type impurities than the N-type epitaxial layer 110 is separately provided. Since it is provided, the resistance at the time of ON can be reduced without increasing the impurity concentration itself of the N-type epitaxial layer 110, and the withstand voltage performance of the horizontal short-channel DMOS can be reduced. Absent.
  • the depth of the P-type well 114 is, for example, 1.5 / m, and the depth of the N + type source region 116 is, for example, 0.
  • the depth of the N + -type drain region 118 is also, for example, 0.3 ⁇ , and the depth of the on-resistance-reducing channel 134 is, for example, 2 m.
  • the impurity concentration of the on-resistance reducing N-type well 134 is, for example, 1 ⁇ 10 + 1 9 Z c Hi 3
  • the impurity concentration of 10 is, for example, IX 10 + 16 Z cm3.
  • FIG. 1B is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 1B.
  • the horizontal short channel DMO S 10B according to the embodiment 1B has a force similar to the horizontal short channel DMO S 10A according to the embodiment 1A.
  • a floating state is provided in a region between the P-type cell 114 and the N + type drain region 118 so as not to contact the P-type well 114.
  • the difference is that a P-type diffusion layer (diffusion layer of the second conductivity type) 138 is formed.
  • the horizontal short-channel DMOS 10B according to the embodiment 1B the following effects can be obtained in addition to the effects of the horizontal short-channel DMOS 10A according to the embodiment 1A. That is, the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 138 is formed is reduced, and the withstand voltage can be further stabilized.
  • the current from the N + type drain region 118 to the N + type source region 116 at the time of turning on is a part deeper than the P-type diffusion layer 138 avoiding the P-type diffusion layer 138 (N ⁇ type). Since it flows through the epitaxial layer 110), the provision of the P-type diffusion layer 138 does not increase the on-resistance.
  • the impurity concentration of the P-type diffusion layer 138 is, for example, 3 ⁇ I 0 +17 Zc ms.
  • FIG. 1C is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 1C.
  • the lateral short channel DMO S 10C according to the embodiment 1C has a structure very similar to the lateral short channel DMO S 10B according to the embodiment 1B, but the P-type diffusion layer 1 38 However, they differ in that they are formed so as not to contact the N-type well 134 for reducing the on-resistance.
  • the horizontal short channel DMOS 10C according to Embodiment 1C For example, in addition to the effects of the horizontal short-channel DMOS 1 OB according to Embodiment 1B, the following effects can be obtained. That is, since the P-type diffusion layer 138 which is not biased is configured so as not to be in contact with the N-type well 134 for reducing the on-resistance, it is possible to suppress a decrease in withstand voltage and an increase in leak current as much as possible.
  • FIG. 1D is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 1D.
  • the horizontal short-channel DMO S 10D according to Embodiment 1D has a structure very similar to the horizontal short-channel DMO S 10B according to Embodiment 1B, but as shown in FIG. 1D.
  • the polysilicon gate electrode 122 faces the N ⁇ -type epitaxial layer 110 via the field oxide film 130. It is different in that it is.
  • the horizontal short-channel DMOS 10D according to Embodiment 1D the following effects are obtained in addition to the effects of the horizontal short-channel DMOS 10OB according to Embodiment 1B. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field intensity at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 13 8 is formed is relaxed, so that the region from the P-type diffusion layer 138 to the N + type This is because the polysilicon gate electrode 122 can be configured to face the N-type epitaxial layer 110 via the field oxide film 136.
  • FIG. 1E is a cross-sectional view of the horizontal short-channel DMOS according to the embodiment 1E.
  • the horizontal short-channel DMOS 10E according to the embodiment 1E has a structure very similar to the horizontal short-channel DMO S10C according to the embodiment 1C, but as shown in FIG.
  • the polysilicon gate electrode 122 faces the N ⁇ type epitaxial layer 110 via the field oxide film 136.
  • the horizontal short channel DMOS 10E according to the embodiment 1E the following effects are obtained in addition to the effects of the horizontal short channel DMOS 10C according to the embodiment 1C. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field intensity at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 138 is formed is reduced, so that the region from the P-type diffusion layer 138 to the N + type drain region 118 is formed. This is because the polysilicon gate electrode 122 can be configured to face the N-type epitaxial layer 110 via the thick field oxide film 136.
  • FIG. 2A is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 2A.
  • the horizontal short-channel DMOS 2 OA according to Embodiment 2A is a horizontal short-channel DMOS according to the second aspect of the present invention, and as shown in FIG. 2A, a P-type semiconductor substrate (semiconductor substrate).
  • An N-type epitaxy layer (epitaxial layer) 210 is formed on the surface of 208, and an N-type epitaxy layer (first conductivity type well) is formed near the surface of the N-type epitaxy layer 210. 2 1 2 is formed.
  • N-type A P-type module (a second conductivity type well) 214 including a cell formation region C is formed, and an N + type source region (a first conductivity type source region) is formed near the surface of the P-type transistor 214. 2) 16 are formed.
  • An N + -type drain region (a first conductivity type drain region) 218 is formed near the surface of the on-resistance reducing N-type well 234.
  • the polysilicon gate electrode 2 2 2 is formed.
  • the polysilicon gate electrode 222 is connected to the gate resistance reducing metal layer 230.
  • an element isolation region 240 is provided on the right side of the N + type drain region 218.
  • the N-type well 2 34 for reducing the on-resistance is provided near the surface of the N-type epitaxial layer 210.
  • the N + -type drain region 218 is formed near the surface of the N-type drain region 234 for reducing the on-resistance.
  • Most of the current path from 18 to the N + -type source region 2 16 is a low-resistance N-type well 2 34 for reducing on-resistance.
  • the lateral short-channel DMOS 2OA according to the embodiment 2A is a lateral short-channel DMOS having low gate resistance and low on-resistance, and excellent in high-speed switching characteristics and current driving characteristics.
  • the ON-resistance reducing N Since the mold module 234 is provided separately, the on-state resistance can be reduced without increasing the impurity concentration of the N-type mold 212, and the withstand voltage performance of the horizontal short-channel DMOS is improved. There is no lowering.
  • the N-type epitaxial layer 2 10 has the N-type layer 2 12 formed therein, so that the horizontal short-channel DMO
  • the breakdown voltage of the lateral short-channel DMOS can be controlled by the impurity concentration of the N-type layer 212.
  • the impurity concentration of the N-type epitaxial layer 210 can be adjusted to a concentration suitable for another element (for example, a logic element) (for example, lower than that of the N-type layer 212).
  • a logic element for example, lower than that of the N-type layer 212.
  • the depth of the N-type plug 2 12 is, for example, 5 ⁇ m, and the depth of the P-type plug 2 14 is, for example, 1.5 m.
  • the depth of the N + type source region 216 is, for example, 0.3 ⁇ m, and the depth of the N + type drain region 218 is, for example, 0.3 ⁇ m.
  • the impurity concentration of the N-type well 234 for reducing the on-resistance is, for example, lxl 0 + W / cm 3 , and the N-type epitaxial layer 2 1
  • the impurity concentration of 0 is, for example, 5 ⁇ 10 + 15 Zc m3
  • the impurity concentration of the N ⁇ type filter 2 12 is, for example, 1 ⁇ 10 + 16 Zc ms.
  • FIG. 2B is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 2B.
  • the horizontal short-channel DMO S 20 B according to Embodiment 2B has a structure very similar to the horizontal short-channel DMO S 2 OA according to Embodiment 2A.
  • a region between the P-type well 2 14 and the N + type drain region 2 18 is in contact with the P-type well 2 14.
  • the difference is that a P-type diffusion layer (diffusion layer of the second conductivity type) 238 is formed so as not to be disturbed.
  • the horizontal short-channel DMOS 20B according to the embodiment 2B the following effects can be obtained in addition to the effects of the horizontal short-channel DMOS 2OA according to the embodiment 2A. That is, the electric field intensity at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 238 is formed is reduced, and the withstand voltage can be further stabilized.
  • the current from the N + -type drain region 218 to the N + -type source region 216 at the time of the ON is a portion deeper than the P-type diffusion layer 238 avoiding the P-type diffusion layer 238 (N Since it flows through the mold layer 212), the provision of the P′-type diffusion layer 238 does not increase the on-resistance.
  • the impurity concentration of the P-type diffusion layer 238 is, for example, 3 XI 0 + 17 / cm 3.
  • FIG. 2C is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 2C.
  • the horizontal short-channel DMO S 20C according to Embodiment 2C has a structure very similar to the horizontal short-channel DMO S 20B according to Embodiment 2B, but the P-type diffusion layer 238 has an on-resistance. It differs in that it is formed so as not to contact the N-type well 234 for reduction.
  • the configuration is such that the P-type diffusion layer 238 that is not biased does not come into contact with the N-type Therefore, it is possible to suppress a decrease in breakdown voltage and an increase in leak current as much as possible.
  • FIG. 2D is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 2D.
  • the horizontal short channel DMO S 20D according to the embodiment 2D has a structure very similar to the horizontal short channel DMO S 20B according to the embodiment 2B, but as shown in FIG.
  • the polysilicon gate electrode 22 2 is opposed to the N ⁇ type epitaxial layer 2 10 via the vial oxide film 2 36.
  • the horizontal short-channel DMOS 20D according to Embodiment 2D the following effects can be obtained in addition to the effects of the horizontal short-channel DMOS 20B according to Embodiment 2B. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 238 is formed is relaxed, so that the region extending from the P-type diffusion layer 238 to the N + type drain region 2 18 This is because the polysilicon gate electrode 222 can be configured to face the N ⁇ type epitaxial layer 210 via the thick field oxide film 236.
  • FIG. 2E is a cross-sectional view of the lateral short-channel DMOS according to Embodiment 2E.
  • the horizontal short channel DMO S 20E according to the embodiment 2E has a structure very similar to the horizontal short channel DMO S 20C according to the embodiment 2C.
  • the polysilicon gate electrode 222 is connected to the N-type epitaxial layer via the field oxide film 236. They differ in that they face 2 10.
  • the horizontal short channel DMOS 20E according to the embodiment 2E the following effects can be obtained in addition to the effects of the horizontal short channel DMOS 20C according to the embodiment 2C. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 238 is formed is reduced, so that the region from the P-type diffusion layer 238 to the N + type drain region 218 This is because the polysilicon gate electrode 222 can be configured to face the N1 type epitaxial layer 210 via the thick field oxide film 236.
  • FIG. 2F is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 2F.
  • the horizontal short channel DMO S 20F according to the embodiment 2F has a structure very similar to the horizontal short channel DMO S 20E according to the embodiment 2E, but as shown in FIG. The difference is that the P-type epitaxy layer 211 is formed on the surface of the semiconductor substrate 208 of the type, not the N-type epitaxy layer 210.
  • the P-type epitaxial layer 211 is formed on the surface of the P-type semiconductor substrate 208.
  • the case of the horizontal short-channel DMOS 20E according to the embodiment 2E is used.
  • an N-type layer 2 12 is formed, and near the surface of the N-type hole 2 12, a P-type layer 214 including a channel forming region C is formed.
  • An N + type source region 216 is formed near the surface of 214.
  • the P-type epitaxial layer 2 11 In the vicinity of the surface of the P-type epitaxial layer 2 11, as in the case of the horizontal short channel DMOS 20 E according to the embodiment 2E, the P-type epitaxial layer 2 11 An N-type well 234 for reducing on-resistance is formed, and an N + type drain region 218 is formed near the surface of the N-type well 234 for reducing on-resistance.
  • the horizontal short channel DMOS 20F according to Embodiment 2F has the same effect as the horizontal short channel DMOS 20E according to Embodiment 2E.
  • FIG. 3A is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 3A.
  • the lateral short-channel DMOS 3 OA according to Embodiment 3A is the lateral short-channel DMOS according to the third embodiment of the present invention, and as shown in FIG. 3A, a P-type semiconductor substrate (semiconductor substrate) 3
  • An N-type well (a first conductivity type well) 312 is formed near the surface of 10.
  • a P-type pellet (second conductivity type pellet) 314 including the channel forming region C is formed, and near the surface of the P-type pellet 314. Is formed with an N + type source region (source region of the first conductivity type) 3 16.
  • an N-type well for reducing on-resistance (a first conductivity type on-resistance reducing well) 334 is in contact with the N-type well 312. In addition, it is formed so as not to be in contact with the P-type pellet 314.
  • An N + type drain region (a drain region of the first conductivity type) 318 is formed near the surface of the N-type resistor 334 for reducing on-resistance. ing.
  • the polysilicon gate electrode 3 2 2 is formed at least above the channel formation region C through the gate insulating film 3 2 0 in the region from the N + type source region 3 16 to the N + type drain region 3 18.
  • This polysilicon gate electrode 3222 is connected to a gate resistance reducing metal layer 330.
  • an N-type gel 3334 for reducing the on-resistance is provided near the surface of the P- type semiconductor substrate 310.
  • the N-type drain region 3 1 is formed so as to be in contact with the N-type transistor 3 12 and not to be in contact with the P-type filter 3 14.
  • Most of the current path from the N + -type drain region 318 to the N + -type source region 316 at the time of ON is low because the resistance is low. Thus, even if the gate length is increased to reduce the gate resistance, the on-resistance can be sufficiently reduced as a whole.
  • the lateral short channel DMOS 30A according to Embodiment 3A is a horizontal short channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current driving characteristics.
  • an N-type resistor 334 for reducing the on-resistance containing an N-type impurity having a higher concentration than the N-type resistor 3 12 is separately provided. Therefore, the on-state resistance can be reduced without increasing the impurity concentration of the N-type well 312, and the breakdown voltage performance of the lateral short-channel DMOS is not reduced.
  • the N-type transistor 312 needs to be formed relatively deep from the surface of the P-type semiconductor substrate 310 in order to secure the breakdown voltage of the lateral short-channel DMOS.
  • the N-type well 3 3 4 for reducing the on-resistance has the N + -type source from the N + -type drain region 3 18 Since it is only necessary to function as a current path to the region 3 16, it is only necessary that the P-type semiconductor substrate 3 10 be formed relatively shallow from the surface. For this reason, the lateral spread when forming the N-type well 334 for reducing the on-resistance can be reduced, and as a result, the element area of the horizontal short-channel DMOS does not increase so much.
  • the depth of the N-type plug 312 is, for example, 5 ⁇ m
  • the depth of the P-type plug 314 is, for example, 1.5 ⁇ .
  • the depth of the ⁇ + type source region 316 is, for example, 0.3 ⁇
  • the depth of the N + type drain region 318 is, for example, 0.3 ⁇ m.
  • the depth of 34 is, for example, 2 ⁇ m.
  • the impurity concentration of the N-type well 334 for reducing the on-resistance is, for example, 1 ⁇ 10 + 19 m3, and the impurity concentration of the N-type well 3 12 Is, for example, 1 ⁇ 10 + 16 / cm 3 .
  • FIG. 3B is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 3B.
  • the horizontal short channel DM OS 30 B according to Embodiment 3B has a structure very similar to the horizontal short channel DMOS 3 OA according to Embodiment 3A, but as shown in FIG.
  • a region between the P-type well 314 and the N + -type drain region 318 is provided with a P-type diffusion layer (the The difference is that a 338 is formed.
  • the horizontal short-channel DMOS 30B according to Embodiment 3B the following effects can be obtained in addition to the effects of the horizontal short-channel DMOS 30A according to Embodiment 3A. That is, the P-type diffusion layer 338 is formed. The electric field strength at the time of reverse bias in the vicinity of the region which has been reduced is alleviated, and the withstand voltage can be further stabilized.
  • the current from the N + -type drain region 318 to the N + -type source region 316 at the time of ON is a portion deeper than the P-type diffusion layer 338 avoiding the P-type diffusion layer 338 (N Since it flows through the mold well 3 1 2), there is no increase in on-resistance.
  • FIG. 3C is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 3C.
  • the horizontal short channel DMO S 30 C according to the embodiment 3C has a structure very similar to the horizontal short channel DMO S 30 B according to the embodiment 3B, but as shown in FIG. Diffusion layer 338 is different in that it is formed so as not to contact N-type well 334 for reducing on-resistance.
  • the horizontal short channel DMOS 30C according to Embodiment 3C the following effects are obtained in addition to the effects of the horizontal short channel DMOS 30B according to Embodiment 3B. That is, since the P-type diffusion layer 338 which is not biased is configured so as not to be in contact with the N-type well 334 for reducing the on-resistance, it is possible to suppress the reduction of the breakdown voltage and the increase of the leak current as much as possible.
  • FIG. 3D is a cross-sectional view of the horizontal short-channel DMOS according to Embodiment 3D.
  • the horizontal short channel DMO S 30D according to the embodiment 3D has a structure very similar to the horizontal short channel DMO S 30B according to the embodiment 3B, but as shown in FIG.
  • the polysilicon gate electrode 322 is a field oxide film. This is different in that it faces the P-type semiconductor substrate 310 through the layer 33.
  • the horizontal short channel DMOS 30D according to the embodiment 3D the following effects are obtained in addition to the effects of the horizontal short channel DMOS 30B according to the embodiment 3B. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because the electric field strength at the time of reverse bias in the vicinity of the region where the P-type diffusion layer 338 is formed is relaxed, and therefore, in the region from the P-type diffusion layer 338 to the N + type drain region 318, This is because the polysilicon gate electrode 322 can be configured to face the P-type semiconductor substrate 310 via the thick field oxide film 336.
  • FIG. 3E is a cross-sectional view of the horizontal short-channel DMOS according to the embodiment 3E.
  • the horizontal short-channel DMOS 3 OE according to Embodiment 3E has a structure very similar to the horizontal short-channel DMO S 30C according to Embodiment 3C, but as shown in FIG. The difference is that the polysilicon gate electrode 322 is opposed to the P- type semiconductor substrate 310 via the field oxide film 336 in a region from the layer 338 to the N + type drain region 318. . .
  • the horizontal short channel DMOS 30E according to Embodiment 3E the following effects are obtained in addition to the effects of the horizontal short channel DMOS 30C according to Embodiment 3C. That is, the capacitance between the gate and the source and between the gate and the drain can be reduced, and the high-speed switching characteristics can be further improved. This is because a P-type diffusion layer 338 is formed In the region from the P-type diffusion layer 338 to the N + -type drain region 318, the polysilicon is reduced via the thick field oxide This is because the gate electrode 322 can be configured to face the P- type semiconductor substrate 310.
  • FIGS. 4A and 4B are plan views of the horizontal short channel DMOS 30D according to Embodiment 3D.
  • FIG. 4A is a plan view of the surface of the P— type semiconductor substrate and the polysilicon gate electrode 322, and
  • FIG. 4B is a diagram showing the source electrode 326, the drain electrode 328, and the metal layer 3 for reducing the gate resistance. It is the one with 30. As shown in FIGS.
  • this horizontal short-channel DMOS 30D has an N + -type source region 316 located at the center and an N + -type drain region located at the outer periphery. It has a structure surrounded by 318. Further, it has a structure in which a polysilicon gate electrode 322 is arranged between the N + type source region 316 and the N + type drain region 318. Note that “S” in FIG. 4A represents a P-type well. Also, in FIGS. 4A and 4B, the N-type resistor 334 for reducing on-resistance and the P-type diffusion layer 338 are omitted. FIG.
  • FIG. 5 is a cross-sectional view of a horizontal short channel DMOS 3 QD according to Embodiment 3D. The wider area in FIG. 3D is shown.
  • the lateral short channel DMOS 30D has an outer periphery surrounded by an N + type drain region 318, a polysilicon gate electrode 322 is arranged inside the N + type drain region 318, and a N + c Therefore the source region 3 1 6 has an arrangement structure, the lateral short-channel DMO S 30 D are shown in FIGS. 4 and 5 Thus, a horizontal short-channel DMOS with a large gate width and excellent current drive characteristics is obtained.
  • FIG. 6 is a cross-sectional view of a semiconductor device in which a horizontal short-channel DMOS 20E and other elements are integrated.
  • this semiconductor device 28 has an N-channel horizontal short-channel DMO S 20 E, a P-channel horizontal MOS 21, an N-channel MOS transistor 23, a P-channel MOS transistor 22, and an NPN bipolar transistor. It has a transistor 25 and a PNP bipolar transistor 24.
  • Each of these elements is formed in an N_ type epitaxy layer 210 formed on the surface of a P ⁇ type semiconductor substrate.
  • the breakdown voltage of the horizontal short-channel DMOS 20E can be controlled by the impurity concentration of the N-type well 212.
  • the impurity concentration of the N ⁇ type epitaxial layer 210 is adjusted to a concentration suitable for another element (eg, the N-channel MOS transistor 23 and the P-channel MOS transistor 22) (eg, the N ⁇ type Therefore, a semiconductor device having excellent characteristics can be obtained. .
  • FIGS. 7A to 7F are diagrams illustrating respective manufacturing steps in the “method for manufacturing a horizontal short channel DMOS” according to the fourth embodiment.
  • the “method for manufacturing a horizontal short channel DMOS” according to the fourth embodiment is the same as the “horizontal short channel” This is a manufacturing method for manufacturing “Numerical DMO S 10D”.
  • a “horizontal short-channel DMOS manufacturing method” according to the fourth embodiment will be described with reference to FIGS. 7A to 7F.
  • the “method for manufacturing a horizontal short-channel DMOS” according to the fourth embodiment includes the following (a) first step to (f) sixth step, as shown in FIGS. 7A to 7F. .
  • a semiconductor substrate having an N- type epitaxial layer 110 formed on the surface of a semiconductor substrate 108 made of a p-type silicon substrate is prepared.
  • the epitaxy layer 110 one having an impurity concentration of, for example, 1 XI0 + 16 / cm 3 is used.
  • a first ion implantation mask 15 having a predetermined opening is formed on the surface of the N ⁇ type epitaxial layer 110, and the first ion implantation mask 15 is formed.
  • phosphorus ions are implanted as N-type impurities to form an N-type resistor 134 for reducing on-resistance.
  • Impurity concentration at this is, for example, lxl 0 + 1 9 pieces / / 0111 3.
  • a second ion implantation mask 154 having a predetermined opening is formed on the surface of the N-type epitaxial layer 110. Then, using the second ion implantation mask 154 as a mask, for example, boron ion is implanted as a P-type impurity to form a P-type transistor 114 so as not to be in contact with the N-type resistor 134 for reducing the on-resistance. Then, a P-type diffusion layer 138 is formed in a region of the N-type resistor 134 for reducing the on-resistance that faces the P-type well 114. The impurity concentration at this time is, for example, 3 ⁇ 10 + 17 Z cm3. In addition, P type 14 and the P-type diffusion layer 138 can be formed in different steps.
  • a field oxide film 136 having a predetermined opening is formed on the surface of the N ⁇ type epitaxial layer 110.
  • a gate insulating film 120 is formed in the opening 36 by thermal oxidation.
  • a polysilicon gate electrode 122 is formed in a predetermined region on the upper surfaces of the gate insulating film 120 and the field oxide film 136.
  • the resist 156 After forming a resist 156, the resist 156, the polysilicon gate electrode 122, and the field oxide film 136 are used as a mask, and arsenic ions, for example, are implanted as N-type impurities into the N + type. A source region 116 and an N + type drain region 118 are formed.
  • an interlayer insulating film 124 is formed. After that, a predetermined contact hole is opened in the interlayer insulating film 124, and then a metal layer is formed. Thereafter, patterning of the metal layer is performed to form a source electrode 126, a drain electrode 128, and a gate resistance reducing metal layer 130. Thereafter, the semiconductor substrate 108 is connected to the ground 132 to form a horizontal short channel DMOS 10D.
  • the excellent “horizontal short-channel DMOS 10” according to the first embodiment is manufactured by a relatively easy method. D ”can be manufactured.
  • the N + -type drain region 11 1 8 region that becomes N + type drain region 1 18
  • the field oxide film 136 may be opened in the region up to.
  • a P-type is used as the second ion implantation mask 154. It is only necessary to use a mask in which a portion corresponding to the diffusion layer 138 is not opened.
  • the second step to (c) the third step may be formed so as not to contact the well 134.
  • the (b) second step to (c) the third step A P-type diffusion layer 138 is formed so as not to be in contact with the hole 134.
  • a field oxidation is performed in a region from the P-type diffusion layer 138 to the N + -type drain region 118. It is sufficient to open the membrane 13 6.
  • FIGS. 8A to 8G are diagrams illustrating manufacturing steps in the “method for manufacturing a horizontal short-channel DMOS” according to the fifth embodiment.
  • the “method for manufacturing a horizontal short-channel DMOS” according to the fifth embodiment is a method for manufacturing a “horizontal short-channel DMOS 20D” according to the second embodiment.
  • the “method for manufacturing a lateral short-channel DMOS” according to the fifth embodiment will be described with reference to FIGS. 8A to 8G.
  • the “method of manufacturing a horizontal short channel DMOS” according to the fifth embodiment includes the following (a) first step to (g) seventh step. Contains.
  • a semiconductor substrate having an N-type epitaxial layer 210 formed on a surface of a semiconductor substrate 208 made of a P-type silicon substrate is prepared.
  • the N ⁇ type epitaxial layer 210 one having an impurity concentration of, for example, 5 ⁇ 10 + 15 Z cm 3 is used.
  • a first ion implantation mask 250 having a predetermined opening is formed on the surface of the N-type epitaxial layer 210, and the first ion implantation mask 250 is formed.
  • phosphorus ions are implanted as N-type impurities into the N-type epitaxial layer 210 as a mask to form an N-type well 212.
  • the impurity concentration at this time is, for example, 1 XI 0 + 16 / cm 3 .
  • a second ion implantation mask 255 having a predetermined opening on the surface of the N-type epitaxial layer 210 is removed.
  • N-type impurities for example, phosphorus ions are implanted at a higher concentration than in the second step, and the on-resistance is set so as to be in contact with the N ⁇ type well 2 12.
  • the impurity concentration at this time is, for example, IX10 + 19 / cm3.
  • a third ion implantation mask 254 having a predetermined opening is formed on the surface of the N-type epitaxial layer 210. Then, for example, boron ions are implanted as P-type impurities using the third ion implantation mask 255 as a mask, The P-type resistor 214 is formed so as not to be in contact with the N-type resistor 234 for reducing the on-resistance, and the area of the N-type resistor 234 for reducing the on-resistance facing the P-type resistor 214 Then, a P-type diffusion layer 238 is formed. At this time, the impurity concentration is, for example, 3 ⁇ 10 + 17 Zcm 3. The P-type well 2 14 and the P-type diffusion layer 238 can be formed in different steps.
  • a field oxide film 236 having a predetermined opening is formed on the surface of the N ⁇ type epitaxial layer 210.
  • a gate insulating film 220 is formed in the opening of the film 236 by thermal oxidation.
  • a polysilicon gate electrode 222 is formed in a predetermined region on the upper surface of the gate insulating film 220 and the field oxide film 236.
  • the resist 256 After forming the resist 256, the resist 256, the polysilicon gate electrode 222, and the field oxide film 236 are used as a mask to implant, for example, arsenic ions as N-type impurities.
  • the N + -type source region 216 and the N + -type drain region 218 are formed.
  • an interlayer insulating film 224 is formed. After that, a predetermined contact hole is opened in the interlayer insulating film 222, and then a metal layer is formed. Thereafter, pattern jung of the metal layer is performed to form a source electrode 226, a drain electrode 228, and a metal layer 230 for reducing gate resistance. After that, the semiconductor substrate 208 is connected to the ground 232 to form a horizontal short channel DMOS20D.
  • the superior “horizontal horizontal DMSO Mold short channel DMO S 20D ” can be manufactured.
  • the N-type drain region 218 is formed from the P-type diffusion layer 238.
  • the field oxide film 236 may be opened in a region reaching the (N + type drain region 218) region.
  • a P-type diffusion is used as the third ion implantation mask 255.
  • a mask in which the portion corresponding to the layer 238 is not opened may be used.
  • the (c) third step to (d) fourth step of the above-described manufacturing method may include the steps of:
  • the P-type diffusion layer 238 may be formed so as not to contact the 234.
  • a field oxide film 236 is formed in a region from the p-type diffusion layer 238 to the n + -type drain region 218. The opening may be made.
  • the surface of the semiconductor substrate 208 made of a P-type silicon substrate is What is necessary is just to prepare a semiconductor substrate on which the type epitaxial layer 211 is formed.
  • the P— type epitaxy layer 211 an impurity concentration of, for example, 5 ⁇ 10 + 15 / cm 3 is used.
  • FIGS. 9A to 9G are diagrams showing the manufacturing steps in the “method for manufacturing a horizontal short channel DMOS” according to the sixth embodiment.
  • the “method for manufacturing a horizontal short channel DMOS” according to the sixth embodiment is a method for manufacturing the “horizontal short channel DMOS 30D” according to the third embodiment.
  • the “method for manufacturing a lateral short-channel DMOS” according to the sixth embodiment will be described with reference to FIGS. 9A to 9G.
  • the “method for manufacturing a horizontal short-channel DMOS” according to the sixth embodiment includes the following (a) first step to (g) seventh step, as shown in FIGS. 9a to 9g. .
  • a semiconductor substrate 310 made of a P-type silicon substrate is prepared.
  • a first ion implantation mask 350 having a predetermined opening is formed on one surface of the semiconductor substrate 310, and the semiconductor is formed using the first ion implantation mask 350 as a mask.
  • phosphorus ions are implanted into the substrate 310 as N-type impurities to form an N-type well 312.
  • the impurity concentration at this time is, for example, 1 ⁇ 10 + 16 cm 3 .
  • a second ion implantation mask 352 having a predetermined opening is formed on one surface of the semiconductor substrate 310, and the second ion implantation mask 350 is formed.
  • the ion implantation mask 35 2 as a mask, for example, phosphorus ions are implanted as N-type impurities at a higher concentration than in the second step, and the N-type well 334 for reducing the on-resistance is brought into contact with the N-type layer 3 12.
  • the impurity concentration at this time is, for example, lxl 0 + 19 / To cm 3.
  • a third ion implantation mask 354 having a predetermined opening is formed on one surface of the semiconductor substrate 310.
  • boron ions are implanted as P-type impurities to form a P-type transistor 314 so as not to contact the N-type well 334 for reducing the on-resistance, and to reduce the on-resistance.
  • a P-type diffusion layer 338 is formed in a region of the N-type filter 334 facing the P-type filter 314.
  • the impurity concentration at this time is, for example, 3 ⁇ 10 + 17 Zcms. It should be noted that the P-type filter 314 and the P-type diffusion layer 338 can be formed in different steps.
  • a field oxide film 336 having a predetermined opening on one surface of the semiconductor substrate 310 is formed.
  • a gate insulating film 320 is formed in the opening by thermal oxidation.
  • a polysilicon gate electrode 322 is formed in a predetermined region on the upper surfaces of the gate insulating film 320 and the field oxide film 336.
  • the resist 356, the polysilicon gate electrode 322, and the field oxide film 336 are used as a mask to implant, for example, arsenic ions as N-type impurities.
  • An N + type source region 316 and an N + type drain region 318 are formed.
  • an interlayer insulating film 324 is formed. Then, after activating the implanted impurities, an interlayer insulating film 324 is formed. Then, a predetermined contact hole is opened in the interlayer insulating film 324. After that, a metal layer is formed. Thereafter, pattern jung of the metal layer is performed to form a source electrode 326, a drain electrode 328, and a gate resistance reducing metal layer 330. Thereafter, the semiconductor substrate 3 10 is connected to the ground 3 32 to form a horizontal short channel DMOS 30D.
  • an excellent “horizontal short-channel DMOS 30D” according to the third embodiment can be manufactured by a relatively easy method. Can be manufactured.
  • the N + -type drain region 31 1 The field oxide film 336 may be opened in the region up to 8 (the region that becomes the N + type drain region 3 18).
  • a P-type mask is used as the third ion implantation mask 354.
  • a mask in which a portion corresponding to the diffusion layer 338 is not opened may be used.
  • the (c) third step to (d) fourth step of the above-described manufacturing method may include the steps of:
  • the P-type diffusion layer 338 may be formed so as not to contact the 334.
  • the N-type well 3 for reducing the on-resistance is used in the (c) third step to (d) fourth step of the above manufacturing method.
  • the P-type diffusion layer 338 is formed so as not to be in contact with 34.
  • a field oxide film is formed in a region from the P-type diffusion layer 338 to the N + type drain region 318. 3 3 6 should be opened.
  • FIG. 10 is a cross-sectional view of a horizontal short channel DMOS 40E according to Embodiment 7E.
  • This lateral short channel DMOS 40E has the same conductivity type (except for the semiconductor substrate) in the lateral short channel DMSO 10E according to Embodiment 1E. Also in the horizontal short channel DMOS 40E, the effect obtained in the horizontal short channel DMOS 10E can be obtained similarly.
  • a P-type resistor 434 for reducing the on-resistance containing a P-type impurity having a higher concentration than that of the P-type epitaxial layer 410 is separately provided, the impurity in the P-type epitaxial layer 410 is separately provided.
  • the resistance at the time of ON can be reduced without increasing the concentration itself, and the breakdown voltage performance of the horizontal short-channel DMOS is not reduced.
  • the N-type diffusion layer 438 is formed in the P-type epitaxial layer 410, the electric field strength at the time of reverse bias in the vicinity of the region where the N-type diffusion layer 438 is formed is alleviated.
  • the withstand voltage can be stabilized. Note that the current from the P + type source region 416 to the P + type drain region 418 at the time of the ON is a part deeper than the N-type diffusion layer 438 (P— Since it flows through the epitaxial layer 4 10), the provision of the N-type diffusion layer 438 does not increase the on-resistance.
  • the non-biased N-type diffusion layer 438 is a P-type 003/011884
  • the P-type epitaxial layer 411 is formed via the field oxide film 336. Therefore, the capacitance between the gate and the source and between the gate and the drain are reduced, and the high-speed switching characteristics are further improved.
  • FIG. 11A is a cross-sectional view of a horizontal short channel DMOS 50E according to embodiment 8E.
  • This lateral short-channel DMOS 50E is the same as the lateral short-channel DMOS 20E according to Embodiment 2E except that the conductivity type (except for the semiconductor substrate) is reversed.
  • the effect obtained in the horizontal short channel DMOS 20E can be similarly obtained. That is, most of the current path from the P + type source region 516 to the P + type drain region 518 at the time of ON is a low resistance P-type well 534 for reducing the on-resistance, so as to reduce the gate resistance. Even if the gate length becomes longer, the on-resistance can be sufficiently reduced as a whole. Therefore, a horizontal short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current driving characteristics is obtained.
  • a P-type resistor 534 for reducing the on-resistance containing a P-type impurity having a higher concentration than that of the P-type resistor 511 is separately provided, the impurity concentration itself of the P-type resistor 512 is increased. Without this, the resistance at the time of ON can be reduced, and the withstand voltage performance of the horizontal short-channel DMOS does not decrease.
  • a P-type well 5 12 is formed inside the P-type epitaxial layer 5 10.
  • the withstand voltage of the horizontal short-channel DMOS can be increased by the impurity concentration of P-type II: 512 in semiconductor devices that integrate the horizontal short-channel DMOS and other elements (eg, logic elements). Be able to control.
  • the impurity concentration of the P-type epitaxial layer 510 can be adjusted to a concentration (for example, lower than that of the P-type well 512) suitable for another element (for example, a logic element), resulting in excellent characteristics.
  • Semiconductor device is a concentration (for example, lower than that of the P-type well 512) suitable for another element (for example, a logic element), resulting in excellent characteristics.
  • the N-type diffusion layer 538 is formed in the P-type well 512, the electric field strength at the time of reverse bias in the vicinity of the region where the N-type diffusion layer 538 is formed is reduced, and the breakdown voltage is further stabilized. Can be achieved. Note that the current flowing to the P + type drain region 516 when the P + type drain region is turned on is a part deeper than the P type diffusion layer 538 avoiding the P type diffusion layer 538. Since it flows through the (P-type cell 5 1 2), the on-resistance cannot be increased by providing the N-type diffusion layer 538.
  • non-biased N-type diffusion layer 538 is configured so as not to be in contact with the P-type well 534 for reducing the on-resistance, a decrease in withstand voltage and an increase in leakage current can be suppressed as much as possible. .
  • the polysilicon gate electrode 522 faces the P ⁇ -type epitaxial layer 510 via the field oxide film 536 in the region from the N-type diffusion layer 538 to the P + -type drain region 518.
  • the capacitance between the gate and the source and between the gate and the drain are reduced, and the high-speed switching characteristics are further improved.
  • FIG. 11B is a cross-sectional view of a horizontal short-channel DMOS according to Embodiment 8F.
  • the horizontal short channel DMO S 50F according to the embodiment 8F has a structure very similar to the horizontal short channel DMO S 50E according to the embodiment 8E.
  • what is formed on the surface of the P-type semiconductor substrate 508 is not the P-type epitaxy layer 501 but the N-type epitaxy layer 5111.
  • the N-type epitaxial layer 5111 is formed on the surface of the P-type semiconductor substrate 508.
  • a P-type filter 512 is formed near the surface of the N-type epitaxial layer 511 as in the case of the horizontal short channel DMOS 50E according to the embodiment 8E.
  • An N-type well 514 including a channel forming region C is formed near the surface of the type well 511, and a P + type source region 516 is formed near the surface of the N-type well 514. It has been.
  • the N-type epitaxial layer 511 should not be in contact with the N-type epitaxial layer 5114.
  • An N-type resistor 534 for reducing on-resistance is formed, and a P + type drain region 518 is formed near the surface of the P-type resistor 534 for reducing on-resistance.
  • the horizontal short-channel DMOS 50F according to Embodiment 8F has the same effect as the horizontal short-channel DMOS 50E according to Embodiment 8E.
  • FIG. 12 is a cross-sectional view of a horizontal short channel DMOS 60E according to Embodiment 9E.
  • This lateral short-channel DMOS 60E is obtained by reversing the conductivity type (except for the semiconductor substrate) in the lateral short-channel DMOS 30E according to Embodiment 3E. Also in the horizontal short channel DMOS 60E, the effect obtained in the horizontal short channel DMOS 30E can be obtained similarly.
  • the P + type source region 6 16 Most of the current path to the region 6 18 is a low resistance P-type well 6 34 for reducing on-resistance, and the overall on-resistance is sufficiently reduced even if the gate length is increased to reduce the gate resistance can do. Accordingly, a lateral short-channel DMOS having low gate resistance and low on-resistance and excellent in high-speed switching characteristics and current driving characteristics is obtained.
  • a separate P-type well 634 for reducing the on-resistance which contains a higher concentration of P-type impurities than the P-type well 6 12, is used. Without this, the on-state resistance can be reduced and the withstand voltage performance of the lateral short-channel DMOS does not decrease.
  • the P-type well 6 12 needs to be formed relatively deep from the surface of the N-type semiconductor substrate 6 10 in order to secure the breakdown voltage of the lateral short-channel DMOS. Since the P-type well 634 for reduction may serve as a current path to the P + -type source region 6 16 and the P + -type drain region 6 18, the N-type semiconductor substrate It suffices if it is formed relatively shallow from the 6 10 surface. For this reason, the lateral spread when forming the P-type well 634 for reducing the on-resistance can be reduced, and as a result, the device area of the horizontal short-channel DMOS is not increased so much.
  • the N-type diffusion layer 638 is formed in the P-type transistor 612, the electric field strength at the time of reverse bias in the vicinity of the region where the N-type diffusion layer 638 is formed is reduced, and the breakdown voltage is further stabilized. Can be achieved.
  • the current from the P + type source region 616 to the P + type drain region 618 at the time of the ON is a part deeper than the N type diffusion layer 638 avoiding the N type diffusion layer 638. Since the current flows through the flow (P-type plug 6 1 2), the on-resistance does not increase.
  • the non-biased N-type diffusion layer 638 is configured not to be in contact with the P-type well 634 for reducing the on-resistance, it is possible to minimize the decrease in breakdown voltage and the increase in leak current. it can.
  • the polysilicon gate electrode 622 faces the P ⁇ -type semiconductor substrate 610 via the field oxide film 636 in a region from the N-type diffusion layer 638 to the P + -type drain region 618.
  • the capacitance between the gate and the source and between the gate and the drain are reduced, and the high-speed switching characteristics are further improved.

Abstract

　本発明の横型短チャネルＤＭＯＳ１０Ａは、Ｐ−型の半導体基体１０８の表面に形成されたＮ−型エピタキシャル層１１０と、このＮ−型エピタキシャル層１１０の表面近傍に形成されチャネル形成領域Ｃを含むＰ型ウェル１１４と、このＰ型ウェル１１４の表面近傍に形成されたＮ＋型ソース領域１１６と、Ｎ−型エピタキシャル層１１０の表面近傍に、Ｐ型ウェル１１４と接しないように形成されたオン抵抗低減用Ｎ型ウェル１３４と、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍に形成されたＮ＋型ドレイン領域１１８と、Ｎ＋型ソース領域１１６からＮ＋型ドレイン領域１１８に至る領域のうち少なくともチャネル形成領域Ｃの上部にゲート絶縁膜１２０を介して形成されたポリシリコンゲート電極１２２と、ポリシリコンゲート電極１２２と接続されたゲート抵抗低減用金属層１３０とを備えている。　このため、本発明の横型短チャネルＤＭＯＳ１０Ａは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。

Description

横型短チャネル DMO S及びその製造方法並びに半導体装置 技術分野
本発明は、 電力用 MO S F ETとして好適に用いられる横型短チヤネ ル DMO S及ぴその製造方法に明関する。 また、 本発明は、 この横型短チ ャネル DMO Sを備えた半導体装置田に関する。 背景技術
図 1 3は、 従来の横型短チャネル DMO S 90の断面図である。 この 横型短チャネル DMO S 9 0は、 図 1 3に示すように、 P_型半導体基 体 908の表面近傍に形成された N—型ェピタキシャル層 9 1 0と、
N一型ェピタキシャル層 9 1 0の表面近傍に形成されチャネル形成領 域 Cを含む P型ゥエル 9 1 4と、
P型ゥヱル 9 14の表面近傍に形成された N+型ソース領域 9 1 6と、
N—型ェピタキシャル層 9 1 0の表面近傍に形成された N+型ドレイ ン領域 9 1 8と、
チャネル形成領域 Cの上部にゲート絶縁膜 9 20を介して形成された ポリシリコンゲート電極 9 2 2と、 を備えている （例えば、 特開平 8— 2 1 3 6 1.7号公報 （第 2頁、 図 1) 及び山崎浩著 「パワー MOS F E Tの応用技術」 日刊工業新聞社（初版第 8刷）、 1 9 9 8年 1 0月 2 3日 、 図 2. 1及び第 9頁〜第 1 2頁参照。）。
そして、 横型短チャネル DMO S 9 0においては、 N +型ソース領域 9 1 6はソース電極 9 26を介して図示しないソース端子に接続され、 N +型ドレイン領域 9 1 8はドレイン電極 9 2 8を介して図示しないド レイン端子に接続され、 ポリシリコンゲート電極 9 2 2は図示しないゲ ート端子に接続されている。 また、 P—型半導体基体 9 0 8は 0 Vに固 定されたグランド 9 3 2に接続されている。
しかしながら、 この横型短チャネル D M O S 9 0においては、 ポリシ リコンゲート電極の抵抗が高いため、 高速スイッチングが容易ではない という問題点があった。
図 1 4は、 従来の他の横型短チャネル D M O S 9 2の断面図である。 この横型短チャネル D M〇 S 9 2は、 図 1 4に示すように、 層間絶縁膜 9 2 4上に形成されたゲート抵抗低減用金属層 9 3 0が、 ポリシリコン ゲート電極 9 2 2と接続された構造を有している。 このため、 この横型 短チャネル D M O S 9 2によれば、 ゲート抵抗低減用金属層 9 3 0がポ リシリコンゲ一ト電極 9 2 2に接続されているため、 全体としてゲート 電極層の抵抗が低くなり、 高速スィツチングが可能となっている。
しかしながら、 この横型短チャネル D M O S 9 2においては、 ポリシ リコンゲ一ト電極 9 2 2とゲート抵抗低減用金属層 9 3 0とを接続する ために設けられる層間絶縁膜 9 2 4のコンタク トホール（A)、並びにゲ 一ト抵抗低減用金属層 9 3 0とソース電極 9 2 6及ぴドレイン電極 9 2 8とを電気的に分離するための分離領域 （B ) が必要であるため、 ポリ シリコンゲ一ト電極 9 2 2のゲート長が長くなり、 結果的にオン抵抗が 大きくなつてしまうという問題点があった。
そこで、本発明は上記のような問題を解決するためになされたもので、 ゲート抵抗及びオン抵抗が低く、 高速スィツチング特性及び電流駆動特 性に優れた横型短チャネル DM O Sを提供することを目的とする。また、 本発明は、 そのような優れた横型短チャネル D M O Sを製造することが できる横型短チャネル D M O Sの製造方法を提供することを目的とする c 発明の開示
本発明の第 1の態様に係る横型短チャネル D M O Sは、
半導体基体の表面に形成された第 1導電型のェピタキシャル層と、 この第 1導電型のェピタキシャル層の表面近傍に形成されチャネル形 成領域を含む、 第 1導電型とは反対の第 2導電型のゥエルと、
この第 2導電型のゥエルの表面近傍に形成された第 1導電型のソース 領域と、
前記第 1導電型のェピタキシャル層の表面近傍に、 前記第 2導電型の ゥエルと接しないように形成され、 前記第 1導電型のェピタキシャル層 よりも高濃度の第 1導電型の不純物を含む第 1導電型のオン抵抗低減用 ゥエルと、
この第 1導電型のオン抵抗低減用ゥエルの表面近傍に形成された第 1 導電型のドレイン領域と、 . 前記第 1導電型のソース領域から前記第 1導電型のドレイン領域に至 る領域のうち少なくとも前記チャネル形成領域の上部にグート絶縁膜を 介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、 を備えたこ とを特徴とする。
このため、 本発明の第 1の態様に係る横型短チャネル D M Q Sによれ ば、 前記第 1導電型のェピタキシャル層の表面近傍に前記第 2導電型の ゥエルと接しないように第 1導電型のオン抵抗低減用ゥ ルが形成され、 この第 1導電型のオン抵抗低減用ゥエルの表面近傍に前記第 1導電型の ドレイン領域が形成されているため、 オン時における第 1導電型のドレ ィン領域と第 1導電型のソース領域との間の電流経路の大部分は抵抗の 低い第 1導電型のオン抵抗低減用ゥエルとなるため、 ゲート抵抗を低減 させるためにゲート長が長くなつても全体として十分オン抵抗を低減す ることができる。 従って、 本発明の第 1の態様に係る横型短チャネル D MO Sは、 ゲート抵抗及びオン抵抗が低く、 高速スィツチング特性及び 電流駆動特性に優れた横型短チャネル DMO Sとなる。
また、 本発明の第 1の態様に係る横型短チャネル DMO Sによれば、 前記第 1導電型のェピタキシャル層よりも高濃度の第 1導電型の不純物 を含む前記第 1導電型のオン抵抗低減用ゥエルを別途設けることとした ので、 前記第 1導電型のェピタキシャル層の不純物濃度自体を高く しな くてもオン時におけるオン抵抗を低減させることができ、 横型短チヤネ ル DMO Sの耐圧性能を低下させることもない。
本発明の第 1の態様に係る横型短チャネル DMO Sにおいては、 前記 第 1導電型のオン抵抗低減用ゥエルの不純物濃度は、 1 x 1 個 Zc m3以上であり、前記第 1導電型のェピタキシャル層の不純物濃度は、 1 X I 0 +17個 Zc m3以下であることが好ましい。
このように構成することにより、 第 1導電型のオン抵抗低減用ゥエル の抵抗を十分に低減するとともに、 横型短チャネル DMO Sの耐圧性能 を十分維持することができる。 この観点からは、 前記第 1導電型のオン 抵抗低.減用ゥエルの不純物濃度は、 2 X 1 0+is個/ c m3以上であること がより好ましく、 5x1 O+is個/ c m3以上であることがさらに好ましい 。 また、 前記第 1導電型のェピタキシャル層の不純物濃度は、 5x1 0 + 16個 / c ni3以下であることがより好ましく、 2 X 1 0 +16個 0 !113以下で あることがさらに好ましい。 . 本発明の第 1の態様に係る横型短チャネル DMOSにおいては、 前記 第 1導電型のェピタキシャル層の表面近傍には、 前記第 2導電型のゥェ ルと前記第 1導電型のドレイン領域との間の領域に、 前記第 2導電型の ゥエルと接しないように、 フローティング状態の第 2導電型の拡散層が 形成されていることが好ましい。
このように構成することにより、 この第 2導電型の拡散層が形成され た領域近傍における逆バイアス時の電界強度が緩和され、 さらなる耐圧 の安定化を図ることができる。 なお、 オン時における第 1導電型のドレ ィン領域と第 1導電型のソース領域との間の電流は、 この第 2導電型の 拡散層を避けてこの第 2導電型の拡散層より深い部分 （第 1導電型のェ ピタキシャル層） を流れるため、 オン抵抗を増加させることもない。 この観点からは、 前記第 2導電型の拡散層の不純物濃度は、 3X10 + is個/ c m3〜5xl 0+18個/ c m3の範囲にあることがより好ましく、 1 X 1 0 +17個 Z c m3〜 1 X 1 0+18個/ c m3の範囲にあることがさらに好 ましい。 本発明の第 1の態様に係る横型短チャネル DMO Sにおいては、 前記 第 2導電型の拡散層は、 前記第 1導電型のオン抵抗低減用ゥエルに接し ないように形成されていることが好ましい。
このように構成することにより、 バイアスざれていない前記第 2導電 型の拡散層が前記第 1導電型のオン抵抗低減用ゥュルに接しないように 構成されているため、 耐圧の低下やリーク電流の増加を極力抑制するこ とができる。 本発明の第： Lの態様に係る横型短チャネル DM O Sにおいては、 前記 第 2導電型の拡散層から前記第 1導電型のドレイン領域に至る領域にお いては、 前記ゲート電極はフィールド酸化膜を介して前記第 1導電型の ェピタキシャル層と対峙していることが好ましい。
このように構成することにより、 第 2導電型の拡散層が形成された領 域近傍における逆バイアス時の電界強度が緩和されるため、 前記第 2導 電型の拡散層から前記第 1導電型のドレイン領域に至る領域においては、 ゲート絶縁膜の厚さを厚くすることができる。 このため、 前記ゲート電 極をフィールド酸化膜を介して前記第 1導電型のェピタキシャル層と対 峙させるように構成することができ、 その結果、 ゲート ' ソース間及び ゲート . ドレイン間の容量を小さくすることができ、 高速スイッチング 特性をさらに向上することができる。 本発明の第 2の態様に係る横型短チャネル D M O Sは、
半導体基体の表面に形成されたェピタキシャル層と、
このェピタキシャル層の表面近傍に形成された第 1導電型のゥヱルと、 この第 1導電型のゥエルの表面近傍に形成されチャネル形成領域を含 む、 第 1導電型とは反対の第 2導電型のゥエルと、
この第 2導電型のゥエルの表面近傍に形成された第 1導電型のソース 領域と、
前記ェピタキシャル層の表面近傍に、 前記第 1導電型のゥエルと接す るように、 かつ、 前記第 2導電型のゥエルと接しないように形成され、 刖記第 1導電型のゥエルよりも高濃度の第 1導電型の不純物を含む第 導電型のオン抵抗低減用ゥェルと、
この第 1導電型のオン抵抗低減用ゥエルの表面近傍に形成された第 1 導電型のドレイン領域と、
前記第 1導電型.のソース領域から前記第 1導電型のドレイン領域に至 る領域のうち少なくとも前記チャネル形成領域の上部にグート絶縁膜を 介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、 を備えたこ とを特徴とする。
このため、 本発明の第 2の態様に係る横型短チャネル D M O Sによれ ば、 前記ェピタキシャル層の表面近傍に前記第 2導電型のゥエルと接し ないように第 1導電型のオン抵抗低減用ゥエルが形成され、 この第 1導 電型のオン抵抗低減用ゥエルの表面近傍に前記第 1導電型のドレイン領 域が形成されているため、 オン時における第 1導電型のドレイン領域と 第 1導電型のソース領域との間の電流経路の大部分は抵抗の低い第 1導 電型のオン抵抗低減用ゥヱルとなるため、 ゲート抵抗を低減させるため にゲート長が長くなっても全体として十分オン抵抗を低減することがで きる。 従って、 本発明の第 2の態様に係る横型短チャネル DMO Sは、 ゲート抵抗及びオン抵抗が低く、 高速スィツチング特性及ぴ電流駆動特 性に優れた横型短チャネル DMO Sとなる。
まだ、 本発明の第 2の態様に係る横型短チャネル DMO Sによれば、 前記第 1導電型のゥエルよりも高濃度の第 1導電型の不純物を含む前記 第 1導電型のオン抵抗低減用ゥエルを別途設けることとしたので、 前記 第 1導電型のゥエルの不純物濃度を高くしなくてもオン時における抵抗 を低減させることができ、 横型短チャネル DMO Sの耐圧性能を低下さ せることもない。
さらにまた、このような横型短チャネル DMO Sと他の素子（例えば、 論理回路） を集積した半導体装置などにおいては、 ェピタキシャル層の 内部に第 1導電型のゥヱルを形成したことにより、 横型短チャネル DM O Sの耐圧を第 1導電型のゥエルの不純物濃度で制御できるようになる 結果、 ェピタキシャル層の不純物濃度を他の素子 （例えば、 論理回路） に適した濃度 （例えば、 第 1導電型のゥエルより低濃度） にすることが でき、 さらに特性の優れた半導体装置とすることができる。
本発明の第 2の態様に係る横型短チャネル DMO Sにおいては、 前記 第 1導電型のオン抵抗低減用ゥエルの不純物濃度は、 lxl O+is個 Zc m3以上であり、 前記第 1導電型のゥエルの不純物濃度は、 I xl O+i? 個/ c m3以下であることが好ましい。
このように構成することにより、 第 1導電型のオン抵抗低減用ゥエル の抵抗を十分に低減するとともに、 横型短チャネル DMO Sの耐圧性能 を十分維持することができる。 この観点からは、 前記第 1導電型のオン 抵抗低減用ゥエルの不純物濃度は、 2x1 0+is個 Zcm3以上であること がより好ましく、 5x1 O+is個/ c m3以上であることがさらに好ましい 。 また、 前記第 1導電型のゥエルの不純物濃度は、 5x1 O+ie個/ c m3 以下であることがより好ましく、 2X1 O+is個/ cm3以下であることが さらに好ましい。 本発明の第 2の態様に係る横型短チャネル DMO Sにおいては、 前記 第 1導電型のゥエルの表面近傍には、 前記第 2導電型のゥエルと前記第 1導電型のドレイン領域との間の領域に、 前記第 2導電型のゥエルと接 しないように、 フローティング状態の第 2導電型の拡散層が形成されて いることが好ましい。
このように構成することにより、 この第 2導電型の拡散層が形成され た領域近傍における逆バイアス時の電界強度が緩和され、 さらなる耐圧 の安定化を図ることができる。 なお、 オン時における第 1導電型のドレ ィン領域と第 1導電型のソース領域との間の電流は、 この第 2導電型の 拡散層を避けてこの第 2導電型の拡散層より深い部分 （第 1導電型のゥ エル） を流れるため、 オン抵抗を増加させることもない。
この観点からは、 前記第 2導電型の拡散層の不純物濃度は、 3x1 0 + is個 Zc m3〜5xl 0+18個 Z c m3の範囲にあることがより好ましく、 1 X 1 0 +17個ノ c m3〜 1x1 0 +18個/ c m3の範囲にあることがさらに好 ましい。 本発明の第 2の態様に係る横型短チャネル D M O Sにおいては、 前記 第 2導電型の拡散層は、 前記第 1導電型のオン抵抗低減用ゥ ルに接し ないように形成されていることが好ましい。
このように構成することにより、 バイアスされていない前記第 2導電 型の拡散層が前記第 1導電型のオン抵抗低減用ゥエルに接しないように 構成されているため、 耐圧の低下やリーク電流の増加を極力抑制するこ とができる。 本発明の第 2の態様に係る横型短チャネル D M O Sにおいては、 前記 第 2導電型の拡散層から前記第 1導電型のドレイン領域に至る領域にお いては、 前記グート電極はフィールド酸化膜を介して前記ェピタキシャ ル層と対峙していることが好ましい。
このように構成することにより、 第 2導電型の拡散層が形成された領 域近傍における逆バイアス時の電界強度が緩和されるため、 前記第 2導 電型の拡散層から前記第 1導電型のドレイン領域に至る領域においては、 ゲート絶縁膜の厚さを厚くすることができる。 このため、 前記ゲート電 極をフィールド酸化膜を介して前記ェピタキシャル層と対峙させるよう に構成することができ、 その結果、 ゲート · ソース間及びゲート · ドレ ィン間の容量を小さくすることができ、 高速スィツチング特性をさらに 向上することができる。 本発明の第 3の態様に係る横型短チャネル D M O Sは、
半導体基体の表面近傍に形成された、 第 1導電型のゥエルと、 この第 1導電型のゥエルの表面近傍に形成されチャネル形成領域を含 む、 第 1導電型とは反対の第 2導電型のゥエルと、
この第 2導電型のゥ πルの表面近傍に形成された第 1導電型のソース 領域と、
前記半導体基体の表面近傍に、 前記第 1導電型のゥエルと接するよう に、 かつ、 前記第 2導電型のゥェルと接しないように形成され、 前記第 1導電型のゥエルよりも高濃度の第 1導電型の不純物を含む第 1導電型 のオン抵抗低減用ゥエルと、
この第 1導電型のオン抵抗低減用ゥエルの表面近傍に形成された第 1 導電型のドレイン領域と、
前記第 1導電型のソース領域から前記第 1導電型のドレイン領域に至 る領域のうち少なくとも前記チャネル形成領域の上部にグート絶縁膜を 介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、 を備えたこ とを特徴とする。
このため、 本発明の第 3の態様に係る横型短チャネル D M O Sによれ ば、 前記半導体基体の表面近傍に、 前記第 1導電型のゥエルと接するよ うに、 かつ、 前記第 2導電型のゥエルと接しないように第 1導電型のォ ン抵抗低減用ゥエルが形成され、 この第 1導電型のオン抵抗低減用ゥェ ルの表面近傍に前記第 1導電型のドレイン領域が形成されているため、 オン時における第 1導電型のドレイン領域と第 1導電型のソース領域と の間の電流経路の大部分は抵抗の低い第 1導電型のオン抵抗低減用ゥェ ルとなるため、 ゲート抵抗を低減させるためにゲート長が長くなつても 全体として十分オン抵抗を低減することができる。 従って、 本発明の第 3の態様に係る横型短チャネル D M O Sは、 ゲート抵抗及びオン抵抗が 低く、 高速スィツチング特性及び電流駆動特性に優れた横型短チャネル D M O Sとなる。
また、 本発明の第 3の態様に係る横型短チャネル D M O Sによれば、 前記第 1導電型のゥェルよりも高濃度の第 1導電型の不純物を含む前記 第 1導電型のオン抵抗低減用ゥエルを別途設けることとしたので、 前記 第 1導電型のゥエルの不純物濃度自体を高く しなくてもオン時における ォン抵抗を低減させることができ、 横型短チャネル D M O Sの耐圧性能 を低下させることもない。
さらにまた、 第 1導電型のゥヱルは、 横型短チャネル DMO Sの耐圧 確保のため半導体基体表面から比較的深く形成する必要がある一方、 第 1導電型のオン抵抗低減用ゥ ルは、 第 1導電型のドレイン領域から第 1導電型のソース領域への電流経路としての役割を果たせばよいことか ら、 半導体基体表面から比較的浅く形成されていればよい。 このため、 第 1導電型のオン抵抗低減用ゥエルを形成する際の横方向の広がりも小 さくて済み、 この結果、 横型短チャネル DMO Sの素子面積をそれ程大 きくすることもない。
また、 第 1導電型のオン抵抗低減用ゥエルが形成されていることによ り、 前記第 2導電型のゥエルと前記第 1導電型のゥェルにより形成され る PN接合から逆バイアス時に第 1導電型のドレイン領域に向かって大 きな幅で形成される空乏層の延びが抑制される結果、 半導体基体表面の 電界強度が高まらず耐圧の安定化を図ることができるという効果もある。 本発明の第 3の態様に係る横型短チャネル DMO Sにおいては、 前記 第 1導電型のオン抵抗低減用ゥエルの不純物濃度は、 1 X1 O+is個 Zc m3以上であり、 前記第 1導電型のゥエルの不純物濃度は、 l xl O+i? 個/ c m3以下であることが好ましい。
このように構成することにより、 第 1導電型のオン抵抗低減用ゥヱル の抵抗を十分に低減するとともに、 横型短チャネル DMO Sの耐圧性能 を十分維持することができる。 この観点からは、 前記第 1導電型のオン 抵抗低減用ゥエルの不純物濃度は、 2x1 O+is個 Zcm3以上であること がより好ましく、 5x1 O+is個 Zc m3以上であることがさらに好ましい 。 また、 前記第 1導電型のゥエルの不純物濃度は、 5x1 0+is個/ cm3 以下であることがより好ましく、 2X1 個 Zc m3以下であることが さらに好ましい。 本発明の第 3の態様に係る横型短チャネル DMO Sにおいては、 前記 第 1導電型のゥエルの表面近傍には、 前記第 2導電型のゥエルと前記第 1導電型のドレイン領域との間の領域に、 前記第 2導電型のゥエルと接 しないように、 フローティング状態の第 2導電型の拡散層が形成されて いることが好ましい。
このように構成することにより、 この第 2導電型の拡散層が形成され た領域近傍における逆バイアス時の電界強度が緩和され、 さらなる耐圧 の安定化を図ることができる。 なお、 オン時における第 1導電型のドレ イン領域と第 1導電型のソース領域との間の電流は、 この第 2導電型の 拡散層を避けてこの第 2導電型の拡散層より深い部分 （第 1導電型のゥ エル） を流れるため、 オン抵抗を増加させることもない。
この観点からは、 前記第 2導電型の拡散層の不純物濃度は、 3x1 0 + is個/ c m3〜5xl 0+18個 Z c m3の範囲にあることがより好ましく、 1 X 1 0 +17個 Z c m3〜 1 x1 0 +18個ノ c m3の範囲にあることがさらに好 ましい。 本発明の第 3の態様に係る横型短チャネル DMO Sにおいては、 前記 第 2導電型の拡散層は、 前記第 1導電型のオン抵抗低減用ゥエルに接し ないように形成されていることが好ましい。
このように構成することにより、 バイアスされていない前記第 2導電 型の拡散層が前記第 1導電型のオン抵抗低減用ゥエルに接しないように 構成されているため、 耐圧の低下やリーク電流の増加を極力抑制するこ とができる。 本発明の第 3の態様に係る横型短チャネル D M O Sにおいては、 前記 第 2導電型拡散層から前記第 1導電型のドレイン領域に至る領域におい ては、 前記ゲート電極はフィールド酸化膜を介して前記半導体基体と対 峙していることが好ましい。
このように構成することにより、 第 2導電型の拡散層が形成された領 域近傍における逆バイアス時の電界強度が緩和されるため、 前記第 2導 電型の拡散層から前記第 1導電型のドレイン領域に至る領域においては、 ゲート絶縁膜の厚さを厚くすることができる。 このため、 前記ゲート電 極をフィールド酸化膜を介して前記半導体基体と対峙させるように構成 することができ、 その結果、 ゲート · ソース間及ぴゲート · ドレイン間 の容量を小さくすることができ、 高速スィツチング特性をさらに向上す ることができる。 以上のように、 本発明の横型短チャネル D M O Sは、 第 1の態様〜第 3の態様に係る横型短チャネル D M O Sからも明らかなように、 チヤネ ル形成領域を含む第 2導電型のゥエルの表面近傍に形成された第 1導電 型のソース領域と、 第 1導電型のドレイン領域との間に流れる電流を、 前記第 1導電型のソース領域から前記第 1導電型のドレイン領域に至る 領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介 して形成されたゲート電極に印加される電圧によって制御可能な横型短 チャネル D M O Sにおいて、 前記第 1導電型のドレイン領域は、 前記第 2導電型のゥエルと接しないように形成された第 1導電型のオン抵抗低 減用ゥエルの表面近傍に形成されてなる横型短チャネル D M O Sである c 本発明の第 1の態様〜第 3の態様に係る横型短チャネル D M O Sにお いては、半導体基体としては、シリコンを好ましく用いることができる。 また、 ゲート電極の材料としては、 ポリシリコン、 タングステンシリサ ィ ド、 モリブデンシリサイ ド、 タングステン、 モリブデン、 銅、 アルミ ニゥムなどを好ましく用いることができる。 また、 ゲート抵抗低減用メ タルとしては、 タングステン、 モリブデン、 銅、 アルミニウムなどを好 ましく用いることができる。 なお、 本発明の横型短チャネル D MO Sにおいては、 第 2導電型を P 型として第 1導電型を N型とすることもできるし、 第 2導電型を N型と して第 1導電型を P型とすることもできる。 本発明の第 1の態様に係る「横型短チャネル D M O Sの製造方法」は、 本発明の第 1の態様に係る 「横型短チャネル D M O S」 を製造するため の製造方法であって、
( a ) 半導体基体の表面に第 1導電型のェピタキシャル層が形成された 半導体基体を準備する第一の工程と、
( b ) 前記第 1導電型のェピタキシャル層の表面に所定の開口部を有す る第 1のイオン打ち込み用マスクを形成し、 この第 1のイオン打ち込み 用マスクをマスクとして第 1導電型の不純物を打ち込んで、 前記第 1導 電型のオン抵抗低減用ゥエルを形成する第二の工程と、 .
( c ) 前記第 1のイオン打ち込み用マスクを除去後、 前記第 1導電型の ェピタキシャル層の表面に所定の開口部を有する第 2のイオン打ち込み 用マスクを形成し、 この第 2のイオン打ち込み用マスクをマスクとして 第 2導電型の不純物を打ち込んで、 前記第 1導電型のオン抵抗低減用ゥ エルと接しないように前記第 2導電型のゥエルを形成する第三の工程と、 (d) 前記第 2のイオン打ち込み用マスクを除去後、 前記第 1導電型の ェピタキシャル層の表面に所定の開口部を有するフィールド酸化膜を形 成し、 このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形 成する第四の工程と、
(e) このゲート絶縁膜上の所定領域に前記グート電極を形成する第五 の工程と、
( f ) 少なくともこのゲート電極と前記フィールド酸化膜とをマスクと して第 1導電型の不純物を打ち込んで、 前記第 1導電型のソース領域及 び前記第 1導電型のドレイン領域を形成する第六の工程と、 をこの順序 で含むことを特徴とする。
このため、 本発明の第 1の態様に係る 「横型短チャネル DMO Sの製 造方法」 によれば、 本発明の第 1の態様に係る、 優れた 「横型短チヤネ ル DMO S」 が得られる。 本発明の第 2の態様に係る「横型短チャネル D M O Sの製造方法」は、 本発明の第 2の態様に係る 「横型短チャネル DMO S」 を製造するため の製造方法であって、
(a) 半導体基体の表面にェピタキシャル層が形成された半導体基体を 準備する第一の工程と、
(b) 前記ェピタキシャル層の表面に所定の開口部を有する第 1のィォ ン打ち込み用マスクを形成し、 この第 1のイオン打ち込み用マスクをマ スクとして前記半導体基体に第 1導電型の不純物を打ち込んで、 前記第 1導電型のゥエルを形成する第二の工程と、
(c) 前記第 1のイオン打ち込み用マスクを除去後、 前記ェピタキシャ ル層の表面に所定の開口部を有する第 2のイオン打ち込み用マスクを形 成し、 この第 2のイオン打ち込み用マスクをマスクとして第二の工程よ りも高濃度の第 1導電型の不純物を打ち込んで、 前記第 1導電型のゥェ ルと接するように前記第 1導電型のオン抵抗低減用ゥエルを形成する第 三の工程と、
(d) 前記第 2のイオン打ち込み用マスクを除去後、 前記ェピタキシャ ル層の表面に所定の開口部を有する第 3のイオン打ち込み用マスクを形 成し、 この第 3のイオン打ち込み用マスクをマスクとして第 2導電型の 不純物を打ち込んで、 前記第 1導電型のオン抵抗低減用ゥエルと接しな いように前記第 2導電型のゥエルを形成する第四の工程と、
(e) 前記第 3のイオン打ち込み用マスクを除去後、 前記ェピタキシャ ル層の表面に所定の開口部を有するフィールド酸化膜を形成し、 このフ ィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第五の 工程と、
( f ) このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六 の工程と、
(g) 少なくともこのゲート電極と前記フィールド酸化膜とをマスクと して第 1導電型の不純物を打ち込んで、 前記第 1導電型のソース領域及 ぴ前記第 1導電型のドレイン領域を形成する第七の工程と、 をこの順序 で含むことを特徴とする。
このため、 本発明の第 2の態様に係る 「横型短チャネル DMO Sの製 造方法」 によれば、 本発明の第 2の態様に係る、 優れた 「横型短チヤネ ル DMO S」 が得られる。 . 本発明の第 3の態様に係る「横型短チャネル DMO Sの製造方法」は、 本発明の第 3の態様に係る 「横型短チャネル DMO S」 を製造するため の製造方法であって、
(a) 半導体基体を準備する第一の工程と、 ( b ) この半導体基体の一方の表面に所定の開口部を有する第 1のィォ ン打ち込み用マスクを形成し、 この第 1のイオン打ち込み用マスクをマ スクとして前記半導体基体に第 1導電型の不純物を打ち込んで、 前記第 1導電型のゥエルを形成する第二の工程と、
( c ) 前記第 1のイオン打ち込み用マスクを除去後、 前記半導体基体の —方の表面に所定の開口部を有する第 2のイオン打ち込み用マスクを形 成し、 この第 2のイオン打ち込み用マスクをマスクとして第二の工程よ りも高濃度の第 1導電型の不純物を打ち込んで、 前記第 1導電型のゥェ ルと接するように前記第 1導電型のオン抵抗低減用ゥエルを形成する第 三の工程と、
( d ) 前記第 2のイオン打ち込み用マスクを除去後、 前記半導体基体の —方の表面に所定の開口部を有する第 3のイオン打ち込み用マスクを形 成し、 この第 3のイオン打ち込み用マスクをマスクとして第 2導電型の 不純物を打ち込んで、 前記第 1導電型のオン抵抗低減用ゥエルと接しな いように前記第 2導電型のゥエルを形成する第四の工程と、
( e ) 前記第 3のイオン打ち込み用マスクを除去後、 前記半導体基体の 一方の表面に所定の開口部を有するフィールド酸化膜を形成し、 このフ ィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第五の 工程と、
( f ) このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六 の工程と、 .
( g ) 少なくともこのゲート電極と前記フィールド酸化膜とをマスクと して第 1導電型の不純物を打ち込んで、 前記第 1導電型のソース領域及 ぴ前記第 1導電型のドレイン領域を形成する第七の工程と、 をこの順序 で含むことを特徴とする。
このため、 本発明の第 3の態様に係る 「横型短チャネル D M O Sの製 造方法」 によれば、 本発明の第 3の態様に係る、 優れた 「横型短チヤネ ル DMO S」 が得られる。 本発明の半導体装置は、 第 1の態様〜第 3の態様のいずれかに係る横 型短チャネル DMO Sを含むことを特徴とする。
このため、 本発明の半導体装置によれば、 ゲート抵抗及びオン抵抗が 低く、 高速スィツチング特性及び電流駆動特性に優れた横型短チャネル DMO Sを含むため、 優れたパワー制御用の半導体装置となる。
本発明の半導体装置は、 さらに論理回路を含むものとすることができ る。 このように構成することにより、 本発明の半導体装置は、 ゲート抵 抗及ぴオン抵抗が低く、 高速スィツチング特性及び電流駆動特性に優れ た横型短チャネル DMO Sとこれを制御する論理回路とを含むため、 優 れたパワー制御用の半導体装置となる。
本発明の半導体装置においては、前記横型短チャネル DMO Sとして、 上記した第 2の態様に係る横型短チャネル DMO Sを採用することが特 に好ましい。 このように構成することにより、 ェピタキシャル層の内部 に第 1導電型のゥヱルを形成した横型短チャネル DMO Sを採用するこ とで、 横型短チャネル D M O Sの耐圧を第 1導電型のゥヱルの不純物濃 度で制御できるようになる。 その結果、 ェピタキシャル層の不純物濃度 を論理回路に適した濃度 （例えば、 第 1導電型のゥエルより低濃度） に することができ特性の優れたパワー制御用の半導体装置とすることがで さる。 図面の簡単な説明
図 1 Aは、 実施形態 1 Aに係る横型短チャネル DMO Sの断面図であ る。 図 1 Bは、 実施形態 1 Bに係る横型短チャネル DMO Sの断面図であ る。
図 1 Cは、 実施形態 1 Cに係る横型短チャネル DMO Sの断面図であ る。
図 1 Dは、 実施形態 1 Dに係る横型短チャネル DMO Sの断面図であ る。
図 1 Eは、 実施形態 1 Eに係る横型短チャネル DM O Sの断面図であ る。
図 2Aは、 実施形態 2Aに係る横型短チャネル DMO Sの断面図であ る。
図 2 Bは、 実施形態 2 Bに係る横型短チャネル DMO Sの断面図であ る。
図 2 Cは、 実施形態 2 Cに係る横型短チャネル DMO Sの断面図であ る。
図 2Dは、 実施形態 2Dに係る横型短チャネル DMO Sの断面図であ る。
図 2 Eは、 実施形態 2 Eに係る横型短チャネル DMO S.の断面図であ る。
図 2 Fは、 実施形態 2 Fに係る横型短チャネル DMO Sの断面図であ る。
図 3 Aは、 実施形態 3 Aに係る横型短チャネル DMO Sの断面図であ る。
図 3 Bは、 実施形態 3 Bに係る横型短チャネル DMO Sの断面図であ る。
図 3 Cは、 実施形態 3 Cに係る横型短チャネル DMO Sの断面図であ る。 図 3 Dは、 実施形態 3 Dに係る横型短チャネル DMO Sの断面図であ る。
図 3 Eは、 実施形態 3 Eに係る横型短チャネル DMO Sの断面図であ る。
図 4 Aは、 実施形態 3 Dに係る横型短チャネル DMO Sの平面図であ る。
図 4 Bは、 実施形態 3 Dに係る横型短チャネル DMO Sの平面図であ る。
図 5は、実施形態 3 Dに係る横型短チャネル DMO Sの断面図である。 図 6は、 実施形態 2 Eに係る横型短チャネル DMO Sと他の素子とを 集積した半導体装置の断面図である。
図 7 a〜図 7 f は、 実施形態 4に係る横型短チャネル DMO Sの製造 工程を示す図である。
図 8 a〜図 8 gは、 実施形態 5に係る横型短チャネル DMO Sの製造 工程を示す図である。
図 9 a〜図 9 gは、 実施形態 6に係る横型短チャネル DMO Sの製造 工程を示す図である。
図 1 0は、 実施形態 7 Eに係る横型短チャネル DMO Sの断面図であ る。
図 1 ΓΑは、 実施形態 8 Eに係る横型短チャネル DMO Sの断面図で ある。
図 1 1 Bは、 実施形態 8 Fに係る横型短チャネル DMOSの断面図で ある。
図 1 2は、 実施形態 9 Eに係る横型短チャネル DMO Sの断面図であ る。
図 1 3は、 従来の横型短チャネル DMO Sの断面図である。 図 1 4は、 従来の横型短チャネル DMO Sの断面図である。 発明を実施するための最良の形態
以下、 図面を用いて、 本発明の実施の形態を詳細に説明する。
(実施形態 1 A)
図 1 Aは、 実施形態 1 Aに係る横型短チャネル DMO Sの断面図であ る。 実施形態 1 Aに係る横型短チャネル DMO S 1 OAは、 本発明の第 1の態様に係る横型短チャネル DMO Sであって、図 1 Aに示すように、 P -型の半導体基体 （半導体基体） 1 ◦ 8の表面には N—型ェピタキシャ ル層 （第 1導電型のェピタキシャル層） 1 1 0が形成されている。 この N一型ェピタキシャル層 1 1 0の表面近傍にはチャネル形成領域 Cを含 む P型ゥエル （第 2導電型のゥエル） 1 1 4が形成され、 この P型ゥェ ル 1 1 4の表面近傍には N+型ソース領域 （第 1導電型のソース領域） 1 1 6が形成されている。 一方、 N—型ェピタキシャル層 1 1 0の表面 近傍には、 P型ゥュル 1 1 4と接しないようにオン抵抗低減用 N型ゥェ ル （第 1導電型のオン抵抗低減用ゥ ル） 1 34が形成され、 このオン 抵抗低減用 N型ゥエル 1 34の表面近傍には N +型ドレイン領域 （第 1 導電型のドレイン領域） 1 1 8が形成されている。
そして、 N +型ソース領域 1 1 6から N+型ドレイン領域 1 1 8に至る 領域のうち少なくともチヤネル形成領域 Cの上部には、 ゲート絶縁膜 1 20を介してポリシリコンゲ一ト電極 1 2 2が形成されている。そして、 ポリシリコンゲート電極 1 2 2はゲート抵抗低減用金属層 1 30に接続 されている。 また、 N +型ドレイン領域 1 1 8の右側方には、 素子分離 領域 1 40が設けられている。
このため、 実施形態 1 Aに係る横型短チャネル DMOS 1 OAによれ ば、 N—型ェピタキシャル層 1 1 0の表面近傍に、 オン抵抗低減用 N型 ゥエル 1 34が P型ゥエル 1 1 4と接しないように形成され、 このオン 抵抗低減用 N型ゥヱル 1 34の表面近傍に N +型ドレイン領域 1 1 8が 形成されているため、オン時における N+型ドレイン領域 1 1 8から N + 型ソース領域 1 1 6への電流経路の大部分は抵抗の低いオン抵抗低減用 N型ゥヱル 1 34となり、 ゲート抵抗を低減させるためにゲート長が長 くなっても全体として十分オン抵抗を低減することができる。 従って、 実施形態 1 Aに係る横型短チャネル DMO S 1 OAは、 ゲート抵抗及び オン抵抗が低く、 高速スィツチング特性及び電流駆動特性に優れた横型 短チャネル DMO Sとなる。
また、 実施形態 1 Aに係る横型短チャネル DMO S 1 OAによれば、 N一型ェピタキシャル層 1 1 0よりも高濃度の N型不純物を含むオン抵 抗低減用 N型ゥエル 1 34を別途設けることとしたので、 N—型ェピタ キシャル層 1 1 0の不純物濃度自体を高くしなくてもオン時における抵 抗を低減させることができ、 横型短チャネル DMO Sの耐圧性能を低下 させることもない。
実施形態 1 Aに係る横型短チャネル DMO S 1 0 Aにおいては、 P型 ゥエル 1 1 4の深さは例えば 1. 5 / mであり、 N+型ソース領域 1 1 6の深さは例えば 0. であり、 N+型ドレイン領域 1 1 8の深さ も例えば 0. 3 μπιであり、 オン抵抗低減用 Ν型ゥヱル 1 34の深さは 例えば 2 mである。
実施形態 1 Aに係る横型短チャネル DMO S 1.0 Aにおいては、 オン 抵抗低減用 N型ゥエル 1 34の不純物濃度は、 例えば 1X10+19個 Z c Hi3であり、 N—型ェピタキシャル層 1 1 0の不純物濃度は、 例えば I X 1 0+16個 Z c m3である。
(実施形態 1 B) 図 1 Bは、 実施形態 1 Bに係る横型短チャネル DMO Sの断面図であ る。 実施形態 1 Bに係る横型短チャネル DMO S 1 0 Bは、 実施形態 1 Aに係る横型短チャネル DMO S 1 0 Aとよく似た構造を有している力 図 1 Bに示すように、 N 型ェピタキシャル層 1 1 0の表面近傍には、 P型ゥュル 1 1 4と N +型ドレイン領域 1 1 8との間の領域に、 P型ゥ エル 1 14と接しないように、 フローティング状態の P型拡散層 （第 2 導電型の拡散層） 1 38が形成されている点で異なっている。
このため、 実施形態 1 Bに係る横型短チャネル DMO S 1 0 Bによれ ば、 実施形態 1 Aに係る横型短チャネル DMO S 1 OAの有する効果に 加えて、 以下の効果が得られる。 すなわち、 P型拡散層 1 3 8が形成さ れた領域近傍における逆バイアス時の電界強度が緩和され、 さらなる耐 圧の安定化を図ることができる。
なお、オン時における N+型ドレイン領域 1 1 8から N+型ソース領域 1 1 6への電流は、 この P型拡散層 1 38を避けてこの P型拡散層 1 3 8より深い部分 （N—型ェピタキシャル層 1 1 0) を流れるため、 P型 拡散層 1 3 8を設けることによってオン抵抗を増加させることもない。 実施形態 1 Bに係る横型短チャネル DM〇 S 1 O Bにおいては、 P型 拡散層 1 3 8の不純物濃度は、 例えば 3 X I 0+17個 Zc msである。
(実施形態 1 c)
図 1 Cは、 実施形態 1 Cに係る横型短チヤ.ネル DMO Sの断面図であ る。 実施形態 1 Cに係る横型短チャネル DMO S 1 0 Cは、 実施形態 1 Bに係る横型短チャネル DMO S 1 0 Bとよく似た構造を有しているが、 P型拡散層 1 3 8は、 オン抵抗低減用 N型ゥエル 1 34に接しないよう に形成されている点で異なつている。
このため、 実施形態 1 Cに係る横型短チャネル DMO S 1 0 Cによれ ば、 実施形態 1 Bに係る横型短チャネル DMO S 1 O Bの有する効果に 加えて、 以下の効果が得られる。 すなわち、 バイアスされていない P型 拡散層 1 38がオン抵抗低減用 N型ゥエル 1 34に接しないように構成 されているため、 耐圧の低下やリーク電流の増加を極力抑制することが できる。
(実施形態 1 D)
図 1 Dは、 実施形態 1 Dに係る横型短チャネル DMO Sの断面図であ る。 実施形態 1 Dに係る横型短チャネル DMO S 1 0 Dは、 実施形態 1 Bに係る横型短チャネル DMO S 1 0 Bとよく似た構造を有しているが、 図 1 Dに示すよ'うに、 P型拡散層 1 3 8から N +型ドレイン領域 1 1 8 に至る領域においてポリシリコンゲ一ト電極 1 22はフィールド酸化膜 1 3 6を介して N—型のェピタキシャル層 1 1 0と対峙している点で異 なっている。
このため、 実施形態 1 Dに係る横型短チャネル DMO S 1 0 Dによれ ば、 実施形態 1 Bに係る横型短チャネル DMO S 1 O Bの有する効果に 加えて、 以下の効果が得られる。 すなわち、 ゲート · ソース間及ぴゲー ト * ドレイン間の容量を小さくすることができ、 高速スイッチング特性 をさらに向上することができる。 これは、 P型拡散層 1 3 8が形成され た領域近傍における逆バイアス時の電界強度が緩和されるため、 P型拡 散層 1 38から N+型ド,レイン領域 1 1 8に至る領域においては、 厚い. フィールド酸化膜 1 3 6を介してポリシリコンゲ一ト電極 1 2 2を N一 型のェピタキシャル層 1 1 0と対峙させるように構成することができる からである。
(実施形態 1 E) 図 1 Eは、 実施形態 1 Eに係る横型短チャネル DMO Sの断面図であ る。 実施形態 1 Eに係る横型短チャネル DMOS 1 0 Eは、 実施形態 1 Cに係る横型短チャネル DMO S 1 0 Cとよく似た構造を有しているが、 図 1 Eに示すように、 P型拡散層 1 3 8から N +型ドレイン領域 1 1 8 に至る領域においてポリシリコンゲート電極 1 2 2はフィールド酸化膜 1 3 6を介して N—型のェピタキシャル層 1 1 0と対峙している点で異 なっている。
このため、 実施形態 1 Eに係る横型短チャネル DMO S 1 0 Eによれ ば、 実施形態 1 Cに係る横型短チャネル DMO S 1 0 Cの有する効果に 加えて、 以下の効果が得られる。 すなわち、 ゲート · ソース間及びゲー ト · ドレイン間の容量を小さくすることができ、 高速スイッチング特性 をさらに向上することができる。 これは、 P型拡散層 1 3 8が形成され た領域近傍における逆バイアス時の電界強度が緩和されるため、 P型拡 散層 1 3 8から N +型ドレイン領域 1 1 8に至る領域においては、 厚い フィールド酸化膜 1 3 6を介してポリシリコンゲ一ト電極 1 2 2を N一 型のェピタキシャル層 1 1 0と対峙させるように構成することができる からである。
(実施形態 2 A)
図 2 Aは、 実施形態 2 Aに係る横型短チャネル DMO Sの断面図であ る。 実施形態 2 Aに係る横型短チャネル DMOS 2 OAは、 本発明の第 2の態様に係る横型短チャネル DMO Sであって、図 2 Aに示すように、 P-型の半導体基体 （半導体基体） 208の表面には N—型ェピタキシャ ル層 （ェピタキシャル層） 2 1 0が形成され、 この N—型ェピタキシャ ル層 2 1 0の表面近傍には N—型ゥヱル （第 1導電型のゥエル） 2 1 2 が形成されている。 そして、 N—型ゥエル 2 1 2の表面近傍にはチヤネ ル形成領域 Cを含む P型ゥュル （第 2導電型のゥエル） 2 1 4が形成さ れ、 この P型ゥヱル 2 1 4の表面近傍には N +型ソース領域 （第 1導電 型のソース領域） 2 1 6が形成されている。 一方、 N—型ェピタキシャ ル層 2 1 0の表面近傍には、 P型ゥエル 2 1 4と接しないようにオン抵 抗低減用 N型ゥエル （第 1導電型のオン抵抗低減用ゥエル） 2 3 4が形 成され、 このオン抵抗低減用 N型ゥエル 2 3 4の表面近傍には N +型ド レイン領域 （第 1導電型のドレイン領域） 2 1 8が形成されている。 そして、 N +型ソース領域 2 1 6から N +型ドレイン領域 2 1 8に至る 領域のうち少なくともチヤネル形成領域 Cの上部には、 ゲート絶縁膜 2 2 0を介してポリシリコンゲ一ト電極 2 2 2が形成されている。そして、 ポリシリコンゲート電極 2 2 2はゲート抵抗低減用金属層 2 3 0に接続 されている。 また、 N +型ドレイン領域 2 1 8の右側方には、 素子分離 領域 2 4 0が設けられている。
このため、 実施形態 2 Aに係る横型短チャネル D M O S 2 0 Aによれ ば、 N—型ェピタキシャル層 2 1 0の表面近傍に、 オン抵抗低減用 N型 ゥエル 2 3 4が P型ゥヱル 2 1 4と接しないように形成され、 このオン 抵抗低減用 N型ゥ-ル 2 3 4の表面近傍に N +型ドレイン領域 2 1 8が 形成されているため、オン時における N +型ドレイン領域 2 1 8から N + 型ソース領域 2 1 6への電流経路の大部分は抵抗の低いオン抵抗低減用 N型ゥエル 2 3 4となり、 ゲート抵抗を低減させるためにゲート長が長 くなつても全体として十分オン抵抗を低減することができる。 従って、 実施形態 2 Aに係る横型短チャネル D M O S 2 O Aは、 ゲート抵抗及び オン抵抗が低く、 高速スィツチング特性及び電流駆動特性に優れた横型 短チャネル D M O Sとなる。
また、 実施形態 2 Aに係る横型短チャネル D M O S 2 O Aによれば、 N—型ゥエル 2 1 2よりも高濃度の N型不純物を含むオン抵抗低減用 N 型ゥヱル 2 34を別途設けることとしたので、 N—型ゥヱル 2 1 2の不 純物濃度を高く しなくてもオン時における抵抗を低減させることができ、 横型短チャネル DMO Sの耐圧性能を低下させることもない。
さらにまた、 実施形態 2 Aに係る横型短チャネル DMO S 20 Aによ れば、 N—型ェピタキシャル層 2 1 0の内部に N—型ゥエル 2 1 2を形成 したことにより、横型短チャネル DMO Sと他の素子（例えば論理素子） を集積した半導体装置などにおいても、 横型短チャネル DMO Sの耐圧 を N—型ゥエル 2 1 2の不純物濃度で制御できるようになる。 その結果、 N一型ェピタキシャル層 2 1 0の不純物濃度を他の素子 （例えば論理素 子） に適した濃度 （例えば、 N—型ゥエル 2 1 2より低濃度） にするこ とができ特性の優れた半導体装置とすることができる。
実施形態 2 Aに係る横型短チャネル DMO S 20 Aにおいては、 N— 型ゥエル 2 1 2の深さは例えば 5 μ mであり、 P型ゥエル 2 1 4の深さ は例えば 1. 5 mであり、 N+型ソース領域 2 1 6の深さは例えば 0. 3 μ mであり、 N+型ドレイン領域 2 1 8の深さも例えば 0. 3 μ mで あり、 オン抵抗低減用 N型ゥエル 2 34の深さは例えば 2 μ mである。 実施形態 2 Aに係る横型短チャネル DMO S 2 OAにおいては、 オン 抵抗低減用 N型ゥエル 2 34の不純物濃度は、 例えば lxl 0+W個/ c m3であり、 N—型ェピタキシャル層 2 1 0の不純物濃度は、 例えば 5 X 1 0+15個 Zc m3であり、 N—型ゥヱル 2 1 2の不純物濃度は、 例えば 1 X 1 0 +16個 Z c msである。
(実施形態 2 B)
図 2 Bは、 実施形態 2 Bに係る横型短チャネル DMO Sの断面図であ る。 実施形態 2 Bに係る横型短チャネル DMO S 20 Bは、 実施形態 2 Aに係る横型短チャネル DMO S 2 OAとよく似た構造を有しているが. 図 2 Bに示すように、 N—型ゥエル 2 1 2の表面近傍には、 P型ゥエル 2 1 4と N+型ドレイン領域 2 1 8との間の領域に、 P型ゥエル 2 1 4 と接しないように P型拡散層 （第 2導電型の拡散層） 2 3 8が形成され ている点で異なっている。
このため、 実施形態 2 Bに係る横型短チャネル DMO S 20 Bによれ ば、 実施形態 2 Aに係る横型短チャネル DMO S 2 OAの有する効果に 加えて、 以下の効果が得られる。 すなわち、 P型拡散層 2 38が形成さ れた領域近傍における逆バイアス時の電界強度が緩和され、 さらなる耐 圧の安定化を図ることができる。
なお、オン時における N+型ドレイン領域 2 1 8から N+型ソース領域 2 1 6への電流は、 この P型拡散層 2 3 8を避けてこの P型拡散層 2 3 8より深い部分 （N 型ゥヱル 2 1 2) を流れるため、 P'型拡散層 2 3 8を設けることによってオン抵抗を増加させることもない。
実施形態 2 Bに係る横型短チャネル DMO S 2 O Bにおいては、 P型 拡散層 23 8の不純物濃度は、 例えば 3 XI 0+17個/ c m3である。
(実施形態 2 C)
図 2 Cは、 実施形態 2 Cに係る横型短チャネル DMO Sの断面図であ る。 実施形態 2 Cに係る横型短チャネル DMO S 20 Cは、 実施形態 2 Bに係る横型短チャネル DMO S 20 Bとよく似た構造を有しているが、 P型拡散層 2 38は、 オン抵抗低減用 N型ゥエル 2 34に接しないよう に形成されている点で異なっている。
このため、 実施形態 2 Cに係る横型短チャネル DMO S 20 Cによれ ば、 実施形態 2 Bに係る横型短チャネル DMO S 20 Bの有する効果に 加えて、 以下の効果が得られる。 すなわち、 バイアスされていない P型 拡散層 23 8がオン抵抗低減用 N型ゥエル 2 34に接しないように構成 されているため、 耐圧の低下やリーク電流の増加を極力抑制することが できる。
(実施形態 2D)
図 2 Dは、 実施形態 2 Dに係る横型短チャネル DMO Sの断面図であ る。 実施形態 2 Dに係る横型短チャネル DMO S 20 Dは、 実施形態 2 Bに係る横型短チャネル DMO S 20 Bとよく似た構造を有しているが、 図 2 Dに示すように、 P型拡散層 2 3 8から N +型ドレイン領域 2 1 8 に至る領域においてポリシリコンゲ一ト電極 22 2はブイールド酸化膜 2 3 6を介して N—型のェピタキシャル層 2 1 0と対峙している点で異 なっている。
このため、 実施形態 2 Dに係る横型短チャネル DMO S 20 Dによれ ば、 実施形態 2 Bに係る横型短チャネル DMO S 20 Bの有する効果に 加えて、 以下の効果が得られる。 すなわち、 ゲート · ソース間及びゲー ト · ドレイン間の容量を小さくすることができ、 高速スイッチング特性 をさらに向上することができる。 これは、 P型拡散層 238が形成され た領域近傍における逆バイアス時の電界強度が緩和されるため、 P型拡 散層 2 3 8カゝら N +型ドレイン領域 2 1 8に至る領域においては、 厚い フィールド酸化膜 2 3 6を介してポリシリコンゲート電極 2 2 2を N— 型のェピタキシャル層 2 1 0と対峙させるように構成することができる からである。
(実施形態 2 E)
図 2 Eは、 実施形態 2 Eに係る横型短チャネル DMOSの断面図であ る。 実施形態 2 Eに係る横型短チャネル DMO S 20 Eは、 実施形態 2 Cに係る横型短チャネル DMO S 20 Cとよく似た構造を有しているが. 図 2 Eに示すように、 P型拡散層 2 3 8から N+型ドレイン領域 2 1 8 に至る領域においてポリシリコンゲ一ト電極 2 22はフィールド酸化膜 2 3 6を介して N—型のェピタキシャル層 2 1 0と対峙している点で異 なっている。
このため、 実施形態 2 Eに係る横型短チャネル DMO S 20 Eによれ ば、 実施形態 2 Cに係る横型短チャネル DMO S 20 Cの有する効果に 加えて、 以下の効果が得られる。 すなわち、 ゲート · ソース間及びゲー ト · ドレイン間の容量を小さくすることができ、 高速スイッチング特性 をさらに向上することができる。 これは、 P型拡散層 2 3 8が形成され た領域近傍における逆パイァス時の電界強度が緩和されるため、 P型拡 散層 2 3 8から N +型ドレイン領域 2 1 8に至る領域においては、 厚い フィールド酸化膜 2 3 6を介してポリシリコンゲ一ト電極 2 2 2を N一 型のェピタキシャル層 2 1 0と対峙させるように構成することができる からである。
(実施形態 2 F)
図 2 Fは、 実施形態 2 Fに係る横型短チャネル DMO Sの断面図であ る。 実施形態 2 Fに係る横型短チャネル DMO S 20 Fは、 実施形態 2 Eに係る横型短チャネル DMO S 20 Eとよく似た構造を有しているが、 図 2 Fに示すように、 P-型の半導体基体 208の表面に形成されてい るのが N—型ェピタキシャノレ層 2 1 0ではなく P—型ェピタキシャル層 2 1 1である点で異なっている。
このように、 実施形態 2 Fに係る横型短チャネル DMO S 20 Fにお いては、 P—型半導体基体 20 8の表面に形成されているのが P—型ェピ タキシャル層 2 1 1であるが、 この P—型ェピタキシャル層 2 1 1の表 面近傍には、 実施形態 2 Eに係る横型短チャネル DMOS 20 Eの場合 と同様に、 N—型ゥヱル 2 1 2が形成され、 この N—型ゥエル 2 1 2の表 面近傍にはチャネル形成領域 Cを含む P型ゥ ル 2 14が形成され、 こ の P型ゥヱル 2 1 4の表面近傍には N+型ソース領域 2 1 6が形成され ている。 一方、 P—型ェピタキシャル層 2 1 1の表面近傍には、 実施形 態 2 Eに係る横型短チャネル DMO S 20 Eの場合と同様に、 P型ゥヱ ル 2 1 4と接しないようにオン抵抗低減用 N型ゥエル 2 34が形成され、 このオン抵抗低減用 N型ゥエル 2 34の表面近傍には N+型ドレイン領 域 2 1 8が形成されている。
このため、 実施形態 2 Fに係る横型短チャネル DMO S 20 Fは、 実 施形態 2 Eに係る横型短チャネル DMO S 20 Eの有する効果と同様の 効果を有している。
(実施形態 3 A)
図 3 Aは、 実施形態 3 Aに係る横型短チャネル DMO Sの断面図であ る。 実施形態 3 Aに係る横型短チャネル DMOS 3 OAは、 本発明の第 3の態様に係る横型短チャネル DMO Sであって、図 3 Aに示すように、 P一型半導体基体 （半導体基体） 3 1 0の表面近傍に N—型ゥエル （第 1 導電型のゥヱル） 3 1 2が形成されている。 そして、 この N—型ゥヱル 3 1 2の表面近傍にはチャネル形成領域 Cを含む P型ゥ ル （第 2導電 型のゥヱル） 3 14が形成され、 この P型ゥエル 3 1 4の表面近傍には N +型ソース領域（第 1導電型のソース領域） 3 1 6が形成されている。 一方、 P—型半導体基体 3 1 0の表面近傍には、 オン抵抗低減用 N型ゥ エル （第 1導電型のオン抵抗低減用ゥエル） 3 34が、 N-型ゥエル 3 1 2と接するように、 かつ、 P型ゥヱル 3 1 4と接しないように形成さ れている。 そして、 このオン抵抗低減用 N型ゥヱル 3 34の表面近傍に は N+型ドレイン領域 （第 1導電型のドレイン領域） 3 1 8が形成され ている。
そして、 N +型ソース領域 3 1 6から N +型ドレイン領域 3 1 8に至る 領域のうち少なくともチャネル形成領域 Cの上部には、 ゲート絶縁膜 3 2 0を介してポリシリコンゲ一ト電極 3 2 2が形成されており、 このポ リシリコンゲート電極 3 2 2はゲート抵抗低減用金属層 3 3 0に接続さ れている。
このため、 実施形態 3 Aに係る横型短チャネル D MO S 3 0 Aによれ ば、 P—型の半導体基体 3 1 0の表面近傍に、 オン抵抗低減用 N型ゥェ ル 3 3 4が、 N—型ゥヱル 3 1 2と接するように、 かつ、 P型ゥヱル 3 1 4と接しないように形成され、 このオン抵抗低減用 N型ゥヱル 3 3 4 の表面近傍に N +型ドレイン領域 3 1 8が形成されているため、 オン時 における N +型ドレイン領域 3 1 8から N +型ソース領域 3 1 6への電 流経路の大部分は抵抗の低いオン抵抗低減用 N型ゥエル 3 3 4となり、 ゲート抵抗を低減させるためにゲート長が長くなつても全体として十分 オン抵抗を低減することができる。 従って、 実施形態 3 Aに係る横型短 チャネル D M O S 3 0 Aは、 ゲート抵抗及びオン抵抗が低く、 高速スィ ツチング特性及び電流駆動特性に優れた横型短チャネル D M O Sとなる。 また、 実施形態 3 Aに係る横型短チャネル D M O S 3 O Aによれば、 Nー型ゥエル 3 1 2よりも高濃度の N型不純物を含むオン抵抗低減用 N 型ゥエル 3 3 4を別途設けることとしたので、 N—型ゥエル 3 1 2の不 純物濃度を高くしなくてもオン時における抵抗を低減させることができ、 横型短チャネル D M O Sの耐圧性能を低下させることもない。
また、 実施形態 3 Aに係る横型短チャネル D M O Sにおいては、 N一 型ゥヱル 3 1 2は、 横型短チャネル D M O Sの耐圧確保のため P—型半 導体基体 3 1 0表面から比較的深く形成する必要がある一方、 オン抵抗 低減用 N型ゥエル 3 3 4は、 N +型ドレイン領域 3 1 8から N +型ソース 領域, 3 1 6への電流経路としての役割を果たせばよいことから、 P一型 半導体基体 3 1 0表面から比較的浅く形成されていればよい。このため、 オン抵抗低減用 N型ゥエル 3 34を形成する際の横方向の広がりも小さ くて済み、 この結果、 横型短チャネル DMO Sの素子面積をそれほど大 きくすることもない。
実施形態 3 Aに係る横型短チャネル DMO S 30 Aにおいては、 N— 型ゥエル 3 1 2の深さは例えば 5 μ mであり、 P型ゥエル 3 14の深さ は例えば 1. 5 μπιであり、 Ν +型ソース領域 3 1 6の深さは例えば 0. 3 μπιであり、 N+型ドレイン領域 3 1 8の深さも例えば 0. 3 μ mで あり、 オン抵抗低減用 N型ゥ： ル 3 34の深さは例えば 2 μ mである。 実施形態 3 Aに係る横型短チャネル DMO S 3 OAにおいては、 オン 抵抗低減用 N型ゥエル 3 34の不純物濃度は、 例えば 1X1 0+19個 m3であり、 N-型ゥエル 3 1 2の不純物濃度は、 例えば 1 X 1 0+16個 / c m3である。
(実施形態 3 B)
' 図 3 Bは、 実施形態 3 Bに係る横型短チャネル DMO Sの断面図であ る。 実施形態 3 Bに係る横型短チャネル DM O S 30 Bは、 実施形態 3 Aに係る横型短チャネル DMO S 3 OAとよく似た構造を有しているが、 図 3 Bに示すように、 N—型ゥヱル 3 1 2の表面近傍には、 P型ゥエル 3 1 4と N +型ドレイン領域 3 1 8との間の領域に、 P型ゥエル 3 1 4 と接しないように P型拡散層 （第 2導電型の拡散層） 338が形成され ている点で異なっている。
このため、 実施形態 3 Bに係る横型短チャネル DMO S 30 Bによれ ば、 実施形態 3 Aに係る横型短チャネル DMO S 3 OAの有する効果に 加えて、 以下の効果が得られる。 すなわち、 P型拡散層 338が形成さ れた領域近傍における逆バイアス時の電界強度が緩和され、 さらなる耐 圧の安定化を図ることができる。
なお、オン時における N+型ドレイン領域 3 1 8から N +型ソース領域 3 1 6への電流は、 この P型拡散層 3 3 8を避けてこの P型拡散層 3 3 8より深い部分 （N 型ゥエル 3 1 2) を流れるため、 オン抵抗を増加 させることもない。
(実施形態 3 C)
図 3 Cは、 実施形態 3 Cに係る横型短チャネル DMO Sの断面図であ る。 実施形態 3 Cに係る横型短チャネル DMO S 3 0 Cは、 実施形態 3 Bに係る横型短チャネル DMO S 30 Bとよく似た構造を有しているが、 図 3 Cに示すように、 P型拡散層 3 3 8は、 オン抵抗低減用 N型ゥエル 334に接しないように形成されている点で異なっている。
このため、 実施形態 3 Cに係る横型短チャネル DMO S 30 Cによれ ば、 実施形態 3 Bに係る横型短チャネル DMO S 30 Bの有する効果に 加えて、 以下の効果が得られる。 すなわち、 バイアスされていない P型 拡散層 3 3 8がオン抵抗低減用 N型ゥエル 3 34に接しないように構成 されているため、 耐圧の低下やリーク電流の増加を極力抑制することが できる。
(実施形態 3 D)
図 3 Dは、 実施形態 3 Dに係る横型短チャネル DMO Sの断面図であ る。 実施形態 3 Dに係る横型短チャネル DMO S 30 Dは、 実施形態 3 Bに係る横型短チャネル DMO S 30 Bとよく似た構造を有しているが、 図 3 Dに示すように、 P型拡散層 3 3 8から N+型ドレイン領域 3 1 8 に至る領域においてポリシリコンゲ一ト電極 3 2 2がフィールド酸化膜 3 3 6を介して P—型半導体基体 3 1 0と対峙している点で異なってい る。
このため、 実施形態 3 Dに係る横型短チャネル DMO S 30 Dによれ ば、 実施形態 3 Bに係る横型短チャネル DM O S 3 0 Bの有する効果に 加えて、 以下の効果が得られる。 すなわち、 ゲート · ソース間及びグー ト - ドレイン間の容量を小さくすることができ、 高速スイッチング特性 をさらに向上することができる。 これは、 P型拡散層 3 38が形成され た領域近傍における逆バイアス時の電界強度が緩和されるため、 P型拡 散層 3 38から N +型ドレイン領域 3 1 8に至る領域においては、 厚い フィールド酸化膜 3 3 6を介してポリシリコンゲ一ト電極 3 2 2を P一 型半導体基体 31 0と対峙させるように構成することができるからであ る。
(実施形態 3 E)
図 3 Eは、 実施形態 3 Eに係る横型短チャネル DMO Sの断面図であ る。 実施形態 3 Eに係る横型短チャネル DMOS 3 O Eは、 実施形態 3 Cに係る横型短チャネル DMO S 30 Cとよく似た構造を有しているが、 図 3 Eに示すように、 P型拡散層 3 3 8から N+型ドレイン領域 3 1 8 に至る領域においてポリシリコンゲ一ト電極 3 22がフィールド酸化膜 3 3 6を介して P—型半導体基体 3 1 0と対峙している点で異なってい る。 .
このため、 実施形態 3 Eに係る横型短チャネル DMO S 30 Eによれ ば、 実施形態 3 Cに係る横型短チャネル DMO S 30 Cの有する効果に 加えて、 以下の効果が得られる。 すなわち、 ゲート · ソース間及ぴゲー ト · ドレイン間の容量を小さくすることができ、 高速スイッチング特性 をさらに向上することができる。 これは、 P型拡散層 3 38が形成され た領域近傍における逆バイアス時の電界強度が緩和されるため、 P型拡 散層 3 3 8から N+型ドレイン領域 3 1 8に至る領域においては、 厚い フィールド酸化膜 3 3 6を介してポリシリコンゲート電極 3 2 2を P— 型半導体基体 3 1 0と対峙させるように構成することができるからであ る。 以上のように、 実施形態 1 A〜実施形態 3 Eを例にして本発明の横型 短チャネル DMO Sを説明したが、 図 4 A及ぴ図 4 Bを用いて、 本発明 の横型短チャネル DMO Sの平面レイアウトについても説明する。 図 4 A及び図 4 Bは、 実施形態 3 Dに係る横型短チャネル DMO S 30 Dの 平面図である。 図 4 Aは P—型の半導体基体の表面及ぴポリシリコンゲ 一ト電極 3 22における平面図であり、 図 4 Bはそれにソース電極 3 2 6、 ドレイン電極 3 28及ぴゲート抵抗低減用金属層 3 30をつけたも のである。 この横型短チャネル DMO S 30 Dは、 図 4 A及ぴ図 4 Bに 示すように、 中央に配置された N +型ソース領域 3 1 6が、 外周部に配 置された N +型ドレイン領域 3 1 8で囲まれた構造を有している。 そし て、 N +型ソース領域 3 1 6と N+型ドレイン領域 3 1 8との間にポリシ リコンゲート電極 3 2 2が配置された構造を有している。 なお、 図 4 A における 「 S」は P型ゥエルを表している。また、図 4 A及び図 4 B中、 オン抵抗低減用 N型ゥヱル 3 34及び P型拡散層 3 38は省略してある。 図 5は、 実施形態 3 Dに係る横型短チャネル DMO S 3 Q Dの断面図 である。 図 3Dにおけるより広い範囲を示してある。 この横型短チヤネ ル DMO S 30Dは、 図 5に示すように、 外周を N+型ドレイン領域 3 1 8で囲み、 その内側にポリシリコンゲート電極 3 2 2が配置され、 さ らにその内側に N +型ソース領域 3 1 6が配置された構造を有している c このため、 この横型短チャネル DMO S 30 Dは、 図 4及び図 5に示す ように、 ゲート幅が大きく電流駆動特性に優れた横型短チャネル DMO Sとなる。 次に、 本発明の横型短チャネル DMO Sを他の素子と集積した例につ いて図 6を用いて説明する。 図 6は、 横型短チャネル DMO S 20 Eと 他の素子とを集積した半導体装置の断面図である。 この半導体装置 2 8 は、 図 6に示すように、 Nチャネル横型短チャネル DMO S 20 E、 P チャネル横型 MO S 21、 Nチャネル MO S トランジスタ 2 3、 Pチヤ ネル MO S トランジスタ 2 2、 N P Nバイポーラトランジスタ 2 5及び PNPバイポーラトランジスタ 24を有している。 そして、 これらの素 子はそれぞれ、 P—型の半導体基体の表面に形成された N_型ェピタキシ ャル層 2 1 0中に形成されている。
そして、 横型短チャネル DMO S 2 0 Eにおいては、 N—型ゥエル 2 1 2が N一型ェピタキシャル層 2 1 0中に形成され、 この N—型ゥヱル中 に、 P型ゥエル及び N +型ソース領域が形成されている。 このため、 こ の半導体装置 28によれば、 横型短チャネル DMO S 20 Eの耐圧を N ー型ゥエル 2 1 2の不純物濃度で制御できるようになる。 その結果、 N— 型ェピタキシャル層 2 1 0の不純物濃度を他の素子 （例えば、 Nチヤネ ル MO S トランジスタ 23及び Pチャネル MO S トランジスタ 2 2) に 適した濃度 （例えば、 N—型ゥエル 2 1 2より低瀘度） にすることがで き特性の優れた半導体装置とすることができる。 .
(実施形態 4)
図 7 a〜図 7 f は、 実施形態 4に係る 「横型短チャネル DMO Sの製 造方法」 における各製造工程を示す図である。 実施形態 4に係る 「横型 短チャネル DMO Sの製造方法」 は、 実施形態 1 Dに係る 「横型短チヤ ネル DMO S 1 0D」 を製造するための製造方法である。 図 7 a〜図 7 f を参照しながら、 実施形態 4に係る 「横型短チャネル DMO Sの製造 方法」 を説明する。
実施形態 4に係る 「横型短チャネル DMO Sの製造方法」 は、 図 7 a 〜図 7 f に示すように、 以下の （a) 第一の工程〜 （f ) 第六の工程を 含んでいる。
(a) 第一の工程
p -型のシリコン基板からなる半導体基体 1 0 8の表面に N—型のェ ピタキシャル層 1 1 0が形成された半導体基体を準備する。 ェピタキシ ャル層 1 1 0としては不純物濃度が例えば 1 X I 0+16個/ c m3のもの を用いる。
(b) 第二の工程
次に、 N—型のェピタキシャル層 1 1 0の表面に所定の開口部を有す る第 1のイオン打ち込み用マスク 1 5 2を形成し、 この第 1のイオン打 ち込み用マスク 1 5 2をマスクとして、 N型の不純物として例えばリン イオンを打ち込んで、 オン抵抗低減用 N型ゥヱル 1 34を形成する。 こ のときの不純物濃度は例えば lxl 0+19個// 01113とする。
( c ) 第三の工程
次に、 第 1のイオン打ち込み用マスク 1 5 2を除去後、 N一型のェピ タキシャル層 1 1 0の表面に所定の開口部を有する第 2のイオン打ち込 み用マスク 1 54を形成し、 この第 2のイオン打ち込み用マスク 1 54 をマスクとして P型の不純物として例えばボロンィオンを打ち込んで、 オン抵抗低減用 N型ゥエル 1 34と接しないように P型ゥヱル 1 1 4を 形成するとともに、 オン抵抗低減用 N型ゥヱル 1 34における、 P型ゥ エル 1 1 4と対峙する領域に P型拡散層 1 3 8を形成する。 このときの 不純物濃度は例えば 3x1 0+17個 Z c m3 とする。 なお、 P型ゥヱノレ 1 14と P型拡散層 1 3 8は別工程で形成することもできる。
(d) 第四の工程
次に、 第 2のイオン打ち込み用マスク 1 54を除去後、 N—型のェピ タキシャル層 1 1 0の表面に所定の開口部を有するフィールド酸化膜 1 36を形成し、 このフィールド酸化膜 1 3 6の開口部に熱酸化によりゲ 一ト絶縁膜 1 20を形成する。
(e) 第五の工程
次に、 このゲート絶縁膜 1 20及びフィールド酸化膜 1 3 6の上面の 所定領域にポリシリコンゲート電極 1 22を形成する。
( f ) 第六の工程
次に、 レジスト 1 5 6を形成後、 このレジスト 1 5 6とポリシリコン ゲート電極 1 22とフィールド酸化膜 1 3 6とをマスクとして N型の不 純物として例えば砒素イオンを打ち込んで、 N+型ソース領域 1 1 6及 び N+型ドレイン領域 1 1 8を形成する。
この後、 打ち込んだ不純物の活性化を行った後、 層間絶縁膜 1 24を 形成する。 その後、 層間絶縁膜 1 24に所定のコンタクトホールを開け た後、 金属層を形成する。 その後、 金属層のパターンニングを行って、 ソース電極 1 26、 ドレイン電極 1 28及びゲート抵抗低減用金属層 1 30とする。 その後、 半導体基体 1 08をグランド 1 3 2に接続して、 横型短チャネル DMO S 1 0 Dとする。
以上のように、 実施形態 4に係る 「横型短チャネル DMO Sの製造方 法」 によれば、 比較的容易な方法で、 実施形態 1 Dに係る、 優れた 「横 型短チャネル DMO S 1 0 D」 を製造することができる。
なお、 実施形態 1 Bに係る横型短チャネル DM O S 1 0 Bを製造する 際には、 上記製造方法の （d) 第四の工程において、 P型拡散層 1 38 から N +型ドレイン領域 1 1 8 (N+型ドレイン領域 1 1 8になる領域） に至る領域においてフィールド酸化膜 1 36を開口するようにすればよ レ、。
また、 実施形態 1 Aに係る横型短チャネル DMO S 1 OAを製造する 際には、 さらに上記製造方法の （c) 第三の工程において、 第 2のィォ ン打ち込み用マスク 1 54として P型拡散層 1 3 8に対応する部分が開 口していないマスクを用いるようにすればよい。
また、 実施形態 1 Eに係る横型短チャネル DMO S 1 0 Eを製造する 際には、上記製造方法の （b)第二の工程〜 （c)第三の工程において、 オン抵抗低減用 N型ゥエル 1 34に接しないように P型拡散層 1 3 8を 形成すればよい。
また、 実施形態 1 Cに係る横型短チャネル DMO S 1 0 Cを製造する 際には、上記製造方法の （b)第二の工程〜 （c)第三の工程において、 オン抵抗低減用 N型ゥエル 1 34に接しないように P型拡散層 1 3 8を 形成するとともに、 （d)第四の工程において、 P型拡散層 1 38から N +型ドレイン領域 1 1 8に至る領域においてフィールド酸化膜 1 3 6を 開口するようにすればよい。
(実施形態 5 )
図 8 a〜図 8 gは、 実施形態 5に係る 「横型短チャネル DMO Sの製 造方法」 における製造工程を示す図である。 実施形態 5に係る 「横型短 チャネル DMOSの製造方法」 は、 実施形態 2Dに係る. 「横型短チヤネ ル DMOS 20D」 を製造するための方法である。 図 8 a〜図 8 gを参 照しながら、 実施形態 5に係る 「横型短チャネル DMO Sの製造方法」 を説明する。
実施形態 5に係る 「横型短チャネル DMO Sの製造方法」 は、 図 8 a 〜図 8 gに示すように、 以下の （a) 第一の工程〜 （g) 第七の工程を 含んでいる。
( a ) 第一の工程
P -型のシリコン基板からなる半導体基体 2 0 8の表面に N 型のェ ピタキシャル層 2 1 0が形成された半導体基体を準備する。 N—型のェ ピタキシャル層 2 1 0としては不純物濃度が例えば 5 X 1 0 + 15個 Z c m3のものを用いる。
( b ) 第二の工程
次に、 この N 型のェピタキシャル層 2 1 0の表面に所定の開口部を 有する第 1のイオン打ち込み用マスク 2 5 0を形成し、 この第 1のィォ ン打ち込み用マスク 2 5 0をマスクとして N—型のェピタキシャル層 2 1 0に N型の不純物として例えばリンイオンを打ち込んで、 N—型のゥ エル 2 1 2を形成する。 このときの不純物濃度は例えば 1 X I 0 +16個/ c m3とする。
( c ) 第三の工程
次に、 第 1のイオン打ち込み用マスク 2 5 0を除去後、 N—型のェピ タキシャル層 2 1 0の表面に所定の開口部を有する第 2のイオン打ち込 み用マスク 2 5 2を形成し、 この第 2のイオン打ち込み用マスク 2 5 2 をマスクとして N型の不純物として例えばリンイオンを第二の工程より も高濃度で打ち込んで、 N—型ゥエル 2 1 2と接するようにオン抵抗低 減用 N型ゥヱル 2 3 4を形成する。 このときの不純物濃度は例えば I X 1 0 + 19個 / c m3とする。
( d ) 第四の工程
次に、 第 2のイオン打ち込み用マスク 2 5 2を除去後、 N 型のェピ タキシャル層 2 1 0の表面に所定の開口部を有する第 3のイオン打ち込 み用マスク 2 5 4を形成し、 この第 3のイオン打ち込み用マスク 2 5 4 をマスクとして P型の不純物として例えばボロンイオンを打ち込んで、 オン抵抗低減用 N型ゥエル 2 3 4と接しないように P型ゥヱル 2 1 4を 形成するとともに、 オン抵抗低減用 N型ゥ ル 2 3 4における、 P型ゥ エル 2 1 4と対峙する領域に P型拡散層 2 3 8を形成する。 このときの 不純物濃度は例えば 3 x 1 0 + 17個 Z c m 3とする。 なお、 P型ゥエル 2 1 4と P型拡散層 2 3 8は別工程で形成することもできる。
( e ) 第五の工程
次に、 第 3のイオン打ち込み用マスク 2 5 4を除去後、 N—型のェピ タキシャル層 2 1 0の表面に所定の開口部を有するフィールド酸化膜 2 3 6を形成し、 このフィールド酸化膜 2 3 6の開口部に熱酸化によりゲ ート絶縁膜 2 2 0を形成する。
( f ) 第六の工程
次に、 このゲート絶縁膜 2 2 0及びフィールド酸化膜 2 3 6の上面の 所定領域にポリシリコンゲ一ト電極 2 2 2を形成する。
( g ) 第七の工程
次に、 レジス ト 2 5 6を形成後、 このレジス ト 2 5 6とポリシリ コン ゲート電極 2 2 2とフィールド酸化膜 2 3 6とをマスクとして N型の不 純物として例えば砒素イオンを打ち込んで、 N +型ソース領域 2 1 6及 ぴ N +型ドレイン領域 2 1 8を形成する。
この後、 打ち込んだ不純物の活性化を行った後、 層間絶縁膜 2 2 4を 形成する。 その後、 層間絶縁膜 2 2 4に所定のコンタクトホールを開け た後、 金属層を形成する。 その後、 金属層のパターンユングを行って、 ソース電極 2 2 6、 ドレイン電極 2 2 8及びゲート抵抗低減用金属層 2 3 0とする。 その後、 半導体基体 2 0 8をグランド 2 3 2に接続して横 型短チャネル D MO S 2 0 Dとする。
以上のように、 実施形態 5に係る 「横型短チャネル DM O Sの製造方 法」 によれば、 比較的容易な方法で、 実施形態 2 Dに係る、 優れた 「横 型短チャネル DMO S 20D」 を製造することができる。
なお、 実施形態 2 Bに係る横型短チャネル DMO S 20 Bを製造する 際には、 上記製造方法の （e) 第五の工程において、 P型拡散層 2 3 8 から N+型ドレイン領域 2 1 8 (N+型ドレイン領域 2 1 8になる領域） に至る領域においてフィールド酸化膜 23 6を開口するようにすればよ い。
また、 実施形態 2 Aに係る横型短チャネル DMOS 2 OAを製造する 際には、 さらに上記製造方法の （d) 第四の工程において、 第 3のィォ ン打ち込み用マスク 2 54として P型拡散層 2 3 8に対応する部分が開 口していないマスクを用いるようにすればよい。
また、 実施形態 2 Eに係る横型短チャネル DMO S 20 Eを製造する 際には、上記製造方法の （c)第三の工程〜 （d)第四の工程において、 オン抵抗低減用 N型ゥエル 234に接しないように P型拡散層 23 8を 形成すればよい。
また、 実施形態 2 Cに係る横型短チャネル DMO S 20 Cを製造する 際には、上記製造方法の （c)第三の工程〜 （d)第四の工程において、 オン抵抗低減用 N型ゥエル 234に接しないように P型拡散層 23 8を 形成するとともに、 （e)第五の工程において、 P型拡散層 238から N +型ドレイン領域 2 1 8に至る領域においてフィールド酸化膜 2 3 6を 開口するようにすればよい。
また、 実施形態 2 Fに係る横型短チャネル DMO S 20 Fを製造する 際には、 上記製造方法の第一の工程において、 P—型のシリコン基板か らなる半導体基体 20 8の表面に P—型のェピタキシャル層 2 1 1が形 成された半導体基体を準備するようにすればよい。 P—型のェピタキシ ャル層 2 1 1としては不純物濃度が例えば 5x1 0+15個/ c m3のもの を用いる。 (実施形態 6 )
図 9 a〜図 9 gは、 実施形態 6に係る 「横型短チャネル DMO Sの製 造方法」 における製造工程を示す図である。 実施形態 6に係る 「横型短 チャネル DMO Sの製造方法」 は、 実施形態 3Dに係る 「横型短チヤネ ル DMOS 30 D」 を製造するための方法である。 図 9 a〜図 9 gを参 照しながら、 実施形態 6に係る 「横型短チャネル DMOSの製造方法」 を説明する。
実施形態 6に係る 「横型短チャネル DMO Sの製造方法」 は、 図 9 a 〜図 9 gに示すように、 以下の （a) 第一の工程〜 （g) 第七の工程を 含んでいる。
(a) 第一の工程
P -型のシリコン基板からなる半導体基体 3 1 0を準備する。
(b) 第二の工程
次に、 この半導体基体 3 1 0の一方の表面に所定の開口部を有する第 1のイオン打ち込み用マスク 3 50を形成し、 この第 1のイオン打ち込 み用マスク 3 5 0をマスクとして半導体基体 3 1 0に N型の不純物とし て例えばリンイオンを打ち込んで、 N 型のゥエル 3 1 2を形成する。 このときの不純物濃度は例えば 1X1 0 +16個 c m3とする。
(c) 第三の工程
次に、 第 1のイオン打ち込み用マスク 3 50を除去後、 半導体基体 3 10の一方の表面に所定の開口部を有する第 2のイオン打ち込み用マス ク 3 5 2を形成し、 この第 2のイオン打ち込み用マスク 3 5 2をマスク として N型の不純物として例えばリンイオンを第二の工程よりも高濃度 で打ち込んで、 N—型ゥヱル 3 1 2と接するようにオン抵抗低減用 N型 ゥエル 3 34を形成する。 このときの不純物濃度は例えば lxl 0+19個 / c m3とする。
(d) 第四の工程
次に、 第 2のイオン打ち込み用マスク 3 5 2を除去後、 半導体基体 3 1 0の一方の表面に所定の開口部を有する第 3のイオン打ち込み用マス ク 3 54を形成し、 この第 3のイオン打ち込み用マスク 3 54をマスク として P型の不純物として例えばボロンイオンを打ち込んで、 オン抵抗 低減用 N型ゥエル 3 34と接しないように P型ゥヱル 3 1 4を形成する とともに、 オン抵抗低減用 N型ゥヱル 3 34における、 P型ゥヱル 3 1 4と対峙する領域に P型拡散層 3 38を形成する。 このときの不純物濃 度は例えば 3x1 0+17個 Zcms とする。 なお、 P型ゥヱル 3 1 4と P 型拡散層 3 38は別工程で形成することもできる。
(e) 第五の工程
次に、 第 3のイオン打ち込み用マスク 3 54を除去後、 半導体基体 3 1 0の一方の表面に所定の開口部を有するフィールド酸化膜 3 3 6を形 成し、 このフィールド酸化膜 3 36の開口部に熱酸化によりゲート絶縁 膜 3 20を形成する。
( f ) 第六の工程
次に、 このゲート絶縁膜 3 20及びフィ一ルド酸化膜 3 36の上面の 所定領域にポリシリコンゲ一ト電極 322を形成する。
(g) 第七の工程
次に、 レジス.ト 3 56を形成後、 このレジス ト 3 5 6とポリシリコン ゲート電極 3 2 2とフィールド酸化膜 3 36とをマスクとして N型の不 純物として例えば砒素イオンを打ち込んで、 N+型ソース領域 3 1 6及 ぴ N+型ドレイン領域 3 1 8を形成する。
この後、 打ち込んだ不純物の活性化を行った後、 層間絶縁膜 3 24を 形成する。 その後、 層間絶縁膜 3 24に所定のコンタク トホールを開け た後、 金属層を形成する。 その後、 金属層のパターンユングを行って、 ソース電極 326、 ドレイン電極 3 28及ぴゲート抵抗低減用金属層 3 3 0とする。 その後、 半導体基体 3 1 0をグランド 3 3 2に接続して横 型短チャネル DMO S 30 Dとする。
以上のように、 実施形態 6に係る 「横型短チャネル DMO Sの製造方 法」 によれば、 比較的容易な方法で、 実施形態 3Dに係る、 優れた 「横 型短チャネル DMO S 30 D」 を製造することができる。
なお、 実施形態 3 Bに係る横型短チャネル DMO S 30 Bを製造する 際には、 上記製造方法の （e) 第五の工程において、 P型拡散層 3 3 8 から N +型ドレイン領域 3 1 8 (N+型ドレイン領域 3 1 8になる領域） に至る領域においてフィールド酸化膜 3 36を開口するようにすればよ レ、。
また、 実施形態 3 Aに係る横型短チャネル DMO S 3 OAを製造する 際には、 さらに上記製造方法の （d) 第四の工程において、 第 3のィォ ン打ち込み用マスク 3 54として P型拡散層 3 38に対応する部分が開 口していないマスクを用いるようにすればよい。
また、 実施形態 3 Eに係る横型短チャネル DMO S 30 Eを製造する 際には、上記製造方法の （c)第三の工程〜（d)第四の工程において、 オン抵抗低減用 N型ゥヱル 3 34に接しないように P型拡散層 3 3 8を 形成すればよい。
また、 実施形態 3 Cに係る横型短チャネル DMOS 30 Cを製造する 際には、上記製造方法の （c)第三の工程〜 （d)第四の工程において、 オン抵抗低減用 N型ゥエル 3 34に接しないように P型拡散層 3 3 8を 形成するとともに、 （e)第五の工程において、 P型拡散層 3 3 8から N +型ドレイン領域 3 1 8に至る領域においてフィールド酸化膜 3 3 6を 開口するようにすればよい。 (実施形態 7 E)
図 1 0は、 実施形態 7 Eに係る横型短チャネル DMO S 40 Eの断面 図である。 この横型短チャネル DMO S 40 Eは、 実施形態 1 Eに係る 横型短チャネル DMO S 1 0 Eにおける導電型を（半導体基体を除いて） 反対にしたものである。この横型短チャネル DMO S 40 Eにおいても、 横型短チャネル DMO S 1 0 Eで得られる効果が同様に得られる。
すなわち、オン時における P+型ソース領域 4 1 6から P+型ドレイン 領域 41 8への電流経路の大部分は抵抗の低いオン抵抗低減用 P型ゥェ ル 4 34となり、 ゲート抵抗を低減させるためにゲート長が長くなつて も全体として十分オン抵抗を低減することができる。 従って、 ゲート抵 抗及ぴオン抵抗が低く、 高速スィツチング特性及び電流駆動特性に優れ た横型短チャネル DM O Sとなる。
また、 P—型ェピタキシャル層 4 1 0よりも高濃度の P型不純物を含 むオン抵抗低減用 P型ゥヱル 4 34を別途設けることとしたので、 P一 型ェピタキシャル層 4 1 0の不純物濃度自体を高くしなくてもオン時に おける抵抗を低減させることができ、 横型短チャネル DMO Sの耐圧性 能を低下させることもない。
また、 P—型ェピタキシャル層 4 1 0中に N型拡散層 4 3 8を形成し たため、 N型拡散層 4 3 8が形成された領域近傍における逆バイアス時 の電界強度が緩和され、 さらなる耐圧の安定化を図ることができる。 な お、オン時における P+型ソース領域 4 1 6から P+型ドレイン領域 4 1 8への電流は、 この N型拡散層 43 8を避けてこの N型拡散層 438よ り深い部分 （P—型ェピタキシャル層 4 1 0) を流れるため、 N型拡散 層 4 38を設けることによってオン抵抗を増加させることもない。
また、 バイアスされていない N型拡散層 43 8がオン抵抗低減用 P型 003/011884
48 ゥエル 4 34に接しないように構成されているため、 耐圧の低下やリー ク電流の増加を極力抑制することができる。
また、 ポリシリコンゲ一ト電極 4 2 2が N型拡散層 4 3 8から P+型 ' ドレイン領域 4 1 8に至る領域においてフィールド酸化膜 4 3 6を介し て P-型のェピタキシャル層 4 1 0と対峙しているため、 ゲート ' ソー ス間及びゲート · ドレイン間の容量を小さくなり、 高速スイッチング特 性がさらに向上する。
(実施形態 8 E)
図 1 1 Aは、 実施形態 8 Eに係.る横型短チャネル DMO S 50 Eの断 面図である。 この横型短チャネル DMO S 50 Eは、 実施形態 2 Eに係 る横型短チャネル DMOS 20 Eにおける導電型を （半導体基体を除い て） 反対にしたものである。 この横型短チャネル DMO S 50 Eにおい ても、横型短チャネル DMO S 20 Eで得られる効果が同様に得られる。 すなわち、オン時における P+型ソース領域 5 1 6から P+型ドレイン 領域 5 1 8への電流経路の大部分は抵抗の低いオン抵抗低減用 P型ゥェ ル 5 34となり、 ゲート抵抗を低減させるためにゲート長が長くなって も全体として十分オン抵抗を低減することができる。 従って、 ゲート抵 抗及びオン抵抗が低く、 高速スィツチング特性及ぴ電流駆動特性に優れ た横型短チャネル DMO Sとなる。
また、 P—型ゥヱル 5 1 2よりも高濃度の P型不純物を含むオン抵抗 低減用 P型ゥヱル 5 34を別途設けることとしたので、 P—型ゥエル 5 1 2の不純物濃度自体を高くしなくてもオン時における抵抗を低減させ ることができ、 横型短チャネル DMO Sの耐圧性能を低下させることも ない。
また、 P—型ェピタキシャル層 5 1 0の内部に P—型ゥエル 5 1 2を形 成したことにより、 横型短チャネル DMO Sと他の素子 （例えば論理素 子） を集積した半導体装置などにおいても、 横型短チャネル DMO Sの 耐圧を P—型ゥ: ル 5 1 2の不純物濃度で制御できるようになる。 その 結果、 P—型ェピタキシャル層 5 1 0の不純物濃度を他の素子 （例えば 論理素子） に適した濃度 （例えば、 P—型ゥエル 5 1 2より低濃度） に することができ特性の優れた半導体装置とすることができる。
また、 P—型ゥエル 5 1 2中に N型拡散層 5 3 8を形成したため、 N 型拡散層 5 3 8が形成された領域近傍における逆バイアス時の電界強度 が緩和され、 さらなる耐圧の安定化を図ることができる。 なお、 オン時 における P+型ソース領域 5 1 6カゝら P+型ドレイン領域 5 1 8への電 流は、 この P型拡散層 5 3 8を避けてこの P型拡散層 5 38より深い部 分 （P—型ゥヱル 5 1 2) を流れるため、 N型拡散層 5 3 8を設けるこ とによってオン抵抗を増加させることもなレ、。
また、 バイアスされていない N型拡散層 5 38がオン抵抗低減用 P型 ゥェル 5 34に接しないように構成されているため、 耐圧の低下ゃリ一 ク電流の増加を極力抑制することができる。
また、 ポリシリコンゲ一ト電極 5 2 2が N型拡散層 5 3 8から P+型 ドレイン領域 5 1 8に至る領域においてフィールド酸化膜 5 36を介し て P -型のェピタキシャル層 5 1 0と対峙しているため、 ゲート · ソ一 ス間及びゲート · ドレイン間の容量を小さくなり、 高速スイッチング特 性がさらに向上する。
(実施形態 8 F)
図 1 1 Bは、 実施形態 8 Fに係る横型短チャネル DMO Sの断面図で ある。 実施形態 8 Fに係る横型短チャネル DMO S 50 Fは、 実施形態 8 Eに係る横型短チャネル DMO S 5 0 Eとよく似た構造を有している が、 図 1 1 Bに示すように、 P—型半導体基体 5 0 8の表面に形成され ているのが P—型ェピタキシャル層 5 1 0ではなく N—型ェピタキシャ ル層 5 1 1である点で異なっている。
このように、 実施形態 8 Fに係る横型短チャネル DMO S 50 Fにお いては、 P—型半導体基体 508の表面に形成されているのが N—型ェピ タキシャル層 5 1 1であるが、 この N—型ェピタキシャル層 5 1 1の表 面近傍には、 実施形態 8 Eに係る横型短チャネル DM O S 50 Eの場合 と同様に、 P—型ゥヱル 5 1 2が形成され、 この P—型ゥエル 5 1 2の表 面近傍にはチャネル形成領域 Cを含む N型ゥエル 5 1 4が形成され、 こ の N型ゥヱル 5 1 4の表面近傍には P+型ソース領域 5 1 6が形成され ている。 一方、 N—型ェピタキシャル層 5 1 1の表面近傍には、 実施形 態 8 Eに係る横型短チャネル DMO S 50 Eの場合と同様に、 N型ゥェ ル 5 1 4と接しないようにオン抵抗低減用 N型ゥヱル 5 34が形成され、 このオン抵抗低減用 P型ゥヱル 5 34の表面近傍には P+型ドレイン領 域 5 1 8が形成されている。
このため、 実施形態 8 Fに係る横型短チャネル DMO S 50 Fは、 実 施形態 8 Eに係る横型短チャネル DMO S 50 Eの有する効果と同様の 効果を有している。
(実施形態 9 E)
図 1 2は、 実施形態 9 Eに係る横型短チャネル DMO S 60 Eの断面 図である。 この横型短チャネル DMO S 6 0 Eは、 実施形態 3 Eに係る 横型短チャネル DMO S 30 Eにおける導電型を（半導体基体を除いて） 反対にしたものである。この横型短チャネル DMO S 6 0 Eにおいても、 横型短チャネル DMO S 30 Eで得られる効果が同様に得られる。
すなわち、オン時における P+型ソース領域 6 1 6から P+型ドレイン 領域 6 1 8への電流経路の大部分は抵抗の低いオン抵抗低減用 P型ゥェ ル 6 3 4となり、 ゲート抵抗を低減させるためにゲート長が長くなって も全体として十分オン抵抗を低減することができる。 従って、 ゲート抵 抗及びオン抵抗が低く、 高速スィツチング特性及び電流駆動特性に優れ た横型短チャネル D M O Sとなる。
また、 P—型ゥヱル 6 1 2よりも高濃度の P型不純物を含むオン抵抗 低減用 P型ゥエル 6 3 4を別途設けることとしたので、 P—型ゥヱル 6 1 2の不純物濃度自体を高くしなくてもオン時における抵抗を低減させ ることができ、 横型短チャネル D M O Sの耐圧性能を低下させることも ない。
なお、 この横型短チャネル D M O Sにおいては、 P—型ゥエル 6 1 2 は、 横型短チャネル D M O Sの耐圧確保のため N—型半導体基体 6 1 0 表面から比較的深く形成する必要がある一方、 オン抵抗低減用 P型ゥェ ル 6 3 4は、 P +型ソース領域 6 1 6力、ら P +型ドレイン領域 6 1 8への 電流経路としての役割を果たせばよいことから、 N一型半導体基体 6 1 0表面から比較的浅く形成されていればよい。 このため、 オン抵抗低減 用 P型ゥエル 6 3 4を形成する際の横方向の広がりも小さくて済み、 こ の結果、 横型短チャネル D M O Sの素子面積をそれほど大きくすること もない。
また、 P—型ゥヱル 6 1 2中に N型拡散層 6 3 8を形成したため、 N 型拡散層 6 3 8が形成された領域近傍における逆バイアス時の電界強度 が緩和され、 さらなる耐圧の安定化を図ることができる。 なお、 オン時 における P +型ソース領域 6 1 6から P +型ドレイン領域 6 1 8への電 流は、 この N型拡散層 6 3 8を避けてこの N型拡散層 6 3 8より深い部 分 （P—型ゥエル 6 1 2 ) を流れるため、 オン抵抗を増加させることも ない。 また、 バイアスされていない N型拡散層 6 3 8がオン抵抗低減用 P型 ゥエル 6 3 4に接しないように構成されているため、 耐圧の低下やリー ク電流の増加を極力抑制することができる。
また、 ポリシリコンゲ一ト電極 6 2 2が N型拡散層 6 3 8から P +型 ドレイン領域 6 1 8に至る領域においてフィールド酸化膜 6 3 6を介し て P -型の半導体基体 6 1 0と対峙しているため、 ゲート · ソース間及 びゲート · ドレイン間の容量を小さくなり、 高速スイッチング特性がさ らに向上する。 以上説明したように、本発明によればゲート抵抗及びオン抵抗が低く、 高速スィツチング特性及び電流駆動特性に優れた横型短チャネル D M O Sを提供することができる。 また、 本発明によれば、 そのように優れた 横型短チャネル D M O Sを比較的容易に製造することができる。

Claims

請 求 の 範 囲
1 . 半導体基体の表面に形成された第 1導電型のェピタキシャル層と、 この第 1導電型のェピタキシャル層の表面近傍に形成されチヤネル形 成領域を含む、 第 1導電型とは反対の第 2導電型のゥエルと、
この第 2導電型のゥ ルの表面近傍に形成された第 1導電型のソース 領域と、
前記第 1導電型のェピタキシャル層の表面近傍に、 前記第 2導電型の ゥエルと接しないように形成され、 前記第 1導電型のェピタキシャル層 よりも高濃度の第 1導電型の不純物を含む第 1導電型のオン抵抗低減用 ゥェルと、
この第 1導電型のオン抵抗低減用ゥエルの表面近傍に形成された第 1 導電型のドレイン領域と、
前記第 1導電型のソース領域から前記第 1導電型のドレイン領域に至 る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を 介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、 を備えたこ とを特徴とする横型短チャネル D M O S。
2 . 請求項 1に記載の横型短チャネル D M O Sにおいて、 前記第 1導電 型のェピタキシャル層の表面近傍には、 前記第 2導電型のゥ ルと前記 第 1導電型のドレイン領域との間の領域に、 前記第 2導電型のゥエルと 接しないように、 フローティング状態の第 2導電型の拡散層が形成され ていることを特徴とする横型短チャネル D M O S。
3 . 請求項 2に記載の横型短チャネル D M O Sにおいて、 前記第 2導電 型の拡散層は、 前記第 1導電型のオン抵抗低減用ゥエルに接しないよう に形成されていることを特徴とする横型短チャネル D M O S。
4 . 請求項 2又は 3に記載の横型短チャネル D M O Sにおいて、 前記第 2導電型の拡散餍から前記第 1導電型のドレイン領域に至る領域におい ては、 前記ゲート電極はフィールド酸化膜を介して前記第 1導電型のェ ピタキシャル層と対峙していることを特徴とする横型短チャネル D M O
S o 5 . 半導体基体の表面に形成されたェピタキシャル層と、
このェピタキシャル層の表面近傍に形成された第 1導電型のゥエルと、 この第 1導電型のゥエルの表面近傍に形成されチャネル形成領域を含 む、 第 1導電型と反対の第 2導電型のゥエルと、
この第 2導電型のゥエルの表面近傍に形成された第 1導電型のソース 領域と、
前記ェピタキシャル層の表面近傍に、 前記第 1導電型のゥエルと接す るように、 かつ、 前記第 2導電型のゥェルと接しないように形成され、 前記第 1導電型のゥエルよりも高濃度の第 1導電型の不純物を含む第 1 導電型のオン抵抗低減用ゥエルと、
この第 1導電型のオン抵抗低減用ゥエルの表面近傍に形成された第 1 導電型のドレイン領域と、
前記第 1導電型のソース領域から前記第 1導電型のドレイン領域に至 る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を 介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、 を備えたこ とを特徴とする横型短チャネル D M O S。
6 . 請求項 5に記載の横型短チャネル D M O Sにおいて、 前記第 1導電 型のゥエルの表面近傍には、 前記第 2導電型の'ゥヱルと前記第 1導電型 のドレイン領域との間の領域に、 前記第 2導電型のゥエルと接しないよ うに、 フローティング状態の第 2導電型の拡散層が形成されていること を特徴とする横型短チャネル D M O S。
7 . 請求項 6に記載の横型短チャネル D M O Sにおいて、 前記第 2導電 型の拡散層は、 前記第 1導電型のオン抵抗低減用ゥエルに接しないよう に形成されていることを特徴とする横型短チャネル D M O S。
8 . 請求項 6又は 7に記載の横型短チャネル D M O Sにおいて、 前記第 2導電型の拡散層から前記第 1導電型のドレイン領域に至る領域におい ては、 前記ゲート電極はフィールド酸化膜を介して前記ェピタキシャル 層と対峙していることを特徴とする横型短チャネル D M O S。
9 . 半導体基体の表面近傍に形成された第 1導電型のゥエルと、 この第 1導電型のゥエルの表面近傍に形成されチャネル形成領域を含 む、 第 1導電型とは反対の第 2導電型のゥエルと、
この第 2導電型のゥエルの表面近傍に形成された第 1導電型のソース 領域と、 .
前記半導体基体の表面近傍に、 前記第 1導電型のゥエルと接するよう に、 かつ、 前記第 2導電型のゥエルと接しないように形成され、 前記第 1導電型のゥエルよりも高濃度の第 1導電型の不純物を含む第 1導電型 のオン抵抗低減用ゥヱルと、
この第 1導電型のオン抵抗低減用ゥエルの表面近傍に形成された第 1 導電型のドレイン領域と、
前記第 1導電型のソース領域から前記第 1導電型のドレイン領域に至 る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を 介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、 を備えたこ とを特徴とする横型短チャネル DMO S。
1 0. 請求項 9に記載の横型短チャネル DMO Sにおいて、
前記第 1導電型のゥエルの表面近傍には、 前記第 2導電型のゥエルと 前記第 1導電型のドレイン領域との間の領域に、 前記第 2導電型のゥェ ルと接しないように、 フローティング状態の第 2導電型の拡散層が形成 されていることを特徴とする横型短チャネル DMO S。
1 1. 請求項 1 0に記載の横型短チャネル DMO Sにおいて、
前記第 2導電型の拡散層は、 前記第 1導電型のオン抵抗低減用ゥエル に接しないように形成されていることを特徴とする横型短チャネル DM O S。
1 2. 請求項 1 0又は 1 1に記載の横型短チャネル DMO Sにおいて、 前記第 2導電型の拡散層から前記第 1導電型のドレイン領域に至る領 域においては、 前記ゲート電極はフィールド酸化膜を介して前記半導体 基体と対峙していることを特徴とする横型短チャネル DMO S。
1 3. 請求項 1に記載の横型短チャネル DMO Sの製造方法であって、 (a) 半導体基体の表面に第 1導電型のェピタキシャル層が形成された 半導体基体を準備する第一の工程と、 ( b ) 前記第 1導電型のェピタキシャル層の表面に所定の開口部を有す る第 1のイオン打ち込み用マスクを形成し、 この第 1のイオン打ち込み 用マスクをマスクとして第 1導電型の不純物を打ち込んで、 前記第 1導 電型のオン抵抗低減用ゥ ルを形成する第二の工程と、
( c ) 前記第 1のイオン打ち込み用マスクを除去後、 前記第 1導電型の ェピタキシャル層の表面に所定の開口部を有する第 2のイオン打ち込み 用マスクを形成し、 この第 2のイオン打ち込み用マスクをマスクとして 第 2導電型の不純物を打ち込んで、 前記第 1導電型のオン抵抗低減用ゥ エルと接しないように前記第 2導電型のゥ ルを形成する第三の工程と、
( d ) 前記第 2のイオン打ち込み用マスクを除去後、 前記第 1導電型の ェピタキシャル層の表面に所定の開口部を有するフィールド酸化膜を形 成し、 このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形 成する第四の工程と、
( e ) このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第五 の工程と、
( f ) 少なくともこのゲート電極と前記フィールド酸化膜とをマスクと して第 1導電型の不純物を打ち込んで、 前記第 1導電型のソース領域及 ぴ前記第 1導電型のドレイン領域を形成する第六の工程と、 をこの順序 で含むことを特徴とする横型短チャネル D M O Sの製造方法。
1 4 -請求項 1 3に記載の横型短チャネル D M O Sの.製造方法において、 前記第三の工程においては、 前記第 2導電型のゥエルと前記第 1導電型 のドレイン領域との間の領域に、 前記第 2導電型のゥヱルと接しないよ うに、 フローティング状態の第 2導電型の拡散層を形成することを特徴 とする横型短チャネル D M O Sの製造方法。
1 5.請求項 1 4に記載の横型短チャネル DMO Sの製造方法において、 前記第三の工程においては、 前記第 1導電型のオン抵抗低減用ゥエルに 接しないように前記第 2導電型の拡散層を形成することを特徴とする横 型短チャネル DMO Sの製造方法。
1 6. 請求項 1 4又は 1 5に記載の横型短チャネル DMO Sの製造方法 において、 前記第四の工程においては、 前記第 2導電型の拡散層から前 記第 1導電型のドレイン領域に至る領域を含むように前記フィールド酸 化膜を形成することを特徴とする横型短チャネル DMO Sの製造方法。
1 7. 請求項 5に記載の横型短チャネル DMO Sの製造方法であって、
(a) 半導体基体の表面にェピタキシャル層が形成された半導体基体を 準備する第一の工程と、
(b) 前記ェピタキシャル層の表面に所定の開口部を有する第 1のィォ ン打ち込み用マスクを形成し、 この第 1のイオン打ち込み用マスクをマ スクとして前記半導体基体に第 1導電型の不純物を打ち込んで、 前記第 1導電型のゥエルを形成する第二の工程と、
(c) 前記第 1のイオン打ち込み用マスクを除去後、 前記ェピタキシャ ル層の表面に所定の開口部を有する第 2のイオン打ち込み用マスクを形 成し、 この第 2のイオン打ち込み用マスクをマスクとして第二の工程よ りも高濃度の第.1導電型の不純物を打ち込んで、 前記第 1導電型のゥェ ルと接するように前記第 1導電型のォン抵抗低減用ゥエルを形成する第 三の工程と、
(d) 前記第.2のイオン打ち込み用マスクを除去後、 前記ェピタキシャ ル層の表面に所定の開口部を有する第 3のイオン打ち込み用マスクを形 成し、 この第 3のイオン打ち込み用マスクをマスクとして第 2導電型の 不純物を打ち込んで、 前記第 1導電型のオン抵抗低減用ゥ ルと接しな いように前記第 2導電型のゥエルを形成する第四の工程と、
(e) 前記第 3のイオン打ち込み用マスクを除去後、 前記第 1導電型の ェピタキシャル層の表面に所定の開口部を有するフィールド酸化膜を形 成し、 このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形 成する第五の工程と、
( f ) このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六 の工程と、
(g) 少なくともこのゲート電極と前記フィールド酸化膜とをマスクと して第 1導電型の不純物を打ち込んで、 前記第 1導電型のソース領域及 び前記第 1導電型のドレイン領域を形成する第七の工程と、 をこの順序 で含むことを特徴とする横型短チャネル DMO Sの製造方法。
1 8.請求項 1 7に記載の横型短チャネル DMO Sの製造方法において、 前記第四の工程においては、 前記第 1導電型のゥエルにおける前記第 2 導電型のゥェルと前記第 1導電型のドレイン領域との間の領域に、 前記 第 2導電型のゥエルと接しないように、 フローティング状態の第 2導電 型の拡散層を形成することを特徴とする横型短チャネル DMO Sの製造 方法。
1 9.請求項 1 8に記載の横型短チャネル DMO Sの製造方法において、 前記第四の工程においては、 前記第 1導電型のオン抵抗低減用ゥ ルに 接しないように前記第 2導電型の拡散層を形成することを特徴とする横 型短チャネル DMO Sの製造方法。
20. 請求項 1 8又は 1 9に記載の横型短チャネル DMO Sの製造方法 において、 前記第五の工程においては、 前記第 2導電型の拡散層から前 記第 1導電型のドレイン領域に至る領域を含むように前記フィールド酸 化膜を形成することを特徴とする横型短チャネル D M O Sの製造方法。
2 1 . 請求項 9に記載の横型短チャネル D M O Sの製造方法であって、
( a ) 半導体基体を準備する第一の工程と、
( b ) この半導体基体の一方の表面に所定の開口部を有する第 1のィォ ン打ち込み用マスクを形成し、 この第 1のイオン打ち込み用マスクをマ スクとして前記半導体基体に第 1導電型の不純物を打ち込んで、 前記第 1導電型のゥ ルを形成する第二の工程と、
( c ) 前記第 1のイオン打ち込み用マスクを除去後、 前記半導体基体の 一方の表面に所定の開口部を有する第 2のイオン打ち込み用マスクを形 成し、 この第 2のイオン打ち込み用マスクをマスクとして第二の工程よ りも高濃度の第 1導電型の不純物を打ち込んで、 前記第 1導電型のゥェ ルと接するように前記第 1導電型のオン抵抗低減用ゥエルを形成する第 三の工程と、
( d ) 前記第 2のイオン打ち込み用マスクを除去後、 前記半導体基体の 一方の表面に所定の開口部を有する第 3のイオン打ち込み用マスクを形 成し、 この第 3のイオン打ち込み用マスクをマスクとして第 2導電型の 不純物を打ち込んで、 前記第 1導電型のオン抵抗低減用ゥ ルと接しな いように前記第 2導電型のゥエルを形成する第四の工程と、
( e ) 前記第 3のイオン打ち込み用マスクを除去後、 前記半導体基体の 一方の表面に所定の開口部を有するフィールド酸化膜を形成し、 このフ ィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第五の 工程と、
( f ) このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六 の工程と、
(g) 少なくともこのゲート電極と前記フィールド酸化膜とをマスクと して第 1導電型の不純物を打ち込んで、 前記第 1導電型のソース領域及 ぴ前記第 1導電型のドレイン領域を形成する第七の工程と、 をこの順序 で含むことを特徴とする横型短チャネル DMO Sの製造方法。
22.請求項 2 1に記載の横型短チャネル DMO Sの製造方法において、 前記第四の工程においては、 前記第 1導電型のゥエルにおける前記第 2 導電型のゥエルと前記第 1導電型のドレイン領域との間の領域に、 前記 第 2導電型のゥエルと接しないように、 フローティング状態の第 2導電 型の拡散層を形成することを特徴とする横型短チャネル DMO Sの製造 方法。
23.請求項 2 2に記載の横型短チャネル DMO Sの製造方法において、 前記第四の工程においては、 前記第 1導電型のオン抵抗低減用ゥエルに 接しないように前記第 2導電型の拡散層を形成することを特徴とする横 型短チャネル DMO Sの製造方法。
24. 請求項 2 2又は 23に記載の横型短チャネル DMO Sの製造方法 において、 前記第五の工程においては、 前記第 2導電型の拡散層から前 記第 1導電型のドレイン領域に至る領域を含むように前記フィールド酸 化膜.を形成することを特徴とする横型短チャネル DMO Sの製造方法。
25. 請求項 1乃至 1 2のいずれかに記載の横型短チャネル DMO Sを 含むことを特徴とする半導体装置。
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