JPH06132527A - 横型ｍｏｓ電界効果トランジスタ - Google Patents
横型ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH06132527A JPH06132527A JP28408192A JP28408192A JPH06132527A JP H06132527 A JPH06132527 A JP H06132527A JP 28408192 A JP28408192 A JP 28408192A JP 28408192 A JP28408192 A JP 28408192A JP H06132527 A JPH06132527 A JP H06132527A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- drain region
- gate
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート抵抗の低減を図ることにより、スイッ
チング速度を改善してスイッチング損失を低減すること
ができる横型ＭＯＳ電界効果トランジスタを提供する。 【構成】 チャネル５上にゲート酸化膜６を介して形成
された多結晶シリコン膜からなるゲート電極７ａに対し
て層間絶縁膜１３にコンタクトホール７ｂが形成され、
このコンタクトホール７ｂによって層間絶縁膜１３上に
形成された金属からなるゲート電極７ｃと多結晶シリコ
ン膜からなるゲート電極７ａを直接に接続する。
チング速度を改善してスイッチング損失を低減すること
ができる横型ＭＯＳ電界効果トランジスタを提供する。 【構成】 チャネル５上にゲート酸化膜６を介して形成
された多結晶シリコン膜からなるゲート電極７ａに対し
て層間絶縁膜１３にコンタクトホール７ｂが形成され、
このコンタクトホール７ｂによって層間絶縁膜１３上に
形成された金属からなるゲート電極７ｃと多結晶シリコ
ン膜からなるゲート電極７ａを直接に接続する。
Description
【０００１】
【産業上の利用分野】この発明は、高耐圧横型ＭＯＳ
（酸化金属半導体）構造をした電界効果トランジスタに
関するものである。
（酸化金属半導体）構造をした電界効果トランジスタに
関するものである。
【０００２】
【従来の技術】従来の高耐圧横型ＭＯＳ電界効果トラン
ジスタ（以下ＬＭＯＳという）について説明する。図３
は従来のＬＭＯＳの構成を示す断面図で、同図におい
て、１はシリコン基板、２は高濃度のドレイン領域、３
は延長ドレイン領域、４はシリコン基板１と同一の導電
型領域、５はチャネル部、６はゲート酸化膜、７は多結
晶シリコン膜からなるゲート電極、８はソース領域、９
はチャネルストッパ、１０は基板１と同一導電型の高濃
度領域、１１はソース電極、１２はドレイン電極、１３
は層間絶縁膜を示している。
ジスタ（以下ＬＭＯＳという）について説明する。図３
は従来のＬＭＯＳの構成を示す断面図で、同図におい
て、１はシリコン基板、２は高濃度のドレイン領域、３
は延長ドレイン領域、４はシリコン基板１と同一の導電
型領域、５はチャネル部、６はゲート酸化膜、７は多結
晶シリコン膜からなるゲート電極、８はソース領域、９
はチャネルストッパ、１０は基板１と同一導電型の高濃
度領域、１１はソース電極、１２はドレイン電極、１３
は層間絶縁膜を示している。
【０００３】図３に示すように、シリコン基板１とは逆
導電型の高濃度のドレイン領域２が延長ドレイン領域３
内に形成され、さらに延長ドレイン領域３内に包含され
たシリコン基板１と同一の導電型領域４（以下ＰＴ領域
という）が高濃度のドレイン領域２の回りを取り囲むよ
うに形成されている。延長ドレイン領域３とシリコン基
板１とのシリコン表面部における接合部のシリコン基板
１の側にはチャネル部５が形成され、チャンネル部５の
上にはゲート酸化膜６および多結晶シリコン膜からなる
ゲート電極７が並設されている。
導電型の高濃度のドレイン領域２が延長ドレイン領域３
内に形成され、さらに延長ドレイン領域３内に包含され
たシリコン基板１と同一の導電型領域４（以下ＰＴ領域
という）が高濃度のドレイン領域２の回りを取り囲むよ
うに形成されている。延長ドレイン領域３とシリコン基
板１とのシリコン表面部における接合部のシリコン基板
１の側にはチャネル部５が形成され、チャンネル部５の
上にはゲート酸化膜６および多結晶シリコン膜からなる
ゲート電極７が並設されている。
【０００４】チャンネル部５の横には延長ドレイン領域
２に相対して逆導電型のソース領域８が形成されてお
り、またソース領域８を取り囲むようにして高濃度のシ
リコン基板１と同一導電型のチャネルストッパ９が形成
されている。さらにチャネル部５の基板バイアス効果を
抑制するため、ソース領域８に隣接して同一導電型の高
濃度領域１０を設け、ソース領域８と同様にソース電極
１１と電気的に接続されている。またＰＴ領域４はシリ
コン基板１と電気的に接続されている。
２に相対して逆導電型のソース領域８が形成されてお
り、またソース領域８を取り囲むようにして高濃度のシ
リコン基板１と同一導電型のチャネルストッパ９が形成
されている。さらにチャネル部５の基板バイアス効果を
抑制するため、ソース領域８に隣接して同一導電型の高
濃度領域１０を設け、ソース領域８と同様にソース電極
１１と電気的に接続されている。またＰＴ領域４はシリ
コン基板１と電気的に接続されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、ゲート電極７が抵抗の高い多結晶シリ
コン膜で形成されているため、ゲート抵抗が高くなり、
ＬＭＯＳのゲート入力容量の充放電に要する時間が増大
する。このため、ゲートのターンオン、ターンオフ時の
スイッチング損失が大きくなるという問題点があった。
従来の構成では、ゲート電極７が抵抗の高い多結晶シリ
コン膜で形成されているため、ゲート抵抗が高くなり、
ＬＭＯＳのゲート入力容量の充放電に要する時間が増大
する。このため、ゲートのターンオン、ターンオフ時の
スイッチング損失が大きくなるという問題点があった。
【０００６】したがって、この発明の目的は、ゲート抵
抗の低減を図ることにより、スイッチング速度を改善し
てスイッチング損失を低減することができる横型ＭＯＳ
電界効果トランジスタを提供することである。
抗の低減を図ることにより、スイッチング速度を改善し
てスイッチング損失を低減することができる横型ＭＯＳ
電界効果トランジスタを提供することである。
【０００７】
【課題を解決するための手段】この発明の横型ＭＯＳ電
界効果トランジスタは、上記課題を解決するために、一
導電型の半導体基板上に他導電型のソース領域とドレイ
ン領域が形成され、これらソース領域とドレイン領域の
間のチャネル部上にゲート酸化膜を介してゲート電極が
形成されるとともに、ドレイン領域を包含するように形
成された延長ドレイン領域内にドレイン領域からチャネ
ル部方向に向かう基板表面に沿って半導体基板と同一の
導電型領域が形成され、この半導体基板と同一の導電型
領域と半導体基板とが電気的に接続された横型ＭＯＳ電
界効果トランジスタであって、ゲート電極を覆う層間絶
縁膜にコンタクトホールを形成し、このコンタクトホー
ルで層間絶縁膜上に形成される金属のゲート電極とチャ
ネル部上のゲート電極を接続するようにしている。
界効果トランジスタは、上記課題を解決するために、一
導電型の半導体基板上に他導電型のソース領域とドレイ
ン領域が形成され、これらソース領域とドレイン領域の
間のチャネル部上にゲート酸化膜を介してゲート電極が
形成されるとともに、ドレイン領域を包含するように形
成された延長ドレイン領域内にドレイン領域からチャネ
ル部方向に向かう基板表面に沿って半導体基板と同一の
導電型領域が形成され、この半導体基板と同一の導電型
領域と半導体基板とが電気的に接続された横型ＭＯＳ電
界効果トランジスタであって、ゲート電極を覆う層間絶
縁膜にコンタクトホールを形成し、このコンタクトホー
ルで層間絶縁膜上に形成される金属のゲート電極とチャ
ネル部上のゲート電極を接続するようにしている。
【０００８】
【作用】この発明の構成によれば、チャネル部上に形成
されるゲート電極を覆う層間絶縁膜にコンタクトホール
を形成し、このコンタクトホールで層間絶縁膜上に形成
される金属のゲート電極とチャネル部上のゲート電極を
接続するようにしているので、ゲート抵抗が低減し、ゲ
ートのターンオン、ターンオフ速度が向上してスイッチ
ング損失の低減を図ることができる。
されるゲート電極を覆う層間絶縁膜にコンタクトホール
を形成し、このコンタクトホールで層間絶縁膜上に形成
される金属のゲート電極とチャネル部上のゲート電極を
接続するようにしているので、ゲート抵抗が低減し、ゲ
ートのターンオン、ターンオフ速度が向上してスイッチ
ング損失の低減を図ることができる。
【０００９】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１は、この発明の実施例である
ＬＭＯＳの構成を示す断面図で、同図において従来例を
示す図３と同一符号を付したものは同じものを示すた
め、説明を省略する。
照しながら説明する。図１は、この発明の実施例である
ＬＭＯＳの構成を示す断面図で、同図において従来例を
示す図３と同一符号を付したものは同じものを示すた
め、説明を省略する。
【００１０】この発明の実施例であるＬＭＯＳは、図１
に示すように、チャネル５上に形成されるゲート電極部
の構造に特徴があり、チャネル５上にゲート酸化膜６を
介して形成された多結晶シリコン膜からなるゲート電極
７ａに対して層間絶縁膜１３にコンタクトホール７ｂが
形成され、このコンタクトホール７ｂによって層間絶縁
膜１３上に形成された金属からなるゲート電極７ｃと多
結晶シリコン膜からなるゲート電極７ａを直接に接続し
ている。
に示すように、チャネル５上に形成されるゲート電極部
の構造に特徴があり、チャネル５上にゲート酸化膜６を
介して形成された多結晶シリコン膜からなるゲート電極
７ａに対して層間絶縁膜１３にコンタクトホール７ｂが
形成され、このコンタクトホール７ｂによって層間絶縁
膜１３上に形成された金属からなるゲート電極７ｃと多
結晶シリコン膜からなるゲート電極７ａを直接に接続し
ている。
【００１１】このように、抵抗の高い多結晶シリコン膜
からなるゲート電極７ａをコンタクトホール７ｂによっ
て金属からなるゲート電極７ｃと電気的に接続すること
により、ゲート電極としてのゲート抵抗を低減するよう
にしている。このため、ゲートのターンオン、ターンオ
フの速度が向上してスイッチング損失の低減が図られ
る。
からなるゲート電極７ａをコンタクトホール７ｂによっ
て金属からなるゲート電極７ｃと電気的に接続すること
により、ゲート電極としてのゲート抵抗を低減するよう
にしている。このため、ゲートのターンオン、ターンオ
フの速度が向上してスイッチング損失の低減が図られ
る。
【００１２】図２は従来例と実施例との同一チップサイ
ズにおけるゲート抵抗値の比較を示す図である。上記実
施例におけるゲート抵抗値は、従来例の約５％となり、
大幅な低減が図られている。
ズにおけるゲート抵抗値の比較を示す図である。上記実
施例におけるゲート抵抗値は、従来例の約５％となり、
大幅な低減が図られている。
【００１３】
【発明の効果】この発明の横型ＭＯＳ電界効果トランジ
スタは、チャネル部上に形成される多結晶シリコンのゲ
ート電極を覆う層間絶縁膜にコンタクトホールを形成
し、このコンタクトホールで層間絶縁膜上に形成される
金属のゲート電極と多結晶シリコンのゲート電極を接続
するようにしているので、ゲート抵抗が低減し、ゲート
のターンオン、ターンオフ速度が向上してスイッチング
損失の低減を図ることができる。
スタは、チャネル部上に形成される多結晶シリコンのゲ
ート電極を覆う層間絶縁膜にコンタクトホールを形成
し、このコンタクトホールで層間絶縁膜上に形成される
金属のゲート電極と多結晶シリコンのゲート電極を接続
するようにしているので、ゲート抵抗が低減し、ゲート
のターンオン、ターンオフ速度が向上してスイッチング
損失の低減を図ることができる。
【図１】この発明の一実施例であるＬＭＯＳの構成を示
す断面図である。
す断面図である。
【図２】従来例と実施例との同一チップサイズにおける
ゲート抵抗値の比較を示す図である。
ゲート抵抗値の比較を示す図である。
【図３】従来例であるＬＭＯＳの構成を示す断面図であ
る。
る。
１ シリコン基板 ２ ドレイン領域 ３ 延長ドレイン領域 ４ ＰＴ領域（基板と同一の導電型領域） ５ チャネル部 ６ ゲート酸化膜 7a 多結晶シリコン膜からなるゲート電極 7b ゲートコンタクト領域 7c 金属からなるゲート電極 ８ ソース領域 ９ チャネルストッパ 10 基板と同一導電型の高濃度領域 11 ソース電極 12 ドレイン電極
フロントページの続き (72)発明者 上野 雄司 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 山口 誠毅 大阪府門真市大字門真1006番地 松下電子 工業株式会社内
Claims (1)
- 【請求項１】 一導電型の半導体基板上に他導電型のソ
ース領域とドレイン領域が形成され、これらソース領域
とドレイン領域の間のチャネル部上にゲート酸化膜を介
してゲート電極が形成されるとともに、前記ドレイン領
域を包含するように形成された延長ドレイン領域内に前
記ドレイン領域から前記チャネル部方向に向かう基板表
面に沿って半導体基板と同一の導電型領域が形成され、
この半導体基板と同一の導電型領域と半導体基板とが電
気的に接続された横型ＭＯＳ電界効果トランジスタであ
って、 前記ゲート電極を覆う層間絶縁膜にコンタクトホールを
形成し、このコンタクトホールで層間絶縁膜上に形成さ
れる金属のゲート電極と前記ゲート電極とを接続したこ
とを特徴とする横型ＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28408192A JPH06132527A (ja) | 1992-10-22 | 1992-10-22 | 横型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28408192A JPH06132527A (ja) | 1992-10-22 | 1992-10-22 | 横型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132527A true JPH06132527A (ja) | 1994-05-13 |
Family
ID=17674017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28408192A Pending JPH06132527A (ja) | 1992-10-22 | 1992-10-22 | 横型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038805A1 (ja) * | 2002-10-25 | 2004-05-06 | Shindengen Electric Manufacturing Co., Ltd. | 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置 |
-
1992
- 1992-10-22 JP JP28408192A patent/JPH06132527A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038805A1 (ja) * | 2002-10-25 | 2004-05-06 | Shindengen Electric Manufacturing Co., Ltd. | 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置 |
| US7173308B2 (en) | 2002-10-25 | 2007-02-06 | Shindengen Electric Manufacturing Co., Ltd. | Lateral short-channel DMOS, method for manufacturing same and semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003152178A (ja) | 高スイッチングスピードのための横方向パワーｍｏｓｆｅｔ | |
| JP2000223707A (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| JPH06224426A (ja) | 半導体装置 | |
| JPH04216674A (ja) | 横形ｍｏｓ制御形サイリスタ | |
| JPH06132527A (ja) | 横型ｍｏｓ電界効果トランジスタ | |
| JP2830744B2 (ja) | 集積化デバイス | |
| JPH088422A (ja) | たて型ｍｏｓ半導体装置 | |
| JP2941816B2 (ja) | Ｍｏｓ型トランジスタ | |
| JP2004022644A (ja) | Ｍｏｓｆｅｔ | |
| JP3137840B2 (ja) | 半導体装置 | |
| JPH04241463A (ja) | 半導体装置 | |
| JPH01111378A (ja) | 縦型ｍｏｓ ｆｅｔ | |
| JPS63205963A (ja) | 薄膜トランジスタ | |
| JPH0456469B2 (ja) | ||
| JP2511018B2 (ja) | 絶縁ゲ−ト型サイリスタの電極配線構造 | |
| JP3074064B2 (ja) | 横型ｍｏｓ電界効果トランジスタ | |
| JP3385835B2 (ja) | 誘電体分離型半導体装置 | |
| JPH06151827A (ja) | デュアルゲートｍｏｓサイリスタ | |
| JPH0673381B2 (ja) | 電界効果半導体装置 | |
| JPS60124863A (ja) | Ｍｏｓ集積回路装置 | |
| JPH08321602A (ja) | Ｍｉｓ半導体装置およびその制御方法 | |
| JPH05235347A (ja) | 半導体装置 | |
| JP3233002B2 (ja) | 電界効果トランジスタ | |
| JPH07115126A (ja) | 半導体集積回路装置 | |
| JP3112376B2 (ja) | 縦型半導体装置 |