JPS63205963A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS63205963A JPS63205963A JP62039663A JP3966387A JPS63205963A JP S63205963 A JPS63205963 A JP S63205963A JP 62039663 A JP62039663 A JP 62039663A JP 3966387 A JP3966387 A JP 3966387A JP S63205963 A JPS63205963 A JP S63205963A
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- JP
- Japan
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- electrode
- current
- layer
- semiconductor layer
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Links
- 239000010409 thin film Substances 0.000 title claims description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 6
- 230000005669 field effect Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 230000005611 electricity Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、液晶表示装置の能動素子である薄膜トラン
ジスタに関するものである。
ジスタに関するものである。
第５図は例えば特開昭６１−１８８９７０号公報に示さ
れた従来の薄膜トランジスタの構造を示す断面図であり
、図において、１は絶縁基板、２はゲート電極、３はゲ
ート絶縁膜（絶縁層）、４はソース電極、５は半導体層
、６はドレイン電極である。
れた従来の薄膜トランジスタの構造を示す断面図であり
、図において、１は絶縁基板、２はゲート電極、３はゲ
ート絶縁膜（絶縁層）、４はソース電極、５は半導体層
、６はドレイン電極である。
ソース電極４及びドレイン電極６はいずれも半導体層５
の同一面（上面）上に形成されている。
の同一面（上面）上に形成されている。
次に動作について説明する。
ソース電極４とドレイン電極６の間に適当な電圧が印加
されている場合、ゲート電極２に印加される電圧がある
閾値以下であれば、電界効果によって半導体層５中に誘
起される電荷は、電気伝導にほとんど寄与せず、ソース
電極４とドレイン電極６の間にはあまり電流は流れない
。この時、薄膜トランジスタは非動作状態にある。次に
ゲート電極２に印加される電圧がある閾値を越えると、
電界効果によって半導体層５中に誘起される電荷のソー
ス電極４とドレイン電極６間の電気伝導への寄与が太き
（なり、多量の電気が流れる。この時、薄膜トランジス
タは動作状態となる。以下、非動作状態下で、ソース電
極４とドレイン電極６の間を流れる電流をオフ電流、動
作状態下での上記電流をオン電流とする。
されている場合、ゲート電極２に印加される電圧がある
閾値以下であれば、電界効果によって半導体層５中に誘
起される電荷は、電気伝導にほとんど寄与せず、ソース
電極４とドレイン電極６の間にはあまり電流は流れない
。この時、薄膜トランジスタは非動作状態にある。次に
ゲート電極２に印加される電圧がある閾値を越えると、
電界効果によって半導体層５中に誘起される電荷のソー
ス電極４とドレイン電極６間の電気伝導への寄与が太き
（なり、多量の電気が流れる。この時、薄膜トランジス
タは動作状態となる。以下、非動作状態下で、ソース電
極４とドレイン電極６の間を流れる電流をオフ電流、動
作状態下での上記電流をオン電流とする。
従来の￥ｉ膜トランジスタは以上のように構成されてい
るので、オン状態において、チャネル部とソース電極及
びドレイン電極の間に寄生抵抗が存在し、オン電流の減
少が生じていた。また、オフ状態において、ソース電極
とドレイン電極の間を、半導体層表面を伝ってリーク電
流が流れやすく、オフ電流の原因の一つとなっていた。
るので、オン状態において、チャネル部とソース電極及
びドレイン電極の間に寄生抵抗が存在し、オン電流の減
少が生じていた。また、オフ状態において、ソース電極
とドレイン電極の間を、半導体層表面を伝ってリーク電
流が流れやすく、オフ電流の原因の一つとなっていた。
この発明は上記のような問題点を解消するためになされ
たもので、寄生抵抗の低減によりオン電流の増加を図る
と共に、オフ電流の低減を図ることを目的とする。
たもので、寄生抵抗の低減によりオン電流の増加を図る
と共に、オフ電流の低減を図ることを目的とする。
この発明に係る薄膜トランジスタは、ソース電極又はド
レイン電極のいずれか一方を、その一部が上記ソース電
極及びドレイン電極間の半導体層の下面に接するように
形成したものである。
レイン電極のいずれか一方を、その一部が上記ソース電
極及びドレイン電極間の半導体層の下面に接するように
形成したものである。
辺の発明においては、ソース電極又はドレイン電極のい
ずれか一方を、その一部が上記ソース電極及びドレイン
電極間の半導体層の下面に接するように形成したので、
ソース電極とドレイン電極の間に存在する寄生抵抗の低
減によりオン電流を増加でき、オフ状態時に半導体層表
面を流れるリーク電流の低減によりオフ電流を抑制でき
る。
ずれか一方を、その一部が上記ソース電極及びドレイン
電極間の半導体層の下面に接するように形成したので、
ソース電極とドレイン電極の間に存在する寄生抵抗の低
減によりオン電流を増加でき、オフ状態時に半導体層表
面を流れるリーク電流の低減によりオフ電流を抑制でき
る。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による薄膜トランジスタの
構造を示す断面図である。図において、従来例と同一符
号は同−又は相当部分を示す。本実施例による薄膜トラ
ンジスタの形成は、まず基板１上にゲート電極２を形成
し、該ゲート電極２上に形成した絶縁層３上にソース電
極４を形成し、ゲート電極２の上方にてその一部がソー
ス電極４と接するように、半導体層５を形成し、さらに
該半導体層５上にドレイン電極６を形成することにより
、Ｗｉ膜トランジスタを形成している。
構造を示す断面図である。図において、従来例と同一符
号は同−又は相当部分を示す。本実施例による薄膜トラ
ンジスタの形成は、まず基板１上にゲート電極２を形成
し、該ゲート電極２上に形成した絶縁層３上にソース電
極４を形成し、ゲート電極２の上方にてその一部がソー
ス電極４と接するように、半導体層５を形成し、さらに
該半導体層５上にドレイン電極６を形成することにより
、Ｗｉ膜トランジスタを形成している。
次に作用・効果について説明する。
薄膜トランジスタの動作は、従来例と同様である。オン
状態の電流は、ソース電極４から電界効果により低抵抗
化した半導体層５及び該低抵抗の半導体層５とドレイン
電極６間の高抵抗の半導体層５を通じてドレイン電極６
へ流れる。この時、半導体層５下面に形成したソース電
極は電流経路であるチャネル領域と接しているので、ソ
ース電極４と半導体層５との間には寄生抵抗の原因とな
る高抵抗の半導体層がな（、従来例に比べて、オン電流
を増加することができる。また、従来例において、オフ
電流の原因の一つとして、ソース電極４とドレイン電極
６の形成されている半導体層５表面を流れるリーク電流
があるが、本実施例においては、ソース電極４とドレイ
ン電極６はそれぞれ半導体層５の相異なる面（下面及び
上面）で該半導体層５と接しているため、半導体層５表
面を流れるリーク電流のオフ電流への寄与は小さい。
状態の電流は、ソース電極４から電界効果により低抵抗
化した半導体層５及び該低抵抗の半導体層５とドレイン
電極６間の高抵抗の半導体層５を通じてドレイン電極６
へ流れる。この時、半導体層５下面に形成したソース電
極は電流経路であるチャネル領域と接しているので、ソ
ース電極４と半導体層５との間には寄生抵抗の原因とな
る高抵抗の半導体層がな（、従来例に比べて、オン電流
を増加することができる。また、従来例において、オフ
電流の原因の一つとして、ソース電極４とドレイン電極
６の形成されている半導体層５表面を流れるリーク電流
があるが、本実施例においては、ソース電極４とドレイ
ン電極６はそれぞれ半導体層５の相異なる面（下面及び
上面）で該半導体層５と接しているため、半導体層５表
面を流れるリーク電流のオフ電流への寄与は小さい。
従って、オフ電流の低減ができる。
なお、上記実施例では、半導体層の下面に形成する電極
をソース電極、上面に形成する電極をドレイン電極とし
たが、第２図に示すように、半導体層５の下面にドレイ
ン電極６を、上面にソース電極４を形成してもよい。
をソース電極、上面に形成する電極をドレイン電極とし
たが、第２図に示すように、半導体層５の下面にドレイ
ン電極６を、上面にソース電極４を形成してもよい。
また、第３図に示すように、両電極４．６と半導体層５
間にオーミック接合を図るためのコンタクト層７ａ、７
ｂを形成した構成にしても、上記実施例と同様の効果を
奏する。
間にオーミック接合を図るためのコンタクト層７ａ、７
ｂを形成した構成にしても、上記実施例と同様の効果を
奏する。
さらに第４図に示すように、ゲート電極２及び絶縁層３
を半導体層５の上部に配置した構造の薄膜トランジスタ
においても、ソース電極４とドレ ゛イン電極６の配
置を、第２図のように、即ち、半導体層５の下面にドレ
イン電極６を上面にソース電極４を形成することで、上
記実施例と同様の効果を奏する。
を半導体層５の上部に配置した構造の薄膜トランジスタ
においても、ソース電極４とドレ ゛イン電極６の配
置を、第２図のように、即ち、半導体層５の下面にドレ
イン電極６を上面にソース電極４を形成することで、上
記実施例と同様の効果を奏する。
以上のようにこの発明に係る薄膜トランジスタによれば
、ソース電極又はドレイン塩、極のいずれか一方を、そ
の一部が半導体層の下面に接するように形成したので、
オン電流を増加しオフ電流を低減して、良好な特性を得
ることができる効果がある。
、ソース電極又はドレイン塩、極のいずれか一方を、そ
の一部が半導体層の下面に接するように形成したので、
オン電流を増加しオフ電流を低減して、良好な特性を得
ることができる効果がある。
第１図はこの発明の一実施例による薄膜トランジスタを
示す断面図、第２図、第３図及び第４図はこの発明の他
の実施例による薄膜トランジスタの断面図、第５図は従
来の薄膜トランジスタの断面図である。 図において、１は絶縁基板、２はゲート電極、３は絶縁
層、４はソース電極、５は半導体層、６はドレイン電極
、７ａ、７ｂはコンタクト層である。 なお図中同一符号は同−又は相当部分を示す。
示す断面図、第２図、第３図及び第４図はこの発明の他
の実施例による薄膜トランジスタの断面図、第５図は従
来の薄膜トランジスタの断面図である。 図において、１は絶縁基板、２はゲート電極、３は絶縁
層、４はソース電極、５は半導体層、６はドレイン電極
、７ａ、７ｂはコンタクト層である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）ゲート電圧によってソース・ドレイン間の電流を
制御する薄膜トランジスタにおいて、上記ソース電極又
はドレイン電極のいずれか一方は、その一部が上記ソー
ス電極とドレイン電極との間に設けられた半導体層の下
面に形成されていることを特徴とする薄膜トランジスタ
。 - （２）上記ソース電極及びドレイン電極と上記半導体層
との接触面にはコンタクト層が形成されていることを特
徴とする特許請求の範囲第１項記載の薄膜トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039663A JPS63205963A (ja) | 1987-02-23 | 1987-02-23 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039663A JPS63205963A (ja) | 1987-02-23 | 1987-02-23 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63205963A true JPS63205963A (ja) | 1988-08-25 |
Family
ID=12559323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62039663A Pending JPS63205963A (ja) | 1987-02-23 | 1987-02-23 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63205963A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202572A (en) * | 1988-09-21 | 1993-04-13 | Fuji Xerox Co., Ltd. | Thin film transistor |
| JP2013115111A (ja) * | 2011-11-25 | 2013-06-10 | Hitachi Ltd | 酸化物半導体装置およびその製造方法 |
| JP2015525369A (ja) * | 2012-06-04 | 2015-09-03 | 北京京東方光電科技有限公司 | Ｔｆｔアレイ基板及びその製造方法、表示装置 |
| JP2016213513A (ja) * | 2009-09-24 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020074410A (ja) * | 2009-10-21 | 2020-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1987
- 1987-02-23 JP JP62039663A patent/JPS63205963A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202572A (en) * | 1988-09-21 | 1993-04-13 | Fuji Xerox Co., Ltd. | Thin film transistor |
| JP2016213513A (ja) * | 2009-09-24 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020074410A (ja) * | 2009-10-21 | 2020-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2021106276A (ja) * | 2009-10-21 | 2021-07-26 | 株式会社半導体エネルギー研究所 | トランジスタ |
| US11107396B2 (en) | 2009-10-21 | 2021-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including thin film transistor including top-gate |
| JP2013115111A (ja) * | 2011-11-25 | 2013-06-10 | Hitachi Ltd | 酸化物半導体装置およびその製造方法 |
| JP2015525369A (ja) * | 2012-06-04 | 2015-09-03 | 北京京東方光電科技有限公司 | Ｔｆｔアレイ基板及びその製造方法、表示装置 |
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