JPH06104438A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH06104438A JPH06104438A JP27682592A JP27682592A JPH06104438A JP H06104438 A JPH06104438 A JP H06104438A JP 27682592 A JP27682592 A JP 27682592A JP 27682592 A JP27682592 A JP 27682592A JP H06104438 A JPH06104438 A JP H06104438A
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- JP
- Japan
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- polycrystalline silicon
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Abstract
(57)【要約】
【目的】 オン電流に影響を与えることなく、オフ電流
を十分に低減する。 【構成】 チャネル領域３は、ｎ型不純物が高濃度に含
有された４個の不純物含有多結晶シリコン部３ａと５個
の真性多結晶シリコン部３ｂとを両外側が真性多結晶シ
リコン部３ｂとなるようにチャネル長さ方向に交互に配
列した構造となっている。そして、オン状態の場合に
は、不純物含有多結晶シリコン部３ａが抵抗０の良導体
を構成するので、４個の真性多結晶シリコン部３ｂの長
さの和を従来の素子のチャネル領域の長さと同じとする
と、従来の素子と同等のオン電流が流れることになる。
一方、オフ状態の場合には、互いに隣接する真性多結晶
シリコン部３ｂと不純物含有多結晶シリコン部３ａとの
界面近傍にもｐｎ接合が形成されるので、オフ電流とし
ては従来の素子に１／５のドレイン電圧を印加したとき
の電流しか流れないことになる。
を十分に低減する。 【構成】 チャネル領域３は、ｎ型不純物が高濃度に含
有された４個の不純物含有多結晶シリコン部３ａと５個
の真性多結晶シリコン部３ｂとを両外側が真性多結晶シ
リコン部３ｂとなるようにチャネル長さ方向に交互に配
列した構造となっている。そして、オン状態の場合に
は、不純物含有多結晶シリコン部３ａが抵抗０の良導体
を構成するので、４個の真性多結晶シリコン部３ｂの長
さの和を従来の素子のチャネル領域の長さと同じとする
と、従来の素子と同等のオン電流が流れることになる。
一方、オフ状態の場合には、互いに隣接する真性多結晶
シリコン部３ｂと不純物含有多結晶シリコン部３ａとの
界面近傍にもｐｎ接合が形成されるので、オフ電流とし
ては従来の素子に１／５のドレイン電圧を印加したとき
の電流しか流れないことになる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタに関
する。
する。
【０００２】
【従来の技術】例えば多結晶シリコン薄膜を用いたｎＭ
ＯＳ薄膜トランジスタは、一般に、多結晶シリコン薄膜
の一面にゲート絶縁膜を介してゲート電極が設けられ、
ゲート電極の両側における多結晶シリコン薄膜にｎ型不
純物を高濃度に含有されたドレイン領域およびソース領
域が形成され、これらの領域間をチャネル領域とされた
構造となっている。
ＯＳ薄膜トランジスタは、一般に、多結晶シリコン薄膜
の一面にゲート絶縁膜を介してゲート電極が設けられ、
ゲート電極の両側における多結晶シリコン薄膜にｎ型不
純物を高濃度に含有されたドレイン領域およびソース領
域が形成され、これらの領域間をチャネル領域とされた
構造となっている。
【０００３】そして、ゲート電極に正のゲート電圧ＶG
が印加されると、チャネル領域に電子が誘起されてチャ
ネルが形成される。この状態で、ドレイン領域とソース
領域との間にドレイン電圧ＶDが印加されると、ドレイ
ン領域とソース領域との間にドレイン電流ＩDつまりオ
ン電流が流れてオンとなる。一方、ゲート電極に負のゲ
ート電圧ＶGが印加されると、チャネル領域に正孔が誘
起され、チャネル領域とドレイン領域の界面近傍および
チャネル領域とソース領域の界面近傍にｐｎ接合が形成
される。この状態で、ドレイン領域とソース領域との間
にドレイン電圧ＶDが印加されると、電場が高抵抗のド
レイン側ｐｎ接合に集中し、この部分が逆バイアスされ
たｐｎ接合として働き、理想的にはドレイン領域とソー
ス領域との間にドレイン電流ＩDが流れずにオフとな
る。しかし、多結晶シリコン薄膜では、結晶粒界に電子
を捕獲するトラップ準位が多数存在するので、ドレイン
側ｐｎ接合が逆バイアスされたとき、トラップ準位から
多数の電子が放出され、このためオフ状態でも大きなオ
フ電流が流れてしまう。
が印加されると、チャネル領域に電子が誘起されてチャ
ネルが形成される。この状態で、ドレイン領域とソース
領域との間にドレイン電圧ＶDが印加されると、ドレイ
ン領域とソース領域との間にドレイン電流ＩDつまりオ
ン電流が流れてオンとなる。一方、ゲート電極に負のゲ
ート電圧ＶGが印加されると、チャネル領域に正孔が誘
起され、チャネル領域とドレイン領域の界面近傍および
チャネル領域とソース領域の界面近傍にｐｎ接合が形成
される。この状態で、ドレイン領域とソース領域との間
にドレイン電圧ＶDが印加されると、電場が高抵抗のド
レイン側ｐｎ接合に集中し、この部分が逆バイアスされ
たｐｎ接合として働き、理想的にはドレイン領域とソー
ス領域との間にドレイン電流ＩDが流れずにオフとな
る。しかし、多結晶シリコン薄膜では、結晶粒界に電子
を捕獲するトラップ準位が多数存在するので、ドレイン
側ｐｎ接合が逆バイアスされたとき、トラップ準位から
多数の電子が放出され、このためオフ状態でも大きなオ
フ電流が流れてしまう。
【０００４】
【発明が解決しようとする課題】このように、多結晶シ
リコン薄膜を用いた薄膜トランジスタでは、オフ状態で
も大きなオフ電流が流れるので、オンオフ比（オン電流
／オフ電流）が比較的小さく、特性が悪いという問題が
あった。この発明の目的は、オン電流に影響を与えるこ
となく、オフ電流を十分に低減することのできる薄膜ト
ランジスタを提供することにある。
リコン薄膜を用いた薄膜トランジスタでは、オフ状態で
も大きなオフ電流が流れるので、オンオフ比（オン電流
／オフ電流）が比較的小さく、特性が悪いという問題が
あった。この発明の目的は、オン電流に影響を与えるこ
となく、オフ電流を十分に低減することのできる薄膜ト
ランジスタを提供することにある。
【０００５】
【課題を解決するための手段】この発明は、チャネル領
域を、一導電型の不純物が高濃度に含有されたＮ又はＮ
＋１個の不純物含有多結晶シリコン部とＮ＋１又はＮ個
の真性多結晶シリコン部とを両外側が真性多結晶シリコ
ン部又は不純物含有多結晶シリコン部となるようにチャ
ネル長さ方向に交互に配列して構成したものである。
域を、一導電型の不純物が高濃度に含有されたＮ又はＮ
＋１個の不純物含有多結晶シリコン部とＮ＋１又はＮ個
の真性多結晶シリコン部とを両外側が真性多結晶シリコ
ン部又は不純物含有多結晶シリコン部となるようにチャ
ネル長さ方向に交互に配列して構成したものである。
【０００６】
【作用】この発明によれば、オン状態の場合には不純物
含有多結晶シリコン部が抵抗０の良導体を構成するの
で、Ｎ＋１又はＮ個の真性多結晶シリコン部の長さの和
を従来の素子のチャネル領域の長さと同じとすると、従
来の素子と同等のオン電流が流れることになる。一方、
オフ状態の場合には、互いに隣接する真性多結晶シリコ
ン部と不純物含有多結晶シリコン部との界面近傍にもｐ
ｎ接合が形成されるので、オフ電流としては従来の素子
にＶD／（Ｎ＋１）又はＶD／Ｎの電圧を印加したときの
電流しか流れないことになる。したがって、オン電流に
影響を与えることなく、オフ電流を十分に低減すること
ができる。
含有多結晶シリコン部が抵抗０の良導体を構成するの
で、Ｎ＋１又はＮ個の真性多結晶シリコン部の長さの和
を従来の素子のチャネル領域の長さと同じとすると、従
来の素子と同等のオン電流が流れることになる。一方、
オフ状態の場合には、互いに隣接する真性多結晶シリコ
ン部と不純物含有多結晶シリコン部との界面近傍にもｐ
ｎ接合が形成されるので、オフ電流としては従来の素子
にＶD／（Ｎ＋１）又はＶD／Ｎの電圧を印加したときの
電流しか流れないことになる。したがって、オン電流に
影響を与えることなく、オフ電流を十分に低減すること
ができる。
【０００７】
【実施例】図１はこの発明の一実施例における薄膜トラ
ンジスタの要部を示したものである。この薄膜トランジ
スタでは、ガラス等からなる絶縁基板１の上面に多結晶
シリコン薄膜２が設けられている。多結晶シリコン薄膜
２の中央部はチャネル領域３とされ、その両側はドレイ
ン領域４およびソース領域５とされている。チャネル領
域３は、ｎ型不純物が高濃度に含有されたＮ個例えば４
個の不純物含有多結晶シリコン部３ａとＮ＋１個例えば
５個の真性多結晶シリコン部３ｂとを両外側が真性多結
晶シリコン部３ｂとなるようにチャネル長さ方向に交互
に配列した構造となっている。ドレイン領域４およびソ
ース領域５はｎ型不純物が高濃度に含有された領域から
なっている。
ンジスタの要部を示したものである。この薄膜トランジ
スタでは、ガラス等からなる絶縁基板１の上面に多結晶
シリコン薄膜２が設けられている。多結晶シリコン薄膜
２の中央部はチャネル領域３とされ、その両側はドレイ
ン領域４およびソース領域５とされている。チャネル領
域３は、ｎ型不純物が高濃度に含有されたＮ個例えば４
個の不純物含有多結晶シリコン部３ａとＮ＋１個例えば
５個の真性多結晶シリコン部３ｂとを両外側が真性多結
晶シリコン部３ｂとなるようにチャネル長さ方向に交互
に配列した構造となっている。ドレイン領域４およびソ
ース領域５はｎ型不純物が高濃度に含有された領域から
なっている。
【０００８】多結晶シリコン薄膜２を含む絶縁基板１の
上面にはゲート絶縁膜６が設けられている。チャネル領
域３に対応する部分のゲート絶縁膜６の上面にはゲート
電極７が設けられている。ドレイン領域４およびソース
領域５に対応する部分のゲート絶縁膜６にはコンタクト
ホール８、９が設けられている。ゲート絶縁膜６の上面
の所定の２個所にはドレイン電極１０およびソース電極
１１がコンタクトホール８、９を介してドレイン領域４
およびソース領域５と接続されて設けられている。
上面にはゲート絶縁膜６が設けられている。チャネル領
域３に対応する部分のゲート絶縁膜６の上面にはゲート
電極７が設けられている。ドレイン領域４およびソース
領域５に対応する部分のゲート絶縁膜６にはコンタクト
ホール８、９が設けられている。ゲート絶縁膜６の上面
の所定の２個所にはドレイン電極１０およびソース電極
１１がコンタクトホール８、９を介してドレイン領域４
およびソース領域５と接続されて設けられている。
【０００９】次に、この薄膜トランジスタの動作につい
て説明する。ゲート電極７に正のゲート電圧ＶGが印加
されると、チャネル領域３の各真性多結晶シリコン部３
ｂに電子が誘起されてチャネルが形成される。この場
合、チャネル領域３の不純物含有多結晶シリコン部３ａ
はｎ型不純物が高濃度に含有された領域からなっている
ので、抵抗０の良導体を構成している。したがって、こ
の状態で、ドレイン領域４とソース領域５との間にドレ
イン電圧ＶDが印加されると、ドレイン領域４とソース
領域５との間にドレイン電流ＩDつまりオン電流が流れ
てオンとなる。この場合のオン電流は、各不純物含有多
結晶シリコン部３ａが抵抗０の良導体であるので、各真
性多結晶シリコン部３ｂに形成されたチャネルによって
決まる。そこで、５つの真性多結晶シリコン部３ｂの長
さの和を従来の素子のチャネル領域の長さと同じとする
と、従来の素子と同等のオン電流が流れることになる。
て説明する。ゲート電極７に正のゲート電圧ＶGが印加
されると、チャネル領域３の各真性多結晶シリコン部３
ｂに電子が誘起されてチャネルが形成される。この場
合、チャネル領域３の不純物含有多結晶シリコン部３ａ
はｎ型不純物が高濃度に含有された領域からなっている
ので、抵抗０の良導体を構成している。したがって、こ
の状態で、ドレイン領域４とソース領域５との間にドレ
イン電圧ＶDが印加されると、ドレイン領域４とソース
領域５との間にドレイン電流ＩDつまりオン電流が流れ
てオンとなる。この場合のオン電流は、各不純物含有多
結晶シリコン部３ａが抵抗０の良導体であるので、各真
性多結晶シリコン部３ｂに形成されたチャネルによって
決まる。そこで、５つの真性多結晶シリコン部３ｂの長
さの和を従来の素子のチャネル領域の長さと同じとする
と、従来の素子と同等のオン電流が流れることになる。
【００１０】一方、ゲート電極７に負のゲート電圧ＶG
が印加されると、チャネル領域３の各真性多結晶シリコ
ン部３ｂに正孔が誘起され、ドレイン領域４とこのドレ
イン領域４に隣接した真性多結晶シリコン部３ｂとの界
面近傍およびソース領域５とこのソース領域５に隣接し
た真性多結晶シリコン部３ｂとの界面近傍にｐｎ接合が
形成されるほかに、互いに隣接する真性多結晶シリコン
部３ｂと不純物含有多結晶シリコン部３ａとの界面近傍
にもｐｎ接合が形成される。この状態で、ドレイン領域
４とソース領域５との間にドレイン電圧ＶDを印加した
場合、Ｎ個の不純物含有多結晶シリコン部３ａの電位は
ソース領域５側に隣接の真性多結晶シリコン部３ｂと同
電位であるから、真性多結晶シリコン部３ｂがＮ＋１個
直列に逆バイアスされた状態となる。すなわち、この場
合のドレイン電流ＩDは、Ｎ＋１個の逆バイアスされた
直列の多結晶シリコンｐｎ接合を流れる電流と見做すこ
とができる。このため、各不純物含有多結晶シリコン部
３ａの長さが等しければ、多結晶シリコンｐｎ接合１個
当たりに印加される電圧はＶD／（Ｎ＋１）＝ＶD／５と
見積もることができる。したがって、この場合のオフ電
流は、従来の素子にＶD／（Ｎ＋１）＝ＶD／５の電圧を
印加したときの電流しか流れないことになる。
が印加されると、チャネル領域３の各真性多結晶シリコ
ン部３ｂに正孔が誘起され、ドレイン領域４とこのドレ
イン領域４に隣接した真性多結晶シリコン部３ｂとの界
面近傍およびソース領域５とこのソース領域５に隣接し
た真性多結晶シリコン部３ｂとの界面近傍にｐｎ接合が
形成されるほかに、互いに隣接する真性多結晶シリコン
部３ｂと不純物含有多結晶シリコン部３ａとの界面近傍
にもｐｎ接合が形成される。この状態で、ドレイン領域
４とソース領域５との間にドレイン電圧ＶDを印加した
場合、Ｎ個の不純物含有多結晶シリコン部３ａの電位は
ソース領域５側に隣接の真性多結晶シリコン部３ｂと同
電位であるから、真性多結晶シリコン部３ｂがＮ＋１個
直列に逆バイアスされた状態となる。すなわち、この場
合のドレイン電流ＩDは、Ｎ＋１個の逆バイアスされた
直列の多結晶シリコンｐｎ接合を流れる電流と見做すこ
とができる。このため、各不純物含有多結晶シリコン部
３ａの長さが等しければ、多結晶シリコンｐｎ接合１個
当たりに印加される電圧はＶD／（Ｎ＋１）＝ＶD／５と
見積もることができる。したがって、この場合のオフ電
流は、従来の素子にＶD／（Ｎ＋１）＝ＶD／５の電圧を
印加したときの電流しか流れないことになる。
【００１１】このように、この薄膜トランジスタでは、
オン電流に影響を与えることなく、オフ電流を十分に低
減することができるので、オンオフ比を大きくすること
ができ、ひいては特性の向上を図ることができる。
オン電流に影響を与えることなく、オフ電流を十分に低
減することができるので、オンオフ比を大きくすること
ができ、ひいては特性の向上を図ることができる。
【００１２】なお、上記実施例ではゲート電極７の形状
をチャネル領域３に対応した平板状としているが、これ
に限らず、例えば図２に示すように、ゲート電極７の形
状をチャネル領域３の真性多結晶シリコン部３ｂに対応
したくし歯状としてもよい。また、この発明はｎＭＯＳ
薄膜トランジスタに限らず、ｐＭＯＳ薄膜トランジスタ
にも適用することができる。又、上記実施例ではドレイ
ン領域４とソース領域５に面するチャネル領域３の両外
側が真性多結晶シリコン部３ｂとなるように、該真性多
結晶シリコン部３ｂを不純物含有多結晶シリコン部３ａ
の数Ｎ個よりも１つ多くした構成としたが、これとは逆
にチャネル領域３の両外側が不純物含有多結晶シリコン
部３ａとなるように、該不純物含有多結晶シリコン部３
ａを真性多結晶シリコン部３ｂの数Ｎ個よりも１つ多く
してもよい。さらに、真性多結晶シリコン部３ｂおよび
不純物含有多結晶シリコン部３ａは、それぞれ、その長
さが異なるようにしてもよい。
をチャネル領域３に対応した平板状としているが、これ
に限らず、例えば図２に示すように、ゲート電極７の形
状をチャネル領域３の真性多結晶シリコン部３ｂに対応
したくし歯状としてもよい。また、この発明はｎＭＯＳ
薄膜トランジスタに限らず、ｐＭＯＳ薄膜トランジスタ
にも適用することができる。又、上記実施例ではドレイ
ン領域４とソース領域５に面するチャネル領域３の両外
側が真性多結晶シリコン部３ｂとなるように、該真性多
結晶シリコン部３ｂを不純物含有多結晶シリコン部３ａ
の数Ｎ個よりも１つ多くした構成としたが、これとは逆
にチャネル領域３の両外側が不純物含有多結晶シリコン
部３ａとなるように、該不純物含有多結晶シリコン部３
ａを真性多結晶シリコン部３ｂの数Ｎ個よりも１つ多く
してもよい。さらに、真性多結晶シリコン部３ｂおよび
不純物含有多結晶シリコン部３ａは、それぞれ、その長
さが異なるようにしてもよい。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、オン電流に影響を与えることなく、オフ電流を十分
に低減することができるので、オンオフ比を大きくする
ことができ、ひいては特性の向上を図ることができる。
ば、オン電流に影響を与えることなく、オフ電流を十分
に低減することができるので、オンオフ比を大きくする
ことができ、ひいては特性の向上を図ることができる。
【図１】この発明の一実施例における薄膜トランジスタ
の要部の断面図。
の要部の断面図。
【図２】この発明の他の実施例における薄膜トランジス
タの要部の断面図。
タの要部の断面図。
３ チャネル領域 ３ａ 不純物含有多結晶シリコン部 ３ｂ 真性多結晶シリコン部
Claims (1)
- 【請求項１】 チャネル領域を、一導電型の不純物が高
濃度に含有されたＮ又はＮ＋１個の不純物含有多結晶シ
リコン部とＮ＋１又はＮ個の真性多結晶シリコン部とを
両外側が真性多結晶シリコン部又は不純物含有多結晶シ
リコン部となるようにチャネル長さ方向に交互に配列し
て構成したことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27682592A JPH06104438A (ja) | 1992-09-22 | 1992-09-22 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27682592A JPH06104438A (ja) | 1992-09-22 | 1992-09-22 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104438A true JPH06104438A (ja) | 1994-04-15 |
Family
ID=17574930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27682592A Pending JPH06104438A (ja) | 1992-09-22 | 1992-09-22 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104438A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100392868C (zh) * | 2003-10-17 | 2008-06-04 | 统宝光电股份有限公司 | 薄膜晶体管结构 |
| WO2009000136A1 (en) * | 2007-06-22 | 2008-12-31 | The Hong Kong University Of Science And Technology | Polycrystalline silicon thin film transistors with bridged-grain structures |
| US7535022B2 (en) | 2001-05-24 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding overlapping electrode |
| JP2010039229A (ja) * | 2008-08-06 | 2010-02-18 | Hitachi Displays Ltd | 表示装置 |
| EP2389683A2 (en) * | 2009-01-22 | 2011-11-30 | Versatilis LLC | Methods of enhancing performance of field-effect transistors and field-effect transistors made thereby |
| CN103137484A (zh) * | 2011-11-30 | 2013-06-05 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管的制造方法 |
| CN103137664A (zh) * | 2011-11-30 | 2013-06-05 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管 |
| WO2013078641A1 (zh) * | 2011-11-30 | 2013-06-06 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管及其制造方法 |
| CN103762172A (zh) * | 2011-08-23 | 2014-04-30 | 广东中显科技有限公司 | 一种具有搭桥晶粒结构的多晶硅薄膜的制备方法 |
| CN103762166A (zh) * | 2011-12-31 | 2014-04-30 | 广东中显科技有限公司 | 精确对准的搭桥晶粒多晶硅薄膜晶体管的制造方法 |
| CN103779206A (zh) * | 2011-12-31 | 2014-05-07 | 广东中显科技有限公司 | 一种搭桥晶粒多晶硅薄膜晶体管及其制造方法 |
| CN104505340A (zh) * | 2014-11-28 | 2015-04-08 | 信利（惠州）智能显示有限公司 | 一种低温多晶硅薄膜的制备方法 |
| WO2019171590A1 (ja) * | 2018-03-09 | 2019-09-12 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタおよびその製造方法 |
-
1992
- 1992-09-22 JP JP27682592A patent/JPH06104438A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7535022B2 (en) | 2001-05-24 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding overlapping electrode |
| CN100392868C (zh) * | 2003-10-17 | 2008-06-04 | 统宝光电股份有限公司 | 薄膜晶体管结构 |
| WO2009000136A1 (en) * | 2007-06-22 | 2008-12-31 | The Hong Kong University Of Science And Technology | Polycrystalline silicon thin film transistors with bridged-grain structures |
| JP2010531053A (ja) * | 2007-06-22 | 2010-09-16 | ザ・ホンコン・ユニバーシティー・オブ・サイエンス・アンド・テクノロジー | 架橋粒子構造を有する多結晶シリコン薄膜トランジスタ |
| US8426865B2 (en) | 2007-06-22 | 2013-04-23 | The Hong Kong University Of Science And Technology | Polycrystalline silicon thin film transistors with bridged-grain structures |
| KR101426982B1 (ko) * | 2007-06-22 | 2014-08-06 | 더 홍콩 유니버시티 오브 사이언스 앤드 테크놀러지 | 브리징된 그레인 구조들을 갖는 다결정 실리콘 박막 트래지스터들 |
| JP2010039229A (ja) * | 2008-08-06 | 2010-02-18 | Hitachi Displays Ltd | 表示装置 |
| EP2389683A2 (en) * | 2009-01-22 | 2011-11-30 | Versatilis LLC | Methods of enhancing performance of field-effect transistors and field-effect transistors made thereby |
| EP2389683A4 (en) * | 2009-01-22 | 2012-06-27 | Versatilis Llc | METHOD FOR IMPROVING THE EFFICIENCY OF FIELD EFFECT TRANSISTORS AND FIELD EFFECT TRANSISTORS MADE THEREFROM |
| CN103762175A (zh) * | 2011-08-23 | 2014-04-30 | 广东中显科技有限公司 | 一种具有搭桥晶粒结构的多晶硅薄膜的制备方法 |
| CN103762172A (zh) * | 2011-08-23 | 2014-04-30 | 广东中显科技有限公司 | 一种具有搭桥晶粒结构的多晶硅薄膜的制备方法 |
| CN103779420A (zh) * | 2011-08-23 | 2014-05-07 | 广东中显科技有限公司 | 一种具有搭桥晶粒结构的多晶硅薄膜晶体管 |
| WO2013078641A1 (zh) * | 2011-11-30 | 2013-06-06 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管及其制造方法 |
| CN103137664A (zh) * | 2011-11-30 | 2013-06-05 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管 |
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