JPH07106581A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07106581A JPH07106581A JP26949193A JP26949193A JPH07106581A JP H07106581 A JPH07106581 A JP H07106581A JP 26949193 A JP26949193 A JP 26949193A JP 26949193 A JP26949193 A JP 26949193A JP H07106581 A JPH07106581 A JP H07106581A
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Abstract
(57)【要約】
【目的】 オン電流を低下させることなく、ソース領域
側から見たオフ電流を低減する。 【構成】 ほぼＴ字状のポリシリコン薄膜１の中心部は
真性領域からなるチャネル領域２とされ、チャネル領域
２の右側はｎ型不純物領域からなるソース領域３とさ
れ、チャネル領域２の左側はｎ型不純物領域からなるド
レイン領域４とされ、チャネル領域２の手前側はｐ型不
純物領域からなる他導電型不純物領域５とされている。
オンの場合には、ドレイン領域４−チャネル領域２−ソ
ース領域３の間にオン電流が流れ、オフの場合には、ド
レイン領域４−チャネル領域２−他導電型不純物領域５
の間にオフ電流が流れる。したがって、オン電流を低下
させることなく、ソース領域３側から見たオフ電流を低
減することができる。
側から見たオフ電流を低減する。 【構成】 ほぼＴ字状のポリシリコン薄膜１の中心部は
真性領域からなるチャネル領域２とされ、チャネル領域
２の右側はｎ型不純物領域からなるソース領域３とさ
れ、チャネル領域２の左側はｎ型不純物領域からなるド
レイン領域４とされ、チャネル領域２の手前側はｐ型不
純物領域からなる他導電型不純物領域５とされている。
オンの場合には、ドレイン領域４−チャネル領域２−ソ
ース領域３の間にオン電流が流れ、オフの場合には、ド
レイン領域４−チャネル領域２−他導電型不純物領域５
の間にオフ電流が流れる。したがって、オン電流を低下
させることなく、ソース領域３側から見たオフ電流を低
減することができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関する。
【０００２】
【従来の技術】例えばｎチャネルのポリシリコン薄膜ト
ランジスタでは、一般に、ｎ型不純物領域からなるソー
ス領域と同じくｎ型不純物領域からなるドレイン領域と
の間に設けられた真性領域からなるチャネル領域上にゲ
ート絶縁膜を介してゲート電極が設けられた構造となっ
ている。そして、オンの場合には、ゲート電極に正のゲ
ート電圧が印加されると、チャネル領域がｎ型となり、
ソース領域とドレイン領域との間に低抵抗のチャネルが
形成される。このとき、ソース領域がアース電位とされ
た状態でドレイン領域に正のドレイン電圧が印加される
と、ドレイン領域からソース領域に向かって比較的大き
なオン電流が流れる。
ランジスタでは、一般に、ｎ型不純物領域からなるソー
ス領域と同じくｎ型不純物領域からなるドレイン領域と
の間に設けられた真性領域からなるチャネル領域上にゲ
ート絶縁膜を介してゲート電極が設けられた構造となっ
ている。そして、オンの場合には、ゲート電極に正のゲ
ート電圧が印加されると、チャネル領域がｎ型となり、
ソース領域とドレイン領域との間に低抵抗のチャネルが
形成される。このとき、ソース領域がアース電位とされ
た状態でドレイン領域に正のドレイン電圧が印加される
と、ドレイン領域からソース領域に向かって比較的大き
なオン電流が流れる。
【０００３】一方、オフの場合には、ゲート電極に負の
ゲート電圧が印加されると、チャネル領域がｐ型とな
り、ソース領域とドレイン領域との間にｎ−ｐ−ｎ接合
が形成される。このとき、ソース領域がアース電位とさ
れた状態でドレイン領域に正のドレイン電圧が印加され
ると、ｎ−ｐ−ｎ接合部分のエネルギーバンドが図３に
示すようになる。すなわち、ソース領域側の順方向のｐ
−ｎ接合にはわずかのドレイン電圧成分が加わり、ドレ
イン領域側の逆方向のｐ−ｎ接合にはドレイン電圧の多
くが集中する。この結果、ドレイン領域近傍のｐ−ｎ接
合で電子・正孔対が発生し、このうち正孔はソース領域
側へ、電子はドレイン領域側へそれぞれ流れる。これが
オフ電流の起源になると考えられ、比較的大きなオフ電
流が流れることになる。
ゲート電圧が印加されると、チャネル領域がｐ型とな
り、ソース領域とドレイン領域との間にｎ−ｐ−ｎ接合
が形成される。このとき、ソース領域がアース電位とさ
れた状態でドレイン領域に正のドレイン電圧が印加され
ると、ｎ−ｐ−ｎ接合部分のエネルギーバンドが図３に
示すようになる。すなわち、ソース領域側の順方向のｐ
−ｎ接合にはわずかのドレイン電圧成分が加わり、ドレ
イン領域側の逆方向のｐ−ｎ接合にはドレイン電圧の多
くが集中する。この結果、ドレイン領域近傍のｐ−ｎ接
合で電子・正孔対が発生し、このうち正孔はソース領域
側へ、電子はドレイン領域側へそれぞれ流れる。これが
オフ電流の起源になると考えられ、比較的大きなオフ電
流が流れることになる。
【０００４】
【発明が解決しようとする課題】このように、従来の薄
膜トランジスタでは、オン電流が比較的大きいが、オフ
電流も比較的大きいという問題があった。この結果、こ
のような薄膜トランジスタを画素用スイッチング素子と
して用いたアクティブマトリックス液晶表示装置の場合
には、薄膜トランジスタのソース領域に画素静電容量部
が接続されることになるので、ソース領域側から見たオ
フ電流が比較的大きいと、画素静電容量部による電荷保
持特性が低下し、ひいては表示品質が低下することにな
る。この発明の目的は、オン電流を低下させることな
く、ソース領域側から見たオフ電流を低減することので
きる半導体装置を提供することにある。
膜トランジスタでは、オン電流が比較的大きいが、オフ
電流も比較的大きいという問題があった。この結果、こ
のような薄膜トランジスタを画素用スイッチング素子と
して用いたアクティブマトリックス液晶表示装置の場合
には、薄膜トランジスタのソース領域に画素静電容量部
が接続されることになるので、ソース領域側から見たオ
フ電流が比較的大きいと、画素静電容量部による電荷保
持特性が低下し、ひいては表示品質が低下することにな
る。この発明の目的は、オン電流を低下させることな
く、ソース領域側から見たオフ電流を低減することので
きる半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明は、
一導電型不純物領域からなるソース領域と同じく一導電
型不純物領域からなるドレイン領域との間に設けられた
真性領域からなるチャネル領域の前記ソース領域および
前記ドレイン領域と接しない一側面側に他導電型不純物
領域を設けたものである。請求項２記載の発明は、前記
他導電型不純物領域を前記ソース領域と同電位となるよ
うにしたものである。
一導電型不純物領域からなるソース領域と同じく一導電
型不純物領域からなるドレイン領域との間に設けられた
真性領域からなるチャネル領域の前記ソース領域および
前記ドレイン領域と接しない一側面側に他導電型不純物
領域を設けたものである。請求項２記載の発明は、前記
他導電型不純物領域を前記ソース領域と同電位となるよ
うにしたものである。
【０００６】
【作用】請求項１記載の発明によれば、真性であるチャ
ネル領域上のゲート電極にオフ電圧が印加された場合に
ドレイン領域−チャネル領域およびチャネル領域−ソー
ス領域にはｐ−ｎ接合が形成されるが、チャネル領域の
側面にはチャネル領域と同じ導電型の不純物領域が形成
されているため、チャネル領域−他導電型不純物領域に
はｐ−ｎ接合がなく、この分低抵抗となる。このため、
例えば請求項２記載のように、他導電型不純物領域をソ
ース領域と同電位となるようにすると、オンのときドレ
イン領域−チャネル領域−ソース領域の間にオン電流が
流れ、オフのときドレイン領域−チャネル領域−他導電
型不純物領域の間にオフ電流が流れるようにすることが
できる。したがって、この場合、オン電流を低下させる
ことなく、ソース領域側から見たオフ電流を低減するこ
とができる。
ネル領域上のゲート電極にオフ電圧が印加された場合に
ドレイン領域−チャネル領域およびチャネル領域−ソー
ス領域にはｐ−ｎ接合が形成されるが、チャネル領域の
側面にはチャネル領域と同じ導電型の不純物領域が形成
されているため、チャネル領域−他導電型不純物領域に
はｐ−ｎ接合がなく、この分低抵抗となる。このため、
例えば請求項２記載のように、他導電型不純物領域をソ
ース領域と同電位となるようにすると、オンのときドレ
イン領域−チャネル領域−ソース領域の間にオン電流が
流れ、オフのときドレイン領域−チャネル領域−他導電
型不純物領域の間にオフ電流が流れるようにすることが
できる。したがって、この場合、オン電流を低下させる
ことなく、ソース領域側から見たオフ電流を低減するこ
とができる。
【０００７】
【実施例】図１（Ａ）はこの発明を適用したｎチャネル
のポリシリコン薄膜トランジスタの一例の要部を示した
ものである。この薄膜トランジスタでは、図示しない基
板上にポリシリコン薄膜１がほぼＴ字状に設けられてい
る。ポリシリコン薄膜１の中心部は真性領域からなるチ
ャネル領域２とされ、チャネル領域２の右側のポリシリ
コン薄膜１はｎ型不純物領域からなるソース領域３とさ
れ、チャネル領域２の左側のポリシリコン薄膜１はｎ型
不純物領域からなるドレイン領域４とされ、チャネル領
域２の手前側のポリシリコン薄膜１はｐ型不純物領域か
らなる他導電型不純物領域５とされている。チャネル領
域２の上面にはゲート絶縁膜６を介してゲート電極７が
設けられている。ソース領域３の上面にはソース電極８
が設けられている。ドレイン領域４の上面にはドレイン
電極９が設けられている。他導電型不純物領域５の上面
には第４の電極１０が設けられている。このうちソース
電極８および第４の電極１０は、例えば図１（Ｂ）に示
すように、共にアース電位とされている。
のポリシリコン薄膜トランジスタの一例の要部を示した
ものである。この薄膜トランジスタでは、図示しない基
板上にポリシリコン薄膜１がほぼＴ字状に設けられてい
る。ポリシリコン薄膜１の中心部は真性領域からなるチ
ャネル領域２とされ、チャネル領域２の右側のポリシリ
コン薄膜１はｎ型不純物領域からなるソース領域３とさ
れ、チャネル領域２の左側のポリシリコン薄膜１はｎ型
不純物領域からなるドレイン領域４とされ、チャネル領
域２の手前側のポリシリコン薄膜１はｐ型不純物領域か
らなる他導電型不純物領域５とされている。チャネル領
域２の上面にはゲート絶縁膜６を介してゲート電極７が
設けられている。ソース領域３の上面にはソース電極８
が設けられている。ドレイン領域４の上面にはドレイン
電極９が設けられている。他導電型不純物領域５の上面
には第４の電極１０が設けられている。このうちソース
電極８および第４の電極１０は、例えば図１（Ｂ）に示
すように、共にアース電位とされている。
【０００８】次に、この薄膜トランジスタの動作につい
て説明する。まず、オンの場合には、図１（Ｂ）に示す
ように、ゲート電極７に正のゲート電圧ＶGを印加する
と、チャネル領域２がｎ型となり、ソース領域３とドレ
イン領域４との間に低抵抗のチャネルが形成される。こ
の場合、他導電型不純物領域５はｐ型であるので、他導
電型不純物領域５とチャネル領域２との間にはｐ−ｎ接
合が形成される。この状態で、ドレイン電極９に正のド
レイン電圧ＶDが印加されると、ドレイン電極９と第４
の電極１０との間には、ドレイン電極９とソース電極８
との間に流れるチャネル電流に比べて無視できる程度の
ｐ−ｎ接合の逆バイアス電流しか流れない。したがっ
て、図１（Ｂ）において矢印で示すように、ドレイン電
極９からソース電極８に向かって、従来の薄膜トランジ
スタの場合と同様に、比較的大きなオン電流が流れるこ
とになる。
て説明する。まず、オンの場合には、図１（Ｂ）に示す
ように、ゲート電極７に正のゲート電圧ＶGを印加する
と、チャネル領域２がｎ型となり、ソース領域３とドレ
イン領域４との間に低抵抗のチャネルが形成される。こ
の場合、他導電型不純物領域５はｐ型であるので、他導
電型不純物領域５とチャネル領域２との間にはｐ−ｎ接
合が形成される。この状態で、ドレイン電極９に正のド
レイン電圧ＶDが印加されると、ドレイン電極９と第４
の電極１０との間には、ドレイン電極９とソース電極８
との間に流れるチャネル電流に比べて無視できる程度の
ｐ−ｎ接合の逆バイアス電流しか流れない。したがっ
て、図１（Ｂ）において矢印で示すように、ドレイン電
極９からソース電極８に向かって、従来の薄膜トランジ
スタの場合と同様に、比較的大きなオン電流が流れるこ
とになる。
【０００９】一方、オフの場合には、図１（Ｃ）に示す
ように、ゲート電極７に負のゲート電圧ＶGが印加され
ると、チャネル領域２がｐ型となり、ソース領域３とド
レイン領域４との間にｎ−ｐ−ｎ接合が形成される。こ
の場合、ｐ型の他導電型不純物領域５とｐ型のチャネル
領域２との間には接合は形成されない。この状態で、ド
レイン電極９に正のドレイン電圧ＶDが印加されると、
ドレイン領域４−チャネル領域２−他導電型不純物領域
５の部分のエネルギーバンドは図２に示すようになる。
すなわち、ドレイン電極９と第４の電極１０との間の電
圧は、ドレイン領域４近傍のｐ−ｎ接合に集中する。し
たがって、チャネル領域２と他導電型不純物領域５との
間は、順方向のｐ−ｎ接合を形成したチャネル領域２と
ソース領域３との間に比べて、低抵抗となる。この結
果、図１（Ｃ）において矢印で示すように、オフ電流の
多くがドレイン電極９から第４の電極１０に流れ、ソー
ス電極８に流れるオフ電流成分が小さくなる。
ように、ゲート電極７に負のゲート電圧ＶGが印加され
ると、チャネル領域２がｐ型となり、ソース領域３とド
レイン領域４との間にｎ−ｐ−ｎ接合が形成される。こ
の場合、ｐ型の他導電型不純物領域５とｐ型のチャネル
領域２との間には接合は形成されない。この状態で、ド
レイン電極９に正のドレイン電圧ＶDが印加されると、
ドレイン領域４−チャネル領域２−他導電型不純物領域
５の部分のエネルギーバンドは図２に示すようになる。
すなわち、ドレイン電極９と第４の電極１０との間の電
圧は、ドレイン領域４近傍のｐ−ｎ接合に集中する。し
たがって、チャネル領域２と他導電型不純物領域５との
間は、順方向のｐ−ｎ接合を形成したチャネル領域２と
ソース領域３との間に比べて、低抵抗となる。この結
果、図１（Ｃ）において矢印で示すように、オフ電流の
多くがドレイン電極９から第４の電極１０に流れ、ソー
ス電極８に流れるオフ電流成分が小さくなる。
【００１０】このように、この薄膜トランジスタでは、
オンのときドレイン領域４−チャネル領域２−ソース領
域３の間にオン電流が流れ、オフのときドレイン領域４
−チャネル領域２−他導電型不純物領域５の間にオフ電
流が流れるようにすることができる。したがって、オン
電流を低下させることなく、ソース領域３側から見たオ
フ電流を低減することができる。この結果、このような
薄膜トランジスタをアクティブマトリックス液晶表示装
置の画素用スイッチング素子として用いた場合には、ソ
ース領域３に画素静電容量部を接続すると、ソース領域
３側から見たオフ電流が比較的小さいので、画素静電容
量部による電荷保持特性が良くなり、ひいては表示品質
を良くすることができることになる。
オンのときドレイン領域４−チャネル領域２−ソース領
域３の間にオン電流が流れ、オフのときドレイン領域４
−チャネル領域２−他導電型不純物領域５の間にオフ電
流が流れるようにすることができる。したがって、オン
電流を低下させることなく、ソース領域３側から見たオ
フ電流を低減することができる。この結果、このような
薄膜トランジスタをアクティブマトリックス液晶表示装
置の画素用スイッチング素子として用いた場合には、ソ
ース領域３に画素静電容量部を接続すると、ソース領域
３側から見たオフ電流が比較的小さいので、画素静電容
量部による電荷保持特性が良くなり、ひいては表示品質
を良くすることができることになる。
【００１１】なお、上記実施例では、この発明をｎチャ
ネルの薄膜トランジスタに適用した場合について説明し
たが、ソース領域３およびドレイン領域４をｐ型不純物
領域とし、他導電型不純物領域５をｎ型不純物領域とす
ることにより、ｐチャネルの薄膜トランジスタにも適用
することができる。
ネルの薄膜トランジスタに適用した場合について説明し
たが、ソース領域３およびドレイン領域４をｐ型不純物
領域とし、他導電型不純物領域５をｎ型不純物領域とす
ることにより、ｐチャネルの薄膜トランジスタにも適用
することができる。
【００１２】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、真性であるチャネル領域上のゲート電極に
オフ電圧が印加された場合にドレイン領域−チャネル領
域およびチャネル領域−ソース領域にはｐ−ｎ接合が形
成されるが、チャネル領域の側面にはチャネル領域と同
じ導電型の不純物領域が形成されているため、チャネル
領域−他導電型不純物領域にはｐ−ｎ接合がなく、この
分低抵抗となる。このため、例えば請求項２記載のよう
に、他導電型不純物領域をソース領域と同電位となるよ
うにすると、オンのときドレイン領域−チャネル領域−
ソース領域の間にオン電流が流れ、オフのときドレイン
領域−チャネル領域−他導電型不純物領域の間にオフ電
流が流れるようにすることができる。したがって、この
場合、オン電流を低下させることなく、ソース領域側か
ら見たオフ電流を低減することができる。
明によれば、真性であるチャネル領域上のゲート電極に
オフ電圧が印加された場合にドレイン領域−チャネル領
域およびチャネル領域−ソース領域にはｐ−ｎ接合が形
成されるが、チャネル領域の側面にはチャネル領域と同
じ導電型の不純物領域が形成されているため、チャネル
領域−他導電型不純物領域にはｐ−ｎ接合がなく、この
分低抵抗となる。このため、例えば請求項２記載のよう
に、他導電型不純物領域をソース領域と同電位となるよ
うにすると、オンのときドレイン領域−チャネル領域−
ソース領域の間にオン電流が流れ、オフのときドレイン
領域−チャネル領域−他導電型不純物領域の間にオフ電
流が流れるようにすることができる。したがって、この
場合、オン電流を低下させることなく、ソース領域側か
ら見たオフ電流を低減することができる。
【図１】（Ａ）はこの発明を適用したｎチャネルのポリ
シリコン薄膜トランジスタの一例の要部を示す斜視図、
（Ｂ）はそのオン状態を説明するために示す回路図、
（Ｃ）はそのオフ状態を説明するために示す回路図。
シリコン薄膜トランジスタの一例の要部を示す斜視図、
（Ｂ）はそのオン状態を説明するために示す回路図、
（Ｃ）はそのオフ状態を説明するために示す回路図。
【図２】この薄膜トランジスタのオフ状態におけるエネ
ルギーバンド図。
ルギーバンド図。
【図３】従来の薄膜トランジスタのオフ状態におけるエ
ネルギーバンド図。
ネルギーバンド図。
２ チャネル領域 ３ ソース領域 ４ ドレイン領域 ５ 他導電型不純物領域
Claims (2)
- 【請求項１】 一導電型不純物領域からなるソース領域
と同じく一導電型不純物領域からなるドレイン領域との
間に設けられた真性領域からなるチャネル領域の前記ソ
ース領域および前記ドレイン領域と接しない一側面側に
他導電型不純物領域を設けたことを特徴とする半導体装
置。 - 【請求項２】 前記他導電型不純物領域を前記ソース領
域と同電位となるようにしたことを特徴とする請求項１
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26949193A JPH07106581A (ja) | 1993-10-04 | 1993-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26949193A JPH07106581A (ja) | 1993-10-04 | 1993-10-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106581A true JPH07106581A (ja) | 1995-04-21 |
Family
ID=17473182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26949193A Pending JPH07106581A (ja) | 1993-10-04 | 1993-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106581A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012078843A (ja) * | 2011-11-14 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| JP2013225137A (ja) * | 2013-05-30 | 2013-10-31 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| JP2014197212A (ja) * | 2014-05-29 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US9117913B2 (en) | 2001-11-09 | 2015-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, electric circuit, display device and light-emitting device |
-
1993
- 1993-10-04 JP JP26949193A patent/JPH07106581A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9117913B2 (en) | 2001-11-09 | 2015-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, electric circuit, display device and light-emitting device |
| JP2012078843A (ja) * | 2011-11-14 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| JP2013225137A (ja) * | 2013-05-30 | 2013-10-31 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| JP2014197212A (ja) * | 2014-05-29 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
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