JP3149698B2 - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
- Publication number
- JP3149698B2 JP3149698B2 JP22876994A JP22876994A JP3149698B2 JP 3149698 B2 JP3149698 B2 JP 3149698B2 JP 22876994 A JP22876994 A JP 22876994A JP 22876994 A JP22876994 A JP 22876994A JP 3149698 B2 JP3149698 B2 JP 3149698B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- source
- liquid crystal
- crystal display
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、単結晶シリコンなどの
半導体基板上に形成されたトランジスタまたは絶縁基板
上に形成されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎ
ｓｉｓｔｏｒ）よりなるアクティブマトリクス型液晶表
示装置に関する。
半導体基板上に形成されたトランジスタまたは絶縁基板
上に形成されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎ
ｓｉｓｔｏｒ）よりなるアクティブマトリクス型液晶表
示装置に関する。
【０００２】
【従来の技術】近年における、液晶表示技術の進歩は目
覚ましく、種々の分野において画像表示装置に用いられ
ている。この種の液晶表示装置においては、各画素毎に
スイッチ素子と信号蓄積容量を備えたアクティブマトリ
クス型液晶表示装置が一般的である。
覚ましく、種々の分野において画像表示装置に用いられ
ている。この種の液晶表示装置においては、各画素毎に
スイッチ素子と信号蓄積容量を備えたアクティブマトリ
クス型液晶表示装置が一般的である。
【０００３】ここで従来のアクティブマトリクス型液晶
表示装置の一例について説明する。この種の液晶表示装
置では１つの画素は１つのトランジスタで駆動され、図
５にその画素等価回路を示す。図中１はＭＯＳＦＥＴで
あり、このドレイン２はデータ線３に接続され、ゲート
４はゲート線５に接続され、更に、ソース６は画素電極
７に接続されている。また、この画素電極７は、この電
極側を順方向に接続したダイオード８（ソース６とウエ
ルで形成されるダイオード）を介してグランドに接地さ
れている。液晶表示装置は、このように形成された画素
がマトリクス状に多数配置される。
表示装置の一例について説明する。この種の液晶表示装
置では１つの画素は１つのトランジスタで駆動され、図
５にその画素等価回路を示す。図中１はＭＯＳＦＥＴで
あり、このドレイン２はデータ線３に接続され、ゲート
４はゲート線５に接続され、更に、ソース６は画素電極
７に接続されている。また、この画素電極７は、この電
極側を順方向に接続したダイオード８（ソース６とウエ
ルで形成されるダイオード）を介してグランドに接地さ
れている。液晶表示装置は、このように形成された画素
がマトリクス状に多数配置される。
【０００４】この液晶表示装置１の断面図の一例は、図
６に示されており、Ｐ型半導体基板９上にＮ型半導体層
でドレイン２とソース６を形成している。このドレイン
２とソース６間の上方に例えばＳｉＯ2 よりなるゲート
酸化膜１０を介してゲート４を形成している。更に、ド
レイン２にはデータ線３が、ソース６には画素電極７が
それぞれ層間絶縁膜１１を貫通させてコンタクトされて
いる。ここでソース６と基板９との接合面によりダイオ
ード８が形成され、基板９はグランドに接地される。
６に示されており、Ｐ型半導体基板９上にＮ型半導体層
でドレイン２とソース６を形成している。このドレイン
２とソース６間の上方に例えばＳｉＯ2 よりなるゲート
酸化膜１０を介してゲート４を形成している。更に、ド
レイン２にはデータ線３が、ソース６には画素電極７が
それぞれ層間絶縁膜１１を貫通させてコンタクトされて
いる。ここでソース６と基板９との接合面によりダイオ
ード８が形成され、基板９はグランドに接地される。
【０００５】このように構成された画素の動作は、ゲー
ト線５にアドレス信号を印加した状態でデータ線３に映
像信号電圧を加えると、トランジスタ１が導通してこの
ソース６の電位が信号電圧と略等しくなる。この後、ゲ
ート線３の電圧をゼロにすることによりゲートを閉じて
トランジスタ１をＯＦＦにすることによりソース６に導
入された信号電圧が保持される。このソース６には画素
電極７が接続されていることから、次にトランジスタ１
がＯＮするまでの間、ソースの電位を可能な限り一定に
保って表示状態を維持する必要がある。
ト線５にアドレス信号を印加した状態でデータ線３に映
像信号電圧を加えると、トランジスタ１が導通してこの
ソース６の電位が信号電圧と略等しくなる。この後、ゲ
ート線３の電圧をゼロにすることによりゲートを閉じて
トランジスタ１をＯＦＦにすることによりソース６に導
入された信号電圧が保持される。このソース６には画素
電極７が接続されていることから、次にトランジスタ１
がＯＮするまでの間、ソースの電位を可能な限り一定に
保って表示状態を維持する必要がある。
【０００６】ここで、トランジスタ１がＯＦＦで、且つ
ソース６に信号電圧が保持された状態において、光がこ
のトランジスタ１に入射すると基板表面に光キャリアが
発生してこれがソース６に流入して保持していた信号電
圧が低下する場合がある。すなわち、Ｐ型半導体基板９
が接地されて最低電位になっているので、光で発生した
入射キャリアの内、正孔はＰ型半導体基板９を通って最
低電位に流れ込むが、発生した電子はソース６に集まっ
てこの電位を低下させる。
ソース６に信号電圧が保持された状態において、光がこ
のトランジスタ１に入射すると基板表面に光キャリアが
発生してこれがソース６に流入して保持していた信号電
圧が低下する場合がある。すなわち、Ｐ型半導体基板９
が接地されて最低電位になっているので、光で発生した
入射キャリアの内、正孔はＰ型半導体基板９を通って最
低電位に流れ込むが、発生した電子はソース６に集まっ
てこの電位を低下させる。
【０００７】そこで、この現像を低減させるために、特
開平３−２８８４７４号公報に示されるような技術が開
発された。この技術は図７に示すように例えばＮ型半導
体基板１２上全体にこれの反対導電型半導体であるＰ型
半導体層１３を設け、更にこの半導体層１３の上面に図
６に示したと同様な構成のＴＦＴトランジスタを形成し
ている。
開平３−２８８４７４号公報に示されるような技術が開
発された。この技術は図７に示すように例えばＮ型半導
体基板１２上全体にこれの反対導電型半導体であるＰ型
半導体層１３を設け、更にこの半導体層１３の上面に図
６に示したと同様な構成のＴＦＴトランジスタを形成し
ている。
【０００８】この場合には、Ｎ型半導体基板１２に電源
電圧を印加して最高電位とし、この上層のＰウエルであ
るＰ型半導体層１３をグランドして最低電位とする。こ
の構造では光で発生したキャリアの内、電子のかなりの
部分はＮ型半導体基板１２に流れ込むことからソース６
に流入する電子は非常に減少することとなり、ソース６
の電位の低下はかなり抑制される。
電圧を印加して最高電位とし、この上層のＰウエルであ
るＰ型半導体層１３をグランドして最低電位とする。こ
の構造では光で発生したキャリアの内、電子のかなりの
部分はＮ型半導体基板１２に流れ込むことからソース６
に流入する電子は非常に減少することとなり、ソース６
の電位の低下はかなり抑制される。
【０００９】
【発明が解決しようとする課題】しかしながら、ソース
６の内部及びソース６に近いＰ型半導体層１３で発生し
た電子は依然としてソース６に流れ込むので、ソース電
位の低下を十分に抑制し得ないものであった。特に、映
像を拡大・投影する液晶表示装置では、入射する光の強
度が非常に大きくなるので発生するキャリア数もこれに
追従して大きくなり、図７に示す構造では不十分なもの
であった。
６の内部及びソース６に近いＰ型半導体層１３で発生し
た電子は依然としてソース６に流れ込むので、ソース電
位の低下を十分に抑制し得ないものであった。特に、映
像を拡大・投影する液晶表示装置では、入射する光の強
度が非常に大きくなるので発生するキャリア数もこれに
追従して大きくなり、図７に示す構造では不十分なもの
であった。
【００１０】本発明は、以上のような問題点に着目し、
これを有効に解決すべく創案されたものであり、その目
的は光が入射しても画素電極の電位の変化を抑制するこ
とができるアクティブマトリクス型液晶表示装置を提供
することにある。
これを有効に解決すべく創案されたものであり、その目
的は光が入射しても画素電極の電位の変化を抑制するこ
とができるアクティブマトリクス型液晶表示装置を提供
することにある。
【００１１】
【課題を解決するための手段】本発明は、上記問題点を
解決するために、半導体基板上に形成されて一次元また
は二次元マトリクス状に配置されたトランジスタ及びそ
のソースにつながる画素電極からなる画素と、前記トラ
ンジスタの導通または非導通を制御するゲート線と、前
記画素に映像信号電圧を与えるデータ線とからなるアク
ティブマトリクス型液晶表示装置において、前記トラン
ジスタが形成される領域の近傍に、前記ソースの導電型
とこのソースの下層の半導体層の導電型と反対の導電型
の接合関係を有する第１の半導体層と第２の半導体層の
接合を形成し、上層に位置する第２の半導体層と前記画
素電極をつなぐように形成し、前記ソースとこのソース
の下層の半導体層との接合部に形成されるダイオード、
及び前記第１の半導体層と前記第２の半導体層との接合
部に形成されるダイオードに、それぞれ逆バイアスの電
圧をかけるように構成したものである。
解決するために、半導体基板上に形成されて一次元また
は二次元マトリクス状に配置されたトランジスタ及びそ
のソースにつながる画素電極からなる画素と、前記トラ
ンジスタの導通または非導通を制御するゲート線と、前
記画素に映像信号電圧を与えるデータ線とからなるアク
ティブマトリクス型液晶表示装置において、前記トラン
ジスタが形成される領域の近傍に、前記ソースの導電型
とこのソースの下層の半導体層の導電型と反対の導電型
の接合関係を有する第１の半導体層と第２の半導体層の
接合を形成し、上層に位置する第２の半導体層と前記画
素電極をつなぐように形成し、前記ソースとこのソース
の下層の半導体層との接合部に形成されるダイオード、
及び前記第１の半導体層と前記第２の半導体層との接合
部に形成されるダイオードに、それぞれ逆バイアスの電
圧をかけるように構成したものである。
【００１２】
【作用】本発明は、以上のように構成され、使用時には
ソースまたはドレインの下層が接地され、第１の半導体
層に電源電圧が印加される。光が表面に入射するとソー
スまたはドレインとこの下層の反対の導電型半導体層の
接合部に形成されるダイオード部分で発生した正孔は接
地側グランドに流れ込み、また、第１の半導体層と第２
の半導体層の接合部に形成されるダイオード部分で発生
した電子は電源側に流れ込む。
ソースまたはドレインの下層が接地され、第１の半導体
層に電源電圧が印加される。光が表面に入射するとソー
スまたはドレインとこの下層の反対の導電型半導体層の
接合部に形成されるダイオード部分で発生した正孔は接
地側グランドに流れ込み、また、第１の半導体層と第２
の半導体層の接合部に形成されるダイオード部分で発生
した電子は電源側に流れ込む。
【００１３】一方、ソース側のダイオード部分で発生し
た電子と第１及び第２の半導体層側のダイオード部分で
発生した正孔は、そこに貯まるが、ソースと第２の半導
体層は画素電極により短絡されているので、上記電子と
上記正孔は再結合することになる。従って、画素電極の
電位の変動を大幅に抑制することが可能となる。
た電子と第１及び第２の半導体層側のダイオード部分で
発生した正孔は、そこに貯まるが、ソースと第２の半導
体層は画素電極により短絡されているので、上記電子と
上記正孔は再結合することになる。従って、画素電極の
電位の変動を大幅に抑制することが可能となる。
【００１４】特に、トランジスタの領域の厚さと、第１
の半導体層の厚さを略同一にすることにより、光入射時
に発生する電子と正孔の数が略同じになるのでこれらを
再結合で略完全に消滅させることができ、従って画素電
極の電位の変動を一層抑制することが可能となる。
の半導体層の厚さを略同一にすることにより、光入射時
に発生する電子と正孔の数が略同じになるのでこれらを
再結合で略完全に消滅させることができ、従って画素電
極の電位の変動を一層抑制することが可能となる。
【００１５】
【実施例】以下に、本発明に係るアクティブマトリクス
型液晶表示装置の一実施例を添付図面に基づいて詳述す
る。図１は本発明に係るアクティブマトリクス型液晶表
示装置の単位画素の等価回路図、図２は本発明のアクテ
ィブマトリクス型液晶表示装置の第１の実施例の単位画
素を示す断面図、図３は本発明装置の第２の実施例の単
位画素を示す断面図、図４は本発明装置の第３の実施例
の単位画素を示す断面図である。尚、従来装置と同一部
分については同一符号を付す。
型液晶表示装置の一実施例を添付図面に基づいて詳述す
る。図１は本発明に係るアクティブマトリクス型液晶表
示装置の単位画素の等価回路図、図２は本発明のアクテ
ィブマトリクス型液晶表示装置の第１の実施例の単位画
素を示す断面図、図３は本発明装置の第２の実施例の単
位画素を示す断面図、図４は本発明装置の第３の実施例
の単位画素を示す断面図である。尚、従来装置と同一部
分については同一符号を付す。
【００１６】まず、本発明に係るアクティブマトリクス
型液晶表示装置の単位画素の等価回路について説明す
る。この種の液晶表示装置にあっては、画素毎に駆動用
トランジスタが設けられ、１つの画素は１つのトランジ
スタで駆動される。図１に示すように例えばＭＯＳＦＥ
Ｔ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）よりなるトランジスタ１のドレイン２はデータ線３
に接続され、ゲート４はゲート線５に接続され、更に、
ソース６は画素電極７に接続されている。
型液晶表示装置の単位画素の等価回路について説明す
る。この種の液晶表示装置にあっては、画素毎に駆動用
トランジスタが設けられ、１つの画素は１つのトランジ
スタで駆動される。図１に示すように例えばＭＯＳＦＥ
Ｔ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）よりなるトランジスタ１のドレイン２はデータ線３
に接続され、ゲート４はゲート線５に接続され、更に、
ソース６は画素電極７に接続されている。
【００１７】また、この画素電極７は、この電極側を順
方向に接続した第１のダイオード８を介してグランドに
接地されている。同時に、この画素電極７は、この電極
側を逆方向に接続した第２のダイオード１４を介して＋
Ｖボルトの電源電圧に接続されている。そして、この画
素電極７に対向させて図示しない液晶が封じ込められて
いる。液晶表示装置は、このように形成された単位画素
ＰＩＸが、直線状或いは平面マトリクス状に多数配置さ
れている。
方向に接続した第１のダイオード８を介してグランドに
接地されている。同時に、この画素電極７は、この電極
側を逆方向に接続した第２のダイオード１４を介して＋
Ｖボルトの電源電圧に接続されている。そして、この画
素電極７に対向させて図示しない液晶が封じ込められて
いる。液晶表示装置は、このように形成された単位画素
ＰＩＸが、直線状或いは平面マトリクス状に多数配置さ
れている。
【００１８】この表示装置の第１の実施例の断面図は、
図２に示されており、この実施例は図６に示す従来装置
を改善したものである。この表示装置においては、例え
ばＰ型半導体基板９上に、部分的熱拡散等によりＮ型半
導体層のドレイン２とソース６を形成している。従っ
て、基板９とソース６の接合部に第１のダイオード８を
形成している。
図２に示されており、この実施例は図６に示す従来装置
を改善したものである。この表示装置においては、例え
ばＰ型半導体基板９上に、部分的熱拡散等によりＮ型半
導体層のドレイン２とソース６を形成している。従っ
て、基板９とソース６の接合部に第１のダイオード８を
形成している。
【００１９】このドレイン２とソース６との間の上方に
は、例えばＳｉＯ2 よりなるゲート酸化膜１０を介して
ゲート４すなわちゲート線６が形成されており、全体で
ＭＯＳＦＥＴ型のトランジスタ１を構成している。この
ドレイン２にはデータ線３が、ソース６には画素電極７
がそれぞれ層間絶縁膜１１及びゲート酸化膜１０を貫通
させてコンタクトされている。
は、例えばＳｉＯ2 よりなるゲート酸化膜１０を介して
ゲート４すなわちゲート線６が形成されており、全体で
ＭＯＳＦＥＴ型のトランジスタ１を構成している。この
ドレイン２にはデータ線３が、ソース６には画素電極７
がそれぞれ層間絶縁膜１１及びゲート酸化膜１０を貫通
させてコンタクトされている。
【００２０】このトランジスタ１の領域の近傍において
は、まず、上記Ｐ型半導体基板９の表面に、Ｎ型のウエ
ルとして第１の半導体層１５が高温拡散プロセス等によ
って形成され、更に、この第１の半導体層１５の表面に
Ｐ+ 型の半導体層よりなる第２の半導体層１６が形成さ
れて、これらの接合部に第２のダイオード１４を形成す
る。尚、このＮウエルの第１の半導体層１５は他の画素
のＮウエルと共通に接続されて画素エリアの周辺にて最
高電位に接続される。
は、まず、上記Ｐ型半導体基板９の表面に、Ｎ型のウエ
ルとして第１の半導体層１５が高温拡散プロセス等によ
って形成され、更に、この第１の半導体層１５の表面に
Ｐ+ 型の半導体層よりなる第２の半導体層１６が形成さ
れて、これらの接合部に第２のダイオード１４を形成す
る。尚、このＮウエルの第１の半導体層１５は他の画素
のＮウエルと共通に接続されて画素エリアの周辺にて最
高電位に接続される。
【００２１】この場合、第２及び第１の半導体層１６、
１５の形成する接合関係すなわちＰＮ接合は、上記ドレ
イン２またはソース６とその下層の基板９とが形成する
接合関係すなわちＮＰ接合と反対の接合関係となるよう
に設定される。そして、この上層の第２の半導体層１６
には、上記層間絶縁膜１１及びゲート酸化膜１０を貫通
して上記画素電極７がコンタクトされている。
１５の形成する接合関係すなわちＰＮ接合は、上記ドレ
イン２またはソース６とその下層の基板９とが形成する
接合関係すなわちＮＰ接合と反対の接合関係となるよう
に設定される。そして、この上層の第２の半導体層１６
には、上記層間絶縁膜１１及びゲート酸化膜１０を貫通
して上記画素電極７がコンタクトされている。
【００２２】次に、以上のように構成された本実施例の
動作について説明する。動作時にはＰ型半導体基板９を
グランドに接地して最低電位にし、Ｎウエルである第１
の半導体層１５に＋Ｖボルトの電源電圧を印加して最高
電位にする。
動作について説明する。動作時にはＰ型半導体基板９を
グランドに接地して最低電位にし、Ｎウエルである第１
の半導体層１５に＋Ｖボルトの電源電圧を印加して最高
電位にする。
【００２３】そして、ゲート線５にアドレス信号を印加
した状態でデータ線３に映像信号電圧を加えると、Ｎチ
ャネルが形成されてトランジスタ１が導通し、このソー
ス６の電圧が信号電圧と略等しくなる。その後、ゲート
線５の電圧をゼロにすることによりゲートを閉じてトラ
ンジスタ１をＯＦＦにすることにより、ソース６に導入
された信号電圧が保持され、このソース６に接続された
画素電極７も同じ電位が保たれて液晶の表示を維持する
ことになる。
した状態でデータ線３に映像信号電圧を加えると、Ｎチ
ャネルが形成されてトランジスタ１が導通し、このソー
ス６の電圧が信号電圧と略等しくなる。その後、ゲート
線５の電圧をゼロにすることによりゲートを閉じてトラ
ンジスタ１をＯＦＦにすることにより、ソース６に導入
された信号電圧が保持され、このソース６に接続された
画素電極７も同じ電位が保たれて液晶の表示を維持する
ことになる。
【００２４】ここで、この基板９の表面に光が入射する
と画素表面に光キャリアが発生してこれが画素電極７の
電位を低下させるように一般的には作用するが、本発明
においてはこの作用は阻止される。すなわち、光が入射
して基板９とソース６との接合部に形成される第１のダ
イオード８で発生した正孔は、グランドに流れ込んで消
滅し、第１及び第２の半導体層１５、１６の接合部に形
成される第２のダイオード１４で発生した電子は＋Ｖボ
ルトの電源側に流れ込んで消滅する。
と画素表面に光キャリアが発生してこれが画素電極７の
電位を低下させるように一般的には作用するが、本発明
においてはこの作用は阻止される。すなわち、光が入射
して基板９とソース６との接合部に形成される第１のダ
イオード８で発生した正孔は、グランドに流れ込んで消
滅し、第１及び第２の半導体層１５、１６の接合部に形
成される第２のダイオード１４で発生した電子は＋Ｖボ
ルトの電源側に流れ込んで消滅する。
【００２５】一方、上記第１のダイオード８で発生した
電子と第２のダイオード１４で発生した正孔は、これら
の間が画素電極７により電気的に接続されていることか
ら短絡状態となり、従って上記電子と正孔が再結合して
消滅することになる。この場合、第１のダイオード８に
貯まる電子と第２のダイオード１４に貯まる正孔の数が
同じならば全ての電子及び正孔が再結合で消滅し、画素
電極７の電位は全く変動することがない。また、上記電
子と正孔の数が異なっていても、上述のように両者は多
い方のキャリアを残して大部分は再結合により相殺され
て消滅する。従って、１種類の接合によりソースを形成
した従来装置と比較して、光による画素電極の変動を大
幅に抑制することが可能となる。
電子と第２のダイオード１４で発生した正孔は、これら
の間が画素電極７により電気的に接続されていることか
ら短絡状態となり、従って上記電子と正孔が再結合して
消滅することになる。この場合、第１のダイオード８に
貯まる電子と第２のダイオード１４に貯まる正孔の数が
同じならば全ての電子及び正孔が再結合で消滅し、画素
電極７の電位は全く変動することがない。また、上記電
子と正孔の数が異なっていても、上述のように両者は多
い方のキャリアを残して大部分は再結合により相殺され
て消滅する。従って、１種類の接合によりソースを形成
した従来装置と比較して、光による画素電極の変動を大
幅に抑制することが可能となる。
【００２６】上記第１の実施例では、第２の半導体層１
６を第１の半導体層１５よりなるＮウエル内に形成する
場合について説明したが、これに限定されず、例えば図
３に示す第２の実施例のように構成してもよい。この図
３に示す装置は、図７に示す従来装置を改善したもので
ある。すなわち、従来装置においてはＮ型半導体基板１
２上にＰ型半導体層１３を形成して全面的にＰウエル構
造としたが、図３に示す第２の実施例においては、ソー
ス６やドレイン２を有するトランジスタ１の領域のみに
部分的にＰ型半導体層１３を形成してＰウエル構造とす
る。
６を第１の半導体層１５よりなるＮウエル内に形成する
場合について説明したが、これに限定されず、例えば図
３に示す第２の実施例のように構成してもよい。この図
３に示す装置は、図７に示す従来装置を改善したもので
ある。すなわち、従来装置においてはＮ型半導体基板１
２上にＰ型半導体層１３を形成して全面的にＰウエル構
造としたが、図３に示す第２の実施例においては、ソー
ス６やドレイン２を有するトランジスタ１の領域のみに
部分的にＰ型半導体層１３を形成してＰウエル構造とす
る。
【００２７】そしてＰウエル構造を形成していない部分
において、Ｎ型半導体基板１２上にＰ型半導体層として
第２の半導体層１６を形成し、この層とＮ型基板１２と
の接合部に第２のダイオード１４を形成する。この場合
には、Ｎ型基板１２が第１の半導体層として機能するこ
とになる。そして、第１の実施例と同様に、ソース６と
第２の半導体層１６を画素電極７により接続する。
において、Ｎ型半導体基板１２上にＰ型半導体層として
第２の半導体層１６を形成し、この層とＮ型基板１２と
の接合部に第２のダイオード１４を形成する。この場合
には、Ｎ型基板１２が第１の半導体層として機能するこ
とになる。そして、第１の実施例と同様に、ソース６と
第２の半導体層１６を画素電極７により接続する。
【００２８】この場合には、Ｐ型半導体層１３をグラン
ドに接地して最低電位にすると共に、Ｎ型基板１０を画
像周辺エリアで電源電圧に接続して最高電位とする。こ
の実施例においても、先に述べた第１の実施例の場合と
同様な作用効果を発揮し、光の入射に伴う画素電極の電
位変動を大幅に抑制することが可能となる。
ドに接地して最低電位にすると共に、Ｎ型基板１０を画
像周辺エリアで電源電圧に接続して最高電位とする。こ
の実施例においても、先に述べた第１の実施例の場合と
同様な作用効果を発揮し、光の入射に伴う画素電極の電
位変動を大幅に抑制することが可能となる。
【００２９】上記第１及び第２の実施例においては、画
素電極７によって接続される２つのダイオードの内、ウ
エル内にあるダイオードの方が光により発生するキャリ
ア数が少ないので、画素電極７を経由して再結合を効率
的に行なうためには、ウエル内にあるＰ−Ｎ接合面積を
他より増すように構成すればよい。そこで、画素電極７
で接続される２つのダイオードすなわちＰ−Ｎ接合の面
積を略同じにし、且つ光で発生するキャリアを過不足な
く相殺するために図４に示す第３の実施例のように構成
するのがよい。
素電極７によって接続される２つのダイオードの内、ウ
エル内にあるダイオードの方が光により発生するキャリ
ア数が少ないので、画素電極７を経由して再結合を効率
的に行なうためには、ウエル内にあるＰ−Ｎ接合面積を
他より増すように構成すればよい。そこで、画素電極７
で接続される２つのダイオードすなわちＰ−Ｎ接合の面
積を略同じにし、且つ光で発生するキャリアを過不足な
く相殺するために図４に示す第３の実施例のように構成
するのがよい。
【００３０】この図４に示す第３の実施例は、図３に示
す第２の実施例を改善したものであり、この実施例にお
いては、基板として不純物濃度の高いＮ+ 型半導体基板
１７を用い、その表面にＮ型半導体層を例えばエピタキ
シャル成長させて第１の半導体層１８を形成し、この第
１の半導体層１８上にＰ型半導体により第２の半導体層
１６を形成する。トランジスタを作る領域のＰウエル１
３は、Ｎエピタキシャル層１８内に熱拡散で作る。この
方法によればＰウエル１３はＮ+ 基板１７の中にはでき
ないので、Ｐウエル１３とＮ型半導体層１８の厚さを同
一にできる。そして、この第２の半導体層１６とソース
６とを画素電極７により接続する。
す第２の実施例を改善したものであり、この実施例にお
いては、基板として不純物濃度の高いＮ+ 型半導体基板
１７を用い、その表面にＮ型半導体層を例えばエピタキ
シャル成長させて第１の半導体層１８を形成し、この第
１の半導体層１８上にＰ型半導体により第２の半導体層
１６を形成する。トランジスタを作る領域のＰウエル１
３は、Ｎエピタキシャル層１８内に熱拡散で作る。この
方法によればＰウエル１３はＮ+ 基板１７の中にはでき
ないので、Ｐウエル１３とＮ型半導体層１８の厚さを同
一にできる。そして、この第２の半導体層１６とソース
６とを画素電極７により接続する。
【００３１】この場合には、光の入射によりＮ+ 半導体
基板１７内にて発生した光キャリアは不純物濃度の高い
Ｎ+ 領域内で再結合して消滅するので、Ｎエピタキシャ
ル層である第１の半導体層１８内とＰウエルであるＰ型
半導体層１３内で発生した光キャリアのみがこれらのＰ
−Ｎ接合部に集まることになり、前述したと同様に電子
と正孔とが再結合する。
基板１７内にて発生した光キャリアは不純物濃度の高い
Ｎ+ 領域内で再結合して消滅するので、Ｎエピタキシャ
ル層である第１の半導体層１８内とＰウエルであるＰ型
半導体層１３内で発生した光キャリアのみがこれらのＰ
−Ｎ接合部に集まることになり、前述したと同様に電子
と正孔とが再結合する。
【００３２】ここで、Ｎエピタキシャル層である第１の
半導体層１８の厚みとＰウエルであるＰ型半導体層１３
の厚みは略同じに設定されているので、上記２つの接合
に集まる光キャリアの数は略同じとなる。従って、電子
と正孔を過不足なく再結合させることができるので、画
素電極の変動を、非常に小さく押さえることができる。
半導体層１８の厚みとＰウエルであるＰ型半導体層１３
の厚みは略同じに設定されているので、上記２つの接合
に集まる光キャリアの数は略同じとなる。従って、電子
と正孔を過不足なく再結合させることができるので、画
素電極の変動を、非常に小さく押さえることができる。
【００３３】また、この実施例では、ＰウエルであるＰ
型半導体層１３とＮ+ 半導体基板１７への電圧の供給
は、画素エリアの周辺で行なうことができるので、単位
画素における構成要素の増加分は、小さな接合１つとコ
ンタクト穴の追加が１個だけで済み、単位画素の面積を
ほとんど増やす必要がない。
型半導体層１３とＮ+ 半導体基板１７への電圧の供給
は、画素エリアの周辺で行なうことができるので、単位
画素における構成要素の増加分は、小さな接合１つとコ
ンタクト穴の追加が１個だけで済み、単位画素の面積を
ほとんど増やす必要がない。
【００３４】更には、この第３の実施例において、Ｎ+
型半導体基板１７の全部または一部を絶縁物で置き替え
た構造としても同様な作用効果を発揮することができ
る。尚、以上説明した各実施例において半導体の導電型
をＰとＮで全て入れ替えてもよく、全く同様な作用効果
を発揮できる。更には、各トランジスタのソースとドレ
インを入れ替えて構成してもよいのは勿論である。
型半導体基板１７の全部または一部を絶縁物で置き替え
た構造としても同様な作用効果を発揮することができ
る。尚、以上説明した各実施例において半導体の導電型
をＰとＮで全て入れ替えてもよく、全く同様な作用効果
を発揮できる。更には、各トランジスタのソースとドレ
インを入れ替えて構成してもよいのは勿論である。
【００３５】
【発明の効果】以上説明したように、本発明のアクティ
ブマトリクス型液晶表示装置によれば、次のように優れ
た作用効果を発揮することができる。ドレインまたはソ
ースの導電型とこれらの下層の半導体層の導電型と反対
の導電型の接合関係を有する２つの半導体層の接合を形
成して、上層部分を画素電極に接続するようにしたの
で、光入射により発生した光キャリアの電子と正孔を画
素電極を介して再結合させることができる。従って、光
入射によって画素電極の電圧が変動することを大幅に抑
制することができる。特に、トランジスタが形成される
領域の厚さと第１の半導体層の厚さを略同一にすること
により、光入射により発生する光キャリアの電子と正孔
を略完全に再結合させることができ、画素電極の変動を
一層小さくすることができる。
ブマトリクス型液晶表示装置によれば、次のように優れ
た作用効果を発揮することができる。ドレインまたはソ
ースの導電型とこれらの下層の半導体層の導電型と反対
の導電型の接合関係を有する２つの半導体層の接合を形
成して、上層部分を画素電極に接続するようにしたの
で、光入射により発生した光キャリアの電子と正孔を画
素電極を介して再結合させることができる。従って、光
入射によって画素電極の電圧が変動することを大幅に抑
制することができる。特に、トランジスタが形成される
領域の厚さと第１の半導体層の厚さを略同一にすること
により、光入射により発生する光キャリアの電子と正孔
を略完全に再結合させることができ、画素電極の変動を
一層小さくすることができる。
【図１】本発明に係るアクティブマトリクス型液晶表示
装置の単位画素の等価回路を示す図である。
装置の単位画素の等価回路を示す図である。
【図２】本発明のアクティブマトリクス型液晶表示装置
の第１の実施例の単位画素を示す断面図である。
の第１の実施例の単位画素を示す断面図である。
【図３】本発明装置の第２の実施例の単位画素を示す断
面図である。
面図である。
【図４】本発明装置の第３の実施例の単位画素を示す断
面図である。
面図である。
【図５】従来のアクティブマトリクス型液晶表示装置の
単位画素の等価回路を示す図である。
単位画素の等価回路を示す図である。
【図６】従来の液晶表示装置の単位画素を示す断面図で
ある。
ある。
【図７】従来の他の液晶表示装置の単位画素を示す断面
図である。
図である。
１…トランジスタ、２…ドレイン、３…データ線、４…
ゲート、５…ゲート線、６…ソース、７…画素電極、８
…ダイオード（第１のダイオード）、９…Ｐ型半導体基
板、１０…ゲート酸化膜、１２…Ｎ型半導体基板、１３
…Ｐ型半導体層、１４…第２のダイオード、１５…第１
の半導体層、１６…第２の半導体層、１７…Ｎ+ 型半導
体基板、１８…第１の半導体層、ＰＩＸ…画素。
ゲート、５…ゲート線、６…ソース、７…画素電極、８
…ダイオード（第１のダイオード）、９…Ｐ型半導体基
板、１０…ゲート酸化膜、１２…Ｎ型半導体基板、１３
…Ｐ型半導体層、１４…第２のダイオード、１５…第１
の半導体層、１６…第２の半導体層、１７…Ｎ+ 型半導
体基板、１８…第１の半導体層、ＰＩＸ…画素。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/1343 H01L 29/78
Claims (2)
- 【請求項１】 半導体基板上に形成されて一次元または
二次元マトリクス状に配置されたトランジスタ及びその
ソースにつながる画素電極からなる画素と、前記トラン
ジスタの導通または非導通を制御するゲート線と、前記
画素に映像信号電圧を与えるデータ線とからなるアクテ
ィブマトリクス型液晶表示装置において、前記トランジ
スタが形成される領域の近傍に、前記ソースの導電型と
このソースの下層の半導体層の導電型と反対の導電型の
接合関係を有する第１の半導体層と第２の半導体層の接
合を形成し、上層に位置する第２の半導体層と前記画素
電極をつなぐように形成し、前記ソースとこのソースの
下層の半導体層との接合部に形成されるダイオード、及
び前記第１の半導体層と前記第２の半導体層との接合部
に形成されるダイオードに、それぞれ逆バイアスの電圧
をかけるように構成したことを特徴とするアクティブマ
トリクス型液晶表示装置。 - 【請求項２】 前記トランジスタが形成される領域の厚
さと前記第１の半導体層の厚さは略同一に設定されてい
ることを特徴とする請求項１記載のアクティブマトリク
ス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22876994A JP3149698B2 (ja) | 1994-08-30 | 1994-08-30 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22876994A JP3149698B2 (ja) | 1994-08-30 | 1994-08-30 | アクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0869012A JPH0869012A (ja) | 1996-03-12 |
| JP3149698B2 true JP3149698B2 (ja) | 2001-03-26 |
Family
ID=16881558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22876994A Expired - Fee Related JP3149698B2 (ja) | 1994-08-30 | 1994-08-30 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149698B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5094191B2 (ja) * | 2006-04-18 | 2012-12-12 | キヤノン株式会社 | 反射型液晶表示装置及び液晶プロジェクターシステム |
-
1994
- 1994-08-30 JP JP22876994A patent/JP3149698B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0869012A (ja) | 1996-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6104040A (en) | Liquid crystal display having a transistor with doped region in an active semiconductor layer | |
| US5650637A (en) | Active matrix assembly | |
| US5365079A (en) | Thin film transistor and display device including same | |
| JPH0714009B2 (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| JP2009094524A (ja) | アクティブマトリクス基板 | |
| JP3302187B2 (ja) | 薄膜トランジスタ、これを用いた半導体装置、液晶表示装置 | |
| JP3149698B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP3405364B2 (ja) | 半導体装置 | |
| US20010010384A1 (en) | Semiconductor device | |
| JP2846736B2 (ja) | 薄膜半導体装置 | |
| JP3440764B2 (ja) | 液晶表示装置 | |
| JPH05289103A (ja) | 液晶表示装置 | |
| JP3305814B2 (ja) | 薄膜トランジスタおよびそれを用いた液晶表示装置 | |
| JP2853158B2 (ja) | 電荷転送装置 | |
| JPH07106581A (ja) | 半導体装置 | |
| JP2562419B2 (ja) | 相補型薄膜トランジスタの製造方法 | |
| JP3689505B2 (ja) | 半導体装置の作製方法 | |
| JP3155040B2 (ja) | 半導体装置 | |
| JPS626659B2 (ja) | ||
| KR100600847B1 (ko) | 스캐너 부착형 표시장치 | |
| JP3190849B2 (ja) | アクティブマトリクスパネル及びアクティブマトリクスパネル用駆動回路、ビューファインダー並びに投写型表示装置 | |
| JP3061076B2 (ja) | 半導体装置 | |
| US20090045406A1 (en) | Semiconductor device and display device | |
| JP3071819B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPS5918873B2 (ja) | Ｐチヤンネルｍｏｓ電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100119 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130119 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130119 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |